JP2014116430A - 発光部品、プリントヘッド、画像形成装置および発光部品の製造方法 - Google Patents
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Abstract
【解決手段】発光チップCは、p型の基板80上に、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83およびn型の第4半導体層84が順に積層され、少なくともn型の第2半導体層82、p型の第3半導体層83およびn型の第4半導体層84が相互に分離溝にて分離された複数の島(アイランド)から構成されている。第1アイランド301では、転送サイリスタT1、結合ダイオードDx1が設けられた部分については、テーパ状とした側面301b(傾斜角β)に第1転送信号線72、第2転送信号線73、接続配線76、77、78が交差するようにし、発光サイリスタL1が設けられた部分については、テーパ状としない側面301a(傾斜角α)とする。傾斜角βは、傾斜角αより小さい。
【選択図】図6
Description
請求項2に記載の発明は、前記発光素子が設けられた前記島において、光を出射する発光面に隣接する側面は、前記第1の側面で構成されていることを特徴とする請求項1に記載の発光部品である。
請求項3に記載の発明は、前記複数の島は、それぞれの前記発光素子に対応して設けられ当該発光素子を駆動する駆動素子を備え、当該駆動素子を駆動する駆動信号線が前記第2の側面と交差して設けられていることを特徴とする請求項1または2に記載の発光部品である。
請求項4に記載の発明は、基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第1の側面と当該第1の側面より傾斜角の小さい第2の側面とを備え、当該点灯信号線は、当該第2の側面と交差して設けられている発光手段と、前記発光手段から照射される光を結像させる光学手段とを備えたプリントヘッドである。
請求項5に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第1の側面と当該第1の側面より傾斜角の小さい第2の側面とを備え、当該点灯信号線は、当該第2の側面と交差して設けられている発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備えた画像形成装置である。
請求項6に記載の発明は、基板上に導電型の異なる複数の半導体層を積層して積層半導体を形成するステップと、前記積層半導体を第1の側面と当該第1の側面より傾斜角の小さい第2の側面を備える複数の島に分離するため、当該第2の側面に対応する部分が露光光の透過光量に対して階調を有するフォトマスクを介して、当該積層半導体上に塗布されたフォトレジストを露光するステップと、露光された前記フォトレジストを現像してレジストパターンを形成するステップと、前記レジストパターンおよび前記積層半導体を表面から厚さ方向にエッチングするステップと、前記複数の島のそれぞれの前記第2の側面に交差するように配線を形成するステップとを含む発光部品の製造方法である。
請求項2の発明によれば、本構成を有しない場合に比して、発光素子の発光面の面積をより大きくできる。
請求項3の発明によれば、本構成を有しない場合に比して、発光部品の大きさをより小さくできる。
請求項4の発明によれば、本構成を有しない場合に比して、プリントヘッドをより高精細にできる。
請求項5の発明によれば、本構成を有しない場合に比べ、画像形成においてより高精細な画像が形成できる。
請求項6の発明によれば、本構成を有しない場合に比べ、配線の断線を抑制しつつ、発光素子を高密度に配置した発光部品が製造できる。
このような発光素子アレイにおいて、形成する画像の高精細化に伴い、発光素子を高密度に配置することが求められている。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備えている。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させる駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備えている。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱および圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
図2は、プリントヘッド14の構成の一例を示した断面図である。プリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子の一例としての発光サイリスタ)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備えている。
発光装置65は、前述した光源部63に加え、光源部63を駆動する信号発生回路110(後述の図3参照)などを搭載する回路基板62を備えている。
図3は、発光装置65の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1〜C40を、主走査方向であるX方向に二列に千鳥に配列して構成されている。発光チップC1〜C40の配列の詳細は後述する。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたものおよびその間の番号のものを含むことを意味する。例えば、発光チップC1〜C40は、発光チップC1から番号順に発光チップC40までを含む。
なお、第1の実施の形態では、発光チップCの数として、合計40個を用いたが、これに限定されない。
発光チップCは、表面形状が長方形の基板80上に、長方形の一長辺に近い側に長辺に沿って(図4(a)のx方向に)列状に設けられた複数の発光素子(第1の実施の形態では発光サイリスタL1、L2、L3、…)から構成される発光部102を備えている。さらに、発光チップCは、長辺方向の両端部に、各種の制御信号等を取り込むための複数の端子(φ1端子、φ2端子、φI端子、Vga端子)を備えている。
これらの端子は、基板80の一端部からφ1端子、Vga端子の順に設けられ、基板80の他端部からφI端子、φ2端子の順に設けられている。そして、発光部102は、Vga端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子としての裏面電極85(後述する図6参照)が設けられている。
端子(φ1端子、φ2端子、φI端子、Vga端子)はボンディングパッドであって、ボンディングワイヤを介して、回路基板62上の配線(ライン)に接続されている。
なお、端子(φ1端子、φ2端子、φI端子、Vga端子)は、図4(a)に示した配列でなくともよく、順番が異なっていてもよい。
前述したように、発光装置65の回路基板62には、信号発生回路110および発光チップC1〜C40が搭載され、信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)が設けられている。
信号発生回路110には、図1に示した画像出力制御部30および画像処理部40より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路110は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備えている。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、点灯信号φI1〜φI40をそれぞれ送信する点灯信号発生部140を備えている。なお、点灯信号φI1〜φI40をそれぞれ区別しないときは点灯信号φIと表記する。
さらにまた、信号発生回路110は、発光チップC1〜C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1〜C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備えている。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板80の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCにおける発光部102側の長辺が互いに向かい合うように、180°回転した状態で千鳥に配列されている。そして、発光チップCは、発光チップC間においても発光素子が主走査方向(X方向)に発光チップC内の発光素子の間隔で並ぶように、位置が設定されている。
なお、図4(b)では、発光チップC1〜C9を示す。そして、発光チップC1〜C9に、矢印で図4(a)に示した発光部102の発光素子の並び(第1の実施の形態では発光サイリスタL1、L2、L3、…の番号順)の方向を示している。
回路基板62には、基準電位Vsubを供給する電源ライン200aが設けられている。電源ライン200aは、発光チップCの基板80裏面に設けられたVsub端子である裏面電極85(後述の図6参照)に設けられたVsub端子に接続されている。
そして、回路基板62には、発光チップCを駆動するための電源電位Vgaを供給する電源ライン200bが設けられている。電源ライン200bは、発光チップCに設けられたVga端子に接続されている。
なお、発光装置65が、信号発生回路110を備えない場合には、電源ライン200a、200b、第1転送信号ライン201、第2転送信号ライン202、点灯信号ライン204−1〜204−40は、信号発生回路110の代わりに発光装置65上に設けられたコネクタなどに接続される。そして、このコネクタなどに接続されるケーブルを介して、外部に設けられた信号発生回路110に接続される。
図5は、自己走査型発光素子アレイ(SLED)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
ここでは、信号発生回路110との接続関係を含めて説明するために、発光チップC1を例として発光チップCを説明する。そこで、図5においては、発光チップCを発光チップC1(C)と表記する。他の発光チップC2〜C40の構成は、発光チップC1と同じである。
そして、発光チップC1(C)は、発光部102と同様に列状に配列された転送サイリスタT1、T2、T3、…を備えている。
なお、図5では、発光チップC1(C)において、発光サイリスタL1〜L4、転送サイリスタT1〜T4を中心とした部分を示している。
さらに、発光チップC1(C)は、電源線抵抗Rgx1、Rgx2、Rgx3、…を備えている。
そして、発光サイリスタL1、L2、L3、…、転送サイリスタT1、T2、T3、…は、図5において上から、転送サイリスタT1、T2、T3、…、発光サイリスタL1、L2、L3、…の順に並べられている。
なお、転送サイリスタTの数は、発光サイリスタLの数より多くてもよい。
そして、これらのアノード端子は、基板80裏面に設けられたVsub端子である裏面電極85(後述の図6参照)を介して電源ライン200a(図4(b)参照)に接続されている。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
一方、転送サイリスタTの配列に沿って、偶数番号(偶数番目)の転送サイリスタT2、T4、…のカソード端子は、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。φ2端子は、第2転送信号φ2を受信する。
図6(a)は、発光チップCの平面レイアウト図であって、発光サイリスタL1〜L4、転送サイリスタT1〜T4を中心とした部分を示している。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。そして、基板80の裏面に設けられたVsub端子は、基板80の外に引き出して示している。図4(a)に対応させて端子を設けるとすると、φ2端子、φI端子、電流制限抵抗R2は、図6(a)において基板80の右端部に設けられる。また、スタートダイオードDx0は基板80の右端部に設けられてもよい。
図6(b)は、図6(a)に示したVIB−VIB線での断面図である。よって、図6(b)の断面図には、図中下より発光サイリスタL1、転送サイリスタT1、結合ダイオードDx1、電源線抵抗Rgx1の断面が示されている。なお、図6(a)および(b)の図中には、主要な素子や端子を名前により表記している。
p型の第1半導体層81は、分離されていてもされていなくともよい。図6(b)では、p型の第1半導体層81は、厚さ方向に対して一部が除去されている。また、p型の第1半導体層81が基板80を兼ねてもよい。
第1アイランド301は、表面形状が長方形であって、発光サイリスタL1、転送サイリスタT1、結合ダイオードDx1が設けられている。
発光サイリスタL1は、p型の基板80上に設けられたp型の第1半導体層81をアノード端子、n型の第4半導体層84上に設けられたn型オーミック電極321をカソード端子、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極331をゲート端子Gl1(図6(a)ではGt1(Gl1))とする。
そして、発光面311の平面形状は正方形であるとし、n型オーミック電極321が発光面311の中央に設けられているとする。
同様に、結合ダイオードDx1は、n型の第4半導体層84の領域313上に設けられたn型オーミック電極323をカソード端子、p型の第3半導体層83上に設けられたp型オーミック電極331をアノード端子とする。p型オーミック電極331は、結合ダイオードDx1のアノード端子、転送サイリスタT1のゲート端子Gt1および発光サイリスタL1のゲート端子Gl1である。
なお、発光チップCには、第1アイランド301、第2アイランド302と同様なアイランドが、並列するように複数形成されている。これらのアイランドには、発光サイリスタL2、L3、L4、…、転送サイリスタT2、T3、T4、…、結合ダイオードDx2、Dx3、Dx4,…、電源線抵抗Rgx2、Rgx3、Rgx4、…等が、第1アイランド301、第2アイランド302と同様に設けられている。
点灯信号線75は幹部75aと複数の枝部75bとを備え、幹部75aは発光サイリスタLの列方向であるx方向に延びるように設けられている。枝部75bは幹部75aから−y方向に枝分かれして、第1アイランド301に設けられた発光サイリスタL1のカソード端子であるn型オーミック電極321と接続されている。他の発光サイリスタLのカソード端子も同様である。そして、点灯信号線75はφI端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるn型オーミック電極(符号なし)に接続されている。第2転送信号線73は、第5アイランド305に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
第1アイランド301に設けられたn型オーミック電極323(結合ダイオードDx1のカソード端子)は、隣接して設けられた転送サイリスタT2のゲート端子Gt2(Gl2)であるp型オーミック電極(符号なし)に接続配線77で接続されている。
ここでは説明を省略するが、他の発光サイリスタL、転送サイリスタT、結合ダイオードDx等についても同様である。
このようにして、発光チップCが構成される。
なお、転送サイリスタT、結合ダイオードDx、電源線抵抗Rgx、スタートダイオードDx0、電流制限抵抗R1、R2は、駆動素子の一例であり、電源線71、第1転送信号線72、第2転送信号線73、接続配線76、77、78は、駆動信号線の一例である。
前述したように、アイランドは、p型の基板80上に、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83およびn型の第4半導体層84が順に積層され、少なくともn型の第2半導体層82、p型の第3半導体層83およびn型の第4半導体層84が相互に分離されて構成されている。すなわち、アイランド間には、少なくともn型の第2半導体層82、p型の第3半導体層83およびn型の第4半導体層84の厚さに相当する深さの分離溝(トレンチ)が存在する。この分離溝の深さは、例えば2μmである。
よって、上記の配線は、1のアイランド上から、この分離溝の底部を経由して、隣接するアイランド上へと設けられることになる。
真空蒸着、スパッタリングなどの手法においては、溶融した金属またはターゲットから飛び出した金属粒子が、絶縁層86上に飛来して堆積する。ここで、溶融した金属またはターゲットから飛び出した金属粒子は一方向から飛来するのではなく、真空蒸着、スパッタリングなどの装置によって設定される角度分布を持って飛来する。
そして、分離溝のアスペクト比が大きくなると、分離溝内、特に分離溝の側面や底部に金属粒子が飛来しにくくなり、分離溝内において金属膜の厚さが薄くなったり、連続した膜として形成されなかったりする。この結果、配線の抵抗が高くなったり、断線したりして歩留まりが低下する。これは、真空蒸着、スパッタリングなどの手法において、分離溝に対して斜め方向から飛来する金属粒子が、分離溝を取り巻くアイランドの側面(側壁)に遮られて、分離溝内に到達しにくくなるためである(シャドー効果)。
しかし、配線の幅を広くすると、発光チップCにおける配線の幅方向の長さ、すなわち発光チップCの幅(図6に示すy方向の長さ)が大きくなってしまう。このため、ウエハ当たりの発光チップCの数が減って、発光チップCのコストが上昇する。
しかし、分離溝の側面をテーパ状にすると、テーパ状の部分は素子として使用することができない。よって、発光面311とアイランド(第1アイランド301)の端部との間の距離はテーパ状の部分を考慮して設定される。
このため、高精細化のために発光サイリスタLを配列するピッチを小さくしようとすると、発光面311の面積も小さくせざるを得ない。すると、発光サイリスタLの光量が低下してしまう。一方、発光面311の面積を維持しようとすると、発光サイリスタLを配列するピッチを小さくできず、高精細化できない。
よって、高精細化のために、発光サイリスタLを配列するピッチを小さくして高密度に配列しても、発光サイリスタLの発光面311の面積が小さくなることが抑制されるとともに、配線抵抗の増加および断線が発生する確率が大きくなることが抑制される。
そして、テーパ状でないとは、テーパ状である側面(例えば、図6(b)のβ)より、側面の傾斜角が急峻(例えば、図6(b)のα)であることをいう。
例えば、分離溝の深さが2μm且つ分離溝の幅が2μmであるとき、傾斜角βは70°以下であればよい。
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1〜C40を備えている(図3、4参照)。
図4に示したように、基準電位Vsub、電源電位Vgaは、回路基板62上のすべての発光チップC1〜C40に共通に供給される。同様に、第1転送信号φ1、第2転送信号φ2は、発光チップC1〜C40に共通(並列)に送信される。
一方、点灯信号φI1〜φI40は、発光チップC1〜C40のそれぞれに個別に送信される。点灯信号φI1〜φI40は、画像データに基づいて、各発光チップC1〜C40の発光サイリスタLを点灯または非点灯に設定する信号である。よって、点灯信号φI1〜φI40は、画像データによって相互に波形が異なる。しかし、点灯信号φI1〜φI40は、同じタイミングで並列に送信される。
発光チップC1〜C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
発光チップC1の動作を説明する前に、サイリスタ(転送サイリスタT、発光サイリスタL)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子、カソード端子、ゲート端子の3端子を有する半導体素子である。
以下では、一例として、Vsub端子である裏面電極85(図5、図6参照)に供給される基準電位Vsubをハイレベルの電位(以下では「H」と表記する。)として0V、Vga端子に供給される電源電位Vgaをローレベルの電位(以下では「L」と表記する。)として−3.3Vとして説明する。
第1の実施の形態では、発光装置65は負の電位で駆動される。
サイリスタは、図6に示したように、GaAs、GaAlAsなどによるp型半導体層(p型の第1半導体層81、p型の第3半導体層83)、n型半導体層(n型の第2半導体層82、n型の第4半導体層84)をp型の基板80上に積層して構成される。ここでは、p型半導体層とn型半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとして説明する。
一方、オン状態のサイリスタのカソード端子に、オン状態を維持するために必要な電位より低い電位(絶対値が大きい負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
そして、発光サイリスタLは、ターンオンすると点灯(発光)し、ターンオフすると消灯(非点灯)する。オン状態の発光サイリスタLの発光量は、発光面311の面積およびカソード端子とアノード端子との間に流す電流によって決まる。
図7は、発光装置65および発光チップCの動作を説明するためのタイミングチャートである。
図7では、発光チップC1の発光サイリスタL1〜L5の5個の発光サイリスタLの点灯または非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。前述したように、他の発光チップC2〜C40は、発光チップC1と並行して動作するため、発光チップC1の動作を説明すれば足りる。
なお、図7では、発光チップC1の発光サイリスタL1、L2、L3、L5を点灯させ、発光サイリスタL4を消灯(非点灯)としている。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」であって、時刻eで「H」から「L」に移行する。そして、期間T(2)の終了時刻iにおいて「L」を維持している。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。第1転送信号φ1は、期間T(1)および期間T(2)での波形が、期間T(3)以降において繰り返す。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形および期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」であって、時刻cで「H」から「L」に移行する。そして、時刻dで「L」から「H」に移行し、期間T(1)の終了時刻eにおいて「H」を維持している。
(1)時刻a
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L」(−3.3V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1〜C40のそれぞれのVsub端子は「H」になる。同様に、電源ライン200bは電源電位Vgaの「L」(−3.3V)になり、発光チップC1〜C40のそれぞれのVga端子は「L」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれの電源線71は「L」になる(図5参照)。
転送サイリスタT、発光サイリスタLのアノード端子はVsub端子に接続されているので、「H」(0V)に設定される。
なお、前述したように、ゲート端子Gtはゲート端子Glに接続されているので、ゲート端子Glの電位は、ゲート端子Gtの電位と同じである。よって、転送サイリスタT、発光サイリスタLのしきい電圧は、ゲート端子Gt(Gl)の電位からpn接合の順方向電位Vd(1.5V)を引いた値となる。すなわち、転送サイリスタT1、発光サイリスタL1のしきい電圧は−3V、転送サイリスタT2、発光サイリスタL2のしきい電圧は−4.5V、番号が3以上の転送サイリスタT、発光サイリスタLのしきい電圧は−4.8Vとなっている。
図7に示す時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−3.3V)に移行する。これにより発光装置65および発光チップC1が動作を開始する。以下では、発光チップC1の動作を説明する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子および電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」から「L」に移行する。すると、しきい電圧が−3Vである転送サイリスタT1がターンオンする。
転送サイリスタT1がターンオンすることで、第1転送信号線72の電位は、アノード端子の電位(「H」(0V))からpn接合の順方向電位Vd(1.5V)を引いた−1.5Vになる。
これにより、発光サイリスタL1のしきい電圧が−1.5V、転送サイリスタT2、発光サイリスタL2のしきい電圧が−3V、転送サイリスタT3、発光サイリスタL3のしきい電圧が−4.5V、番号が4以上の転送サイリスタT、発光サイリスタLのしきい電圧が−4.8Vになる。
時刻cにおいて、点灯信号φI1が「H」から「L」に移行する。
すると、電流制限抵抗RIおよびφI端子を介して、点灯信号線75が「H」から「L」に移行する。すると、しきい電圧が−1.5Vである発光サイリスタL1がターンオンして、点灯(発光)する。これにより、点灯信号線75の電位が−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)になる。
時刻dにおいて、点灯信号φI1が「L」から「H」に移行する。
すると、電流制限抵抗RIおよびφI端子を介して、点灯信号線75の電位が「L」から「H」に移行する。すると、発光サイリスタL1は、アノード端子とカソード端子とがともに「H」になるのでターンオフして消灯(非点灯)する。発光サイリスタL1の点灯期間は、点灯信号φI1が「H」から「L」に移行した時刻cから、点灯信号φI1が「L」から「H」に移行する時刻dまでの、点灯信号φI1が「L」である期間となる。
時刻eにおいて、第2転送信号φ2が「H」から「L」に移行する。ここで、発光サイリスタL1を点灯制御する期間T(1)が終了し、発光サイリスタL2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」から「L」に移行する。前述したように、転送サイリスタT2は、しきい電圧が−3Vになっているので、ターンオンする。これにより、ゲート端子Gt2(Gl2)の電位が「H」(0V)、ゲート端子Gt3(Gl3)の電位が−1.5V「H」(0V)、ゲート端子Gt4(Gl4)の電位が−3Vになる。そして、番号が5以上のゲート端子Gt(Gl)の電位が−3.3Vになる。
時刻fにおいて、第1転送信号φ1が「L」から「H」に移行する。
すると、φ1端子を介して第1転送信号線72の電位が「L」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノード端子とカソード端子とがともに「H」になって、ターンオフする。すると、ゲート端子Gt1(Gl1)の電位は、電源線抵抗Rgx1を介して、電源線71の電源電位Vga(「L」(−3.3V))に向かって変化する。これにより、結合ダイオードDx1は、電流が流れない方向に電位が加えられた状態(逆バイアス)になる。よって、ゲート端子Gt2(Gl2)が「H」(0V)である影響は、ゲート端子Gt1(Gl1)には及ばなくなる。すなわち、逆バイアスの結合ダイオードDxで接続されたゲート端子Gtを有する転送サイリスタTは、しきい電圧が−4.8Vになって、「L」(−3.3V)の第1転送信号φ1または第2転送信号φ2ではターンオンしなくなる。
時刻gにおいて、点灯信号φI1が「H」から「L」に移行すると、時刻cでの発光サイリスタL1と同様に、発光サイリスタL2がターンオンして、点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「L」から「H」に移行すると、時刻dでの発光サイリスタL1と同様に、発光サイリスタL2がターンオフして消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」から「L」に移行すると、時刻bでの転送サイリスタT1または時刻eでの転送サイリスタT2と同様に、しきい電圧が−3Vの転送サイリスタT3がターンオンする。時刻iで、発光サイリスタL2を点灯制御する期間T(2)が終了し、発光サイリスタL3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
そして、オン状態の転送サイリスタTのゲート端子Gtにゲート端子Glが接続された発光サイリスタLは、しきい電圧が−1.5Vであるので、点灯信号φIが「H」から「L」に移行すると、ターンオンして点灯(発光)する。
すなわち、転送サイリスタTはオン状態になることで、点灯制御の対象である発光サイリスタLを指定し、点灯信号φIは、点灯制御の対象の発光サイリスタLを点灯または非点灯に設定する。
このように、画像データに応じて点灯信号φIの波形を設定して、各発光サイリスタLの点灯または非点灯を制御している。
次に、アイランドの一部の側面をテーパ状にし、他の側面をテーパ状にしない方法について説明する。
そして、ここでは、アイランドの側面をテーパ状にするため、グレースケールリソグラフィを用いている。
グレースケールリソグラフィは、フォトリソグラフィにおいて、露光光の光透過量(露光量)に分布(階調)を持たせたフォトマスクを用いて行うリソグラフィである。
グレースケール領域は、例えば、遮光性の膜を、フォトレジストが解像しない微細なドットに加工し、ドットの分布(ドット密度)により、露光光の等価的な光透過量を設定することで得られる。すなわち、ドット密度によって、0%から100%までの間の光透過量が設定できる。なお、フォトマスク上のドットとしては、例えば電子ビーム露光装置などにより形成したサブμmのサイズのドットが使用できる。そして、i線などを用いた露光装置により、フォトレジストを露光すればよい。
よって、被加工材料(基板、膜など)の表面の場所において、フォトマスクの露光光の光透過量に対応して、現像後のフォトレジストの厚さが異なるように形成される。
ここでは、グレースケール領域401b、402bは、ともに微細なドットから構成されている。そして、ドットの密度が、それぞれの遮光領域401a、402aに近いほど高く、離れるほど低くなっている。
それぞれのドットは、密度によって等価的に光透過量を設定する。よって、グレースケール領域401b、402bでは、遮光領域401a、402aに近いほど、光透過量が低く、離れるほど光透過量が高くなる。
なお、グレースケール領域401b、402bを有しないで、遮光領域401a、402aから透過領域になっていると、レジストパターンの側面の傾きは、テーパ状の側面に比べて、急峻になる。
(発光チップCの製造方法)
図9は、発光チップCの製造方法を説明する図である。図9(a1)〜(f1)は、図6(a)におけるIXA−IXA線での断面において、製造方法を説明する図である。すなわち、発光サイリスタL1〜L4の部分(以下では発光部102と表記する。)での断面である。一方、図9(a2)〜(f2)は、図6(a)におけるIXB−IXB線での断面において、製造方法を説明する図である。すなわち、転送サイリスタT1、T3および第1転送信号線72の部分(以下では転送部101と表記する。)での断面である。なお、図8においても、フォトマスク95のマスクパターン401において、発光部102の対応する部分にIXA´−IXA´線を、転送部101の対応する部分にIXB´−IXB´線を示す。
なお、発光チップCの製造においては、例えば円形のウエハ(基板80)上に複数の発光チップCが形成され、ウエハが発光チップC毎に分割される。ここでは、製造方法を発光チップCの内部の構造で説明するので、ウエハと表記せず、発光チップCと表記する。そして、製造の途上であっても、発光チップCと表記する。
アイランドを形成する前の発光チップCは、例えばGaAsやGaAlAsなどの化合物半導体のp型の基板80上に、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83およびn型の第4半導体層84が順に積層されている(積層半導体を形成するステップ)。なお、積層されたp型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83およびn型の第4半導体層84を積層半導体と呼び、積層する工程を積層半導体を形成するステップと呼ぶ。
そして、図6に示すように、第1アイランド301〜第5アイランド305などにおいて、n型の第4半導体層84を除去してp型の第3半導体層83の表面を露出させるためのエッチング(ゲート出しエッチング)が行なわれる。例えば、第1アイランド301においては、発光サイリスタL1の発光面311、結合ダイオードDx1の領域312、転送サイリスタT1の領域313を残して、n型の第4半導体層84が除去されている。
なお、n型の第4半導体層84の厚さは、例えば0.5μmである。n型の第4半導体層84の厚さは、分離溝の深さの例えば2μmに比べて小さい。よって、分離溝に比べ配線の形成に及ぼす影響は小さい。
一方、図9(a2)に示すように、転送部101の部分ではアイランドの側面は、テーパ状にする。よって、フォトマスク95は、遮光領域401aと遮光領域401aを挟んで外側に行くにしたがい徐々に透過光量が大きくなるグレースケール領域401bとが設けられている(図8のIXB´−IXB´線参照)。
図9(b1)に示すように、発光部102のレジストパターン91は、側面がテーパ状でない(図9(b1)では発光チップCの表面に対して垂直に表記している。)。一方、図9(b2)で示すように、転送部101のレジストパターン92は、グレースケール領域401bを反映して、側面がテーパ状(図9(b2)では断面を台形で表記している。)である。
なお、レジストパターン91の側面は発光チップCの表面に対して垂直でなくともよく、レジストパターン92の側面より急峻なテーパ状(断面が台形)であってもよく、上部より下部が狭い逆テーパ状(断面が逆台形)であってもよい。
ここでは、リアクティブイオンエッチング(RIE:Reactive Ion Etching)によりアイランドを形成するとする。RIEでは、GaAs、GaAlAsなどの化合物半導体と反応するガスをイオン化し、これらの化合物半導体に照射することにより、GaAs、GaAlAsなどの化合物半導体による第3半導体層83、第2半導体層82、第1半導体層81を、レジストパターン91、92とともにエッチングする(エッチングするステップ)。RIEにおけるエッチングは、基板80に垂直な方向に進む。
なお、RIEの他に、イオンビームエッチングなどが使用できる。
レジストパターン91、92を予め定められた方法により除去する。
AuGeなどによるn型オーミック電極(n型オーミック電極321、322など)、AuZnなどによるp型オーミック電極(p型オーミック電極331など)を予め定められた方法により形成する。
そして、発光チップCの表面に、例えば二酸化シリコンなど、発光サイリスタLの発光する光を透過する絶縁材料で構成される絶縁層86を予め定められた方法により堆積する。
p型オーミック電極およびn型オーミック電極の中央部を露出させるように、絶縁層86にスルーホールを設ける。次に、例えばアルミニウム、金などの金属膜を堆積し、予め定められた方法により配線に加工する(配線を形成するステップ)。
このようにすることで、図6に示した発光チップCが製造される。
すなわち、例えば図6(a)、(b)に示した第1アイランド301が複数のアイランドに分割して形成されていても、アイランドの配線が交差する側面の部分をテーパ状にすればよい。
第1の実施の形態では、図6(a)、(b)に示したように、転送部101に対応するアイランドの側面をテーパ状にし、そのテーパ状の側面に電源線71、第1転送信号線72、第2転送信号線73などの配線を交差させた。
第2の実施の形態では、アイランドの側面の配線が交差する部分をテーパ状にする。他の構成は、第1の実施の形態と同様であるので、異なる部分を説明し、同様な部分は同じ符号を付して、説明を省略する。
第1の実施の形態では、アイランドの転送部101に対応する部分の側面をテーパ状にしたため、転送サイリスタT、結合ダイオードDx、スタートダイオードDx0などの素子が占める面積が小さくなる。しかし、第2の実施の形態では、配線と交差する部分を除き、これらの素子が占める面積を小さくすることを要しない。よって、これらの素子を大きくすることにより、これらの素子の動作がより安定する。
また、第1の実施の形態および第2の実施の形態では、転送サイリスタTの間を結合ダイオードDxで接続したが、抵抗など電位の変化を伝達できる部材であってもよい。
Claims (6)
- 基板と、
前記基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、
前記基板上に設けられ、前記複数の島のそれぞれの前記発光素子と接続されて点灯のための電流を供給する点灯信号線と、を備え、
前記複数の島のそれぞれは、第1の側面と当該第1の側面より傾斜角の小さい第2の側面とを備え、前記点灯信号線は、当該第2の側面と交差して設けられていることを特徴とする発光部品。 - 前記発光素子が設けられた前記島において、光を出射する発光面に隣接する側面は、前記第1の側面で構成されていることを特徴とする請求項1に記載の発光部品。
- 前記複数の島は、それぞれの前記発光素子に対応して設けられ当該発光素子を駆動する駆動素子を備え、当該駆動素子を駆動する駆動信号線が前記第2の側面と交差して設けられていることを特徴とする請求項1または2に記載の発光部品。
- 基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第1の側面と当該第1の側面より傾斜角の小さい第2の側面とを備え、当該点灯信号線は、当該第2の側面と交差して設けられている発光手段と、
前記発光手段から照射される光を結像させる光学手段と
を備えたプリントヘッド。 - 像保持体と、
前記像保持体を帯電する帯電手段と、
基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第1の側面と当該第1の側面より傾斜角の小さい第2の側面とを備え、当該点灯信号線は、当該第2の側面と交差して設けられている発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備えた画像形成装置。 - 基板上に導電型の異なる複数の半導体層を積層して積層半導体を形成するステップと、
前記積層半導体を第1の側面と当該第1の側面より傾斜角の小さい第2の側面を備える複数の島に分離するため、当該第2の側面に対応する部分が露光光の透過光量に対して階調を有するフォトマスクを介して、当該積層半導体上に塗布されたフォトレジストを露光するステップと、
露光された前記フォトレジストを現像してレジストパターンを形成するステップと、
前記レジストパターンおよび前記積層半導体を表面から厚さ方向にエッチングするステップと、
前記複数の島のそれぞれの前記第2の側面に交差するように配線を形成するステップと
を含む発光部品の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017055081A (ja) * | 2015-09-11 | 2017-03-16 | 富士ゼロックス株式会社 | 発光部品、プリントヘッドおよび画像形成装置 |
JP2020150052A (ja) * | 2019-03-12 | 2020-09-17 | キヤノン株式会社 | 半導体発光装置、露光ヘッド及び画像形成装置 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06177431A (ja) * | 1992-12-09 | 1994-06-24 | Oki Electric Ind Co Ltd | 発光素子アレイ及びこれを用いた光プリントヘッド |
JPH07193277A (ja) * | 1993-12-27 | 1995-07-28 | Ricoh Co Ltd | 半導体発光装置及びその製造方法 |
JPH0846279A (ja) * | 1994-07-26 | 1996-02-16 | Mitsubishi Electric Corp | アレイ型半導体レーザ装置 |
JP2001113744A (ja) * | 1999-10-15 | 2001-04-24 | Fujitsu Ltd | 露光装置及び画像形成装置 |
JP2003133584A (ja) * | 2001-10-29 | 2003-05-09 | Kyocera Corp | 半導体発光素子 |
JP2007214345A (ja) * | 2006-02-09 | 2007-08-23 | Sanyo Electric Co Ltd | 発光ダイオードアレイ |
JP2008277624A (ja) * | 2007-05-01 | 2008-11-13 | Sony Corp | 固体撮像素子とその製造方法及び固体撮像装置 |
JP2009158940A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2010135616A (ja) * | 2008-12-05 | 2010-06-17 | Sanyo Electric Co Ltd | 発光ダイオードアレイおよびその製造方法 |
US20110045620A1 (en) * | 2009-08-21 | 2011-02-24 | Samsung Electronics Co., Ltd. | Light emitting diode integrated with lens, line printer head, and method of manufacturing the light emitting diode |
JP2011066163A (ja) * | 2009-09-16 | 2011-03-31 | Fuji Xerox Co Ltd | 発光チップ、プリントヘッドおよび画像形成装置 |
JP2011077242A (ja) * | 2009-09-30 | 2011-04-14 | Kyocera Corp | 発光素子アレイ、及びこれを備える光プリントヘッド |
JP2011204771A (ja) * | 2010-03-24 | 2011-10-13 | Fuji Xerox Co Ltd | 面発光素子、面発光素子アレイ、書き込みヘッドおよびプリンタ |
-
2012
- 2012-12-07 JP JP2012268791A patent/JP6011296B2/ja active Active
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06177431A (ja) * | 1992-12-09 | 1994-06-24 | Oki Electric Ind Co Ltd | 発光素子アレイ及びこれを用いた光プリントヘッド |
JPH07193277A (ja) * | 1993-12-27 | 1995-07-28 | Ricoh Co Ltd | 半導体発光装置及びその製造方法 |
JPH0846279A (ja) * | 1994-07-26 | 1996-02-16 | Mitsubishi Electric Corp | アレイ型半導体レーザ装置 |
JP2001113744A (ja) * | 1999-10-15 | 2001-04-24 | Fujitsu Ltd | 露光装置及び画像形成装置 |
US6340982B1 (en) * | 1999-10-15 | 2002-01-22 | Fujitsu Limited | Image forming apparatus and exposure device thereof |
JP2003133584A (ja) * | 2001-10-29 | 2003-05-09 | Kyocera Corp | 半導体発光素子 |
JP2007214345A (ja) * | 2006-02-09 | 2007-08-23 | Sanyo Electric Co Ltd | 発光ダイオードアレイ |
JP2008277624A (ja) * | 2007-05-01 | 2008-11-13 | Sony Corp | 固体撮像素子とその製造方法及び固体撮像装置 |
JP2009158940A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2010135616A (ja) * | 2008-12-05 | 2010-06-17 | Sanyo Electric Co Ltd | 発光ダイオードアレイおよびその製造方法 |
US20110045620A1 (en) * | 2009-08-21 | 2011-02-24 | Samsung Electronics Co., Ltd. | Light emitting diode integrated with lens, line printer head, and method of manufacturing the light emitting diode |
JP2011066163A (ja) * | 2009-09-16 | 2011-03-31 | Fuji Xerox Co Ltd | 発光チップ、プリントヘッドおよび画像形成装置 |
JP2011077242A (ja) * | 2009-09-30 | 2011-04-14 | Kyocera Corp | 発光素子アレイ、及びこれを備える光プリントヘッド |
JP2011204771A (ja) * | 2010-03-24 | 2011-10-13 | Fuji Xerox Co Ltd | 面発光素子、面発光素子アレイ、書き込みヘッドおよびプリンタ |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017055081A (ja) * | 2015-09-11 | 2017-03-16 | 富士ゼロックス株式会社 | 発光部品、プリントヘッドおよび画像形成装置 |
JP2020150052A (ja) * | 2019-03-12 | 2020-09-17 | キヤノン株式会社 | 半導体発光装置、露光ヘッド及び画像形成装置 |
JP7232086B2 (ja) | 2019-03-12 | 2023-03-02 | キヤノン株式会社 | 半導体発光装置、露光ヘッド及び画像形成装置 |
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Publication number | Publication date |
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