JP2011040606A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011040606A
JP2011040606A JP2009187281A JP2009187281A JP2011040606A JP 2011040606 A JP2011040606 A JP 2011040606A JP 2009187281 A JP2009187281 A JP 2009187281A JP 2009187281 A JP2009187281 A JP 2009187281A JP 2011040606 A JP2011040606 A JP 2011040606A
Authority
JP
Japan
Prior art keywords
solder
wiring board
semiconductor device
manufacturing
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009187281A
Other languages
English (en)
Other versions
JP5649805B2 (ja
Inventor
Kazuyuki Nakagawa
和之 中川
Shinji Baba
伸治 馬場
Satoshi Yamada
聡 山田
Takashi Karashima
崇 辛嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009187281A priority Critical patent/JP5649805B2/ja
Priority to CN201010229575.2A priority patent/CN101996902B/zh
Priority to TW099126510A priority patent/TWI549204B/zh
Priority to US12/853,817 priority patent/US8580620B2/en
Publication of JP2011040606A publication Critical patent/JP2011040606A/ja
Application granted granted Critical
Publication of JP5649805B2 publication Critical patent/JP5649805B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3485—Applying solder paste, slurry or powder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75251—Means for applying energy, e.g. heating means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8102—Applying permanent coating to the bump connector in the bonding apparatus, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0415—Small preforms other than balls, e.g. discs, cylinders or pillars
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】フリップチップ接続タイプの半導体装置における信頼性の向上を図る。
【解決手段】フリップチップ接続タイプのＢＧＡの組立てにおいて、半導体チップ１をフリップチップ接続によって半田接続する時に、配線基板２の下面２ｂ側のランド２ｊの表面に半田プリコート３が形成されていることにより、ランド２ｊと外部端子である半田ボールとの接続が半田接続となるため、ランド２ｊと前記半田ボールとの接続部の耐衝撃性を高めることができ、前記ＢＧＡの信頼性の向上を図る。
【選択図】図８

Description

本発明は、半導体装置の製造技術に関し、特に、半導体チップが配線基板にフリップチップ接続されて成る半導体装置の信頼性向上に適用して有効な技術に関する。
ＢＧＡ（Ball Grid Array)型の半導体装置において、基板の電極パッドが銅（Ｃｕ）からなり、Ｃｕの表面にＮｉ及びＡｕめっきが施された構造とその組立てについて開示されている（例えば、特許文献１）。
特開２００２−２６０７３号公報
多ピンの半導体パッケージの一例として、ＢＧＡと呼ばれる半導体装置が知られている。ＢＧＡの中で信号の伝送速度をより高速化する多ピン高放熱パッケージとして、半導体チップをフリップチップ接続で配線基板（ＢＧＡ基板ともいう）に搭載するパッケージが知られている。
本発明者は、フリップチップＢＧＡの組立てで用いられる配線基板の端子（例えば、ランド等の電極パッド）の表面処理について検討し、その結果、以下の課題を見出した。
ＢＧＡ基板等と呼ばれる配線基板の端子の表面処理には、一般的に無電解Ｎｉ−Ａｕめっきが用いられることが多い。これは、電解めっきを採用した場合に発生する課題を、無電解めっきを採用することで取り除くことができるためである。
すなわち、フリップチップＢＧＡの様に多ピンで高密度な配線が設けられた配線基板では、電解めっきを採用した場合、めっきリードを設けなければならないため、配線基板における配線の設計の自由度が低下することが課題となる。さらに、めっきリードの影響によって伝送路の信号品質が劣化することが課題となる。
ただし、これらの課題は、電解めっき特有の課題であり、無電解めっきを採用することで電解めっき用のめっきリードを無くすことができるため、一般的には無電解めっきを採用する場合が多い。つまり、無電解めっきを施すことで、めっきリードを無くすことができるため、配線の設計の自由度を向上させることができ、さらに、めっきリードによって起こる伝送路の信号品質の劣化も解消できる。
ところが、一方で、無電解Ｎｉ−Ａｕめっきは、耐衝撃性が悪く、その結果、配線基板の半田ボール搭載用のランドと半田ボールの接合部の界面で破壊（破断）することが課題である。これは、無電解Ｎｉ−Ａｕめっきを施す場合、Ｐ（リン）を混ぜるのが一般的であるが、無電解Ｎｉ−Ｐめっき中のＰ濃縮層で微小ボイドが発生して脆くなり、耐衝撃性が悪くなることが要因と考えられている。
なお、前記特許文献１に記載されたＢＧＡ型の半導体装置の組立てにおいても、配線基板のランド（電極パッド）の表面にＮｉ−Ａｕめっきが施されているため、ランドと半田ボールの接合部の耐衝撃性が悪化するという課題が発生する。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体チップがフリップチップ接続される半導体装置における信頼性の向上を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体チップがフリップチップ接続される半導体装置における品質の安定化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、上面とその反対側の下面を有する配線基板の前記上面側に半導体チップがフェイスダウンで半田接続され、前記配線基板の前記下面側に実装基板と接続し得る半田ボールを有するものであり、（ａ）前記配線基板の前記上面に前記半導体チップをフェイスダウンで前記半田接続する工程を有し、前記半導体チップを前記半田接続する時に、前記半田ボールを接続する前記配線基板の前記下面側の銅を主成分とするランドの表面に半田プリコートが形成されている。
また、本発明は、上面とその反対側の下面を有する配線基板の前記上面側に半導体チップがフェイスダウンで半田接続され、前記配線基板の前記下面側に実装基板と接続し得る半田ボールを有するものであり、（ａ）前記配線基板の前記上面側の複数のフリップチップ用電極に半田ペーストまたは半田ボールを配置し、さらに前記配線基板の前記下面側の複数のランドに半田ペーストを塗布する工程と、（ｂ）前記（ａ）工程の後、リフローによって前記上面側の前記半田ペーストまたは半田ボールと前記下面側の前記半田ペーストとを溶融して、前記複数のランドの表面に半田プリコートを形成する工程と、（ｃ）前記半導体チップの主面と前記配線基板の前記上面とを対向させて配置する工程と、（ｄ）前記（ｃ）工程の後、前記配線基板の前記下面側の前記複数のランドの表面に前記半田プリコートが形成された状態で、前記半導体チップの裏面を第１ヘッド部材で加熱し、さらに前記配線基板の前記下面を第２ヘッド部材で加熱して前記半導体チップを前記配線基板に前記半田接続する工程と、を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
フリップチップ接続タイプの半導体装置の組立てにおいて、ランドと半田ボールとの接続部の耐衝撃性を高めることができ、半導体装置の信頼性の向上を図ることができる。
また、バンプ接続部においてボールマウント法を用いることにより、半導体装置の品質の安定化を図ることができる。
本発明の実施の形態の半導体装置の構造の一例を一部破断して示す斜視図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の組み立て手順の一例を示す製造フロー図である。 図１に示す半導体装置の組み立てで用いられる配線基板の構造の一例を示す断面図である。 図４のＡ部の構造の一例を拡大して示す部分拡大断面図である。 図１に示す半導体装置の組み立てで用いられる配線基板の半田プリコートの形成方法の一例を示す部分断面図である。 図６に示す半田プリコートの形成方法の詳細の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるフリップチップ接続の手順の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるボールマウントの手順の一例を示す部分断面図である。 図１に示す半導体装置の組み立てで用いられる配線基板の第１変形例の半田プリコートの形成方法を示す部分断面図である。 図１に示す半導体装置の組み立てで用いられる配線基板の第２変形例の半田プリコートの形成方法を示す部分断面図である。 図１に示す半導体装置の組み立てにおける第３変形例のフリップチップ接続の手順を示す部分断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を一部破断して示す斜視図、図２は図１に示す半導体装置の構造の一例を示す断面図、図３は図１に示す半導体装置の組み立て手順の一例を示す製造フロー図である。また、図４は図１に示す半導体装置の組み立てで用いられる配線基板の構造の一例を示す断面図、図５は図４のＡ部の構造の一例を拡大して示す部分拡大断面図、図６は図１に示す半導体装置の組み立てで用いられる配線基板の半田プリコートの形成方法の一例を示す部分断面図、図７は図６に示す半田プリコートの形成方法の詳細の一例を示す部分断面図である。さらに、図８は図１に示す半導体装置の組み立てにおけるフリップチップ接続の手順の一例を示す部分断面図、図９は図１に示す半導体装置の組み立てにおけるボールマウントの手順の一例を示す部分断面図である。また、図１０は図１に示す半導体装置の組み立てで用いられる配線基板の第１変形例の半田プリコートの形成方法を示す部分断面図、図１１は図１に示す半導体装置の組み立てで用いられる配線基板の第２変形例の半田プリコートの形成方法を示す部分断面図、図１２は図１に示す半導体装置の組み立てにおける第３変形例のフリップチップ接続の手順を示す部分断面図である。
図１及び図２に示す本実施の形態の半導体装置は、配線基板２の上面２ａ上に半導体チップ１がフリップチップ実装で半田接続されて成る半導体パッケージであり、本実施の形態では、前記半導体装置の一例として、配線基板２の下面２ｂに複数の外部端子である半田ボール５がグリッド状に設けられたＢＧＡ９を取り上げて説明する。
ＢＧＡ９の詳細構成について説明すると、上面２ａ、上面２ａに形成された図５に示す複数のフリップチップ用電極２ｃと、上面２ａとは反対側の下面２ｂ、及び下面２ｂに形成された複数のランド２ｊを有する配線基板（ＢＧＡ基板ともいう）２と、主面１ａ及び主面１ａに形成された複数の電極パッド１ｃを有し、かつ配線基板２の上面２ａにフリップチップ接続された半導体チップ１と、配線基板２の下面２ｂの複数のランド２ｊにそれぞれ設けられた複数の外部端子である半田ボール５とを有している。
すなわち、ＢＧＡ９は、半導体チップ１が配線基板２上にフェイスダウン実装でフリップチップ接続されているものであり、半導体チップ１の主面１ａと配線基板２の上面２ａとが対向した状態で配線基板２上に搭載されている。その際、半導体チップ１は配線基板２に半田接続で電気的に接続されており、複数の半田バンプ８を介してフリップチップ接続されている。
なお、配線基板２と半導体チップ１との間に位置するフリップチップ接続部及びその周囲にはアンダーフィル樹脂６が充填されており、フリップチップ接続部を固めて保護している。
また、配線基板２の上面２ａの周縁部には、半導体チップ１を囲んだ状態にスティフナリング７が取り付けられている。スティフナリング７は、リング状テープ７ａによって配線基板２に接着されている。スティフナリング７の上部にはヒートスプレッダ４が設けられている。ヒートスプレッダ４は、半導体チップ１上の放熱樹脂１３とリング／ヒートスプレッダ４間の接着材(例えばテープ材)７ｂを介して、スティフナリング７及び半導体チップ１の裏面１ｂに接合されている。
これにより、半導体チップ１から発せられる熱は放熱樹脂１３を介してヒートスプレッダ４に伝わり、ヒートスプレッダ４から外方に放散されるとともに、半田バンプ８を介して配線基板２を経て半田ボール５から実装基板に伝わる。またヒートスプレッダ４から接着材７ｂ及びスティフナリング７を介して配線基板２に伝わり、配線基板２を経て半田ボール５から実装基板へと伝わって放散される。
また、配線基板２は、図５に示すように、基材の層であるコア層２ｈと、その上下に形成されたビルドアップ層２ｆと、ビルドアップ層２ｆの表側の面（配線基板２の上面２ａ）に形成された複数のフリップチップ用電極２ｃと、ビルドアップ層２ｆの裏側の面（配線基板２の下面２ｂ）に形成された複数のランド２ｊとを有している。
なお、それぞれのフリップチップ用電極２ｃの周囲、及び複数のランド２ｊの周囲には絶縁膜であるソルダレジスト膜２ｇが形成されている。
また、図５に示すように、上面２ａ側のフリップチップ用電極２ｃとこれに対応する下面２ｂ側のランド２ｊとは、コア層２ｈに形成されたスルーホール配線２ｄ、ビルドアップ層２ｆに形成されたビアホール２ｉや内部配線２ｅを介して電気的に接続されている。なお、スルーホール配線２ｄ内には、穴埋め樹脂２ｋが充填されている。
ここで、半導体チップ１は、例えば、シリコンによって形成され、さらにアンダーフィル樹脂６は、例えば、エポキシ系樹脂である。また、スティフナリング７やヒートスプレッダ４は、熱伝導率の高い金属によって形成され、さらにフリップチップ接続の半田バンプ８及び外部端子である半田ボール５は、鉛フリー半田等の半田材からなり、例えば、Ｓｎ−Ａｇ-Ｃｕ系の鉛フリー半田からなる。
また、配線基板２におけるフリップチップ用電極２ｃ、ビアホール２ｉ、内部配線２ｅ及びスルーホール配線２ｄ等は、例えば、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金から成る。
なお、本実施の形態のＢＧＡ９では、配線基板２の上面２ａ側の複数のフリップチップ用電極２ｃそれぞれの表面や、下面２ｂ側の複数のランド２ｊそれぞれの表面には無電解Ｎｉ−Ａｕめっき等の無電解めっきや電解めっきは形成されていない。つまり、複数のフリップチップ用電極２ｃの表面それぞれには無電解Ｎｉ−Ａｕめっき等の無電解めっきや電解めっきが施されていない状態で複数の半田バンプ８が形成されており、一方、複数のランド２ｊの表面それぞれにも、無電解Ｎｉ−Ａｕめっき等の無電解めっきや電解めっきが施されていない状態で複数の半田ボール５が形成されている。
次に、本実施の形態のＢＧＡ（半導体装置）９の製造方法を図３に示す組み立て手順に沿って説明する。なお、本実施の形態のＢＧＡ９の製造方法は、上面２ａとその反対側の下面２ｂを有する配線基板２の上面２ａ側に半導体チップ１がフェイスダウンで半田接続され、かつ配線基板２の下面２ｂ側に実装基板と接続し得る半田ボール５を有するＢＧＡ９の製造方法である。
まず、図３に示すステップＳ１の基板準備を行う。ここでは、図４及び図５に示す配線基板（ＢＧＡ基板あるいはパッケージ基板等ともいう）２を準備する。配線基板２は、図５に示すように、その上面２ａの複数のフリップチップ用電極２ｃそれぞれに半田バンプ２ｍが接続され、かつ下面２ｂの複数のランド２ｊそれぞれに半田プリコート３が形成されているものである。
ここで、図６及び図７を用いて上面２ａ側の半田バンプ２ｍ、及び下面２ｂ側の半田プリコート３の形成方法について説明する。
まず、図６のステップＳ１１に示す開口形成を行う。ここでは、上面２ａ側の複数のフリップチップ用電極２ｃそれぞれを覆うソルダレジスト膜２ｇを開口するとともに、下面２ｂ側の複数のランド２ｊそれぞれを覆うソルダレジスト膜２ｇを開口する。これらの開口は、例えば、フォトエッチング等の処理によって行う。これによって、配線基板２の上面２ａ側において複数のフリップチップ用電極２ｃを露出させるとともに、下面２ｂ側において複数のランド２ｊを露出させる。
なお、複数のフリップチップ用電極２ｃ及びランド２ｊは、例えば、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金からなるものであり、例えば、Ｓｎめっきやあるいは防錆処理を行ってもよい。前記Ｓｎめっきや防錆処理を行うことでフリップチップ用電極２ｃやランド２ｊが酸化することを防ぐことができる。
その後、図６のステップＳ１２に示す半田ペースト印刷／半田ペースト印刷を行う。ここでは、複数のフリップチップ用電極２ｃそれぞれに半田ペースト２ｎを印刷で塗布し、さらに複数のランド２ｊそれぞれに半田ペースト３ａを印刷で塗布する。なお、図７のステップＳ１２の半田ペースト印刷に示すように、各ランド２ｊへの半田ペースト３ａの印刷時には、半田印刷マスク１０の開口部１０ａの位置をランド２ｊの位置と合わせて配置し、この開口部１０ａに半田ペースト３ａを埋め込むようにして印刷する。その際、形成される半田プリコート３の高さが高くなり過ぎないように、半田印刷マスク１０の開口部１０ａの大きさがランド２ｊより小さいマスクを用いることが好ましい。
その後、図６のステップＳ１３及び図７のステップＳ１３に示すようにリフロー／フラックス洗浄を行う。ここでは、リフローによって各半田ペースト２ｎと各半田ペースト３ａを溶融して各フリップチップ用電極２ｃ上に半田バンプ２ｍを形成するとともに、各ランド２ｊ上に半田プリコート３を形成する。各ランド２ｊでは、ソルダレジスト膜２ｇの開口が広いため、リフローによって半田ペースト３ａが溶融するとその形状にＲが付き、これが半田プリコート３となる。すなわち、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金のランド２ｊと半田の相互熱拡散によって各ランド２ｊにはＳｎ−Ｃｕ系またはＳｎ−Ａｇ−Ｃｕ系の合金層が形成される。
なお、各ランド２ｊに半田プリコート３を形成する際には、半田プリコート３を、その厚さ方向において、ランド２ｊの周縁部を覆うソルダレジスト膜２ｇより引っ込んだ状態となるように形成する。
これにより、後のフリップチップ接続工程で、第２ヘッド部材によって配線基板２を吸着支持した際に半田プリコート３が前記第２ヘッド部材に接触することを防止でき、第２ヘッド部材が汚れることを阻止できるとともに、半田プリコート３の表面に他の半田プリコート３の汚れが付着することを防止でき、ＢＧＡ９の品質の低下を抑制することができる。
このようにして配線基板２の各フリップチップ用電極２ｃに半田バンプ２ｍが形成されるとともに、各ランド２ｊには半田プリコート３が形成される。リフロー後、フラックス洗浄を行う。
その後、図３のステップＳ２のフリップチップ接続を行う。すなわち、図８に示すようにフリップチップ接続によって配線基板２上に半導体チップ１を搭載する。ここでは、配線基板２の上面２ａに半導体チップ１をフェイスダウンで半田接続する。
まず、配線基板２の下面２ｂ側の、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金から成る複数のランド２ｊの表面に半田プリコート３が形成された配線基板２を準備する。
一方で、主面１ａの複数の電極パッド１ｃ（図２参照）に半田バンプ１ｄが接続された半導体チップ１を準備し、この半導体チップ１の裏面１ｂを第１ヘッド部材であるチップ側ヘッド１１によって真空吸着する。チップ側ヘッド１１には加熱手段（例えば、ヒータ等）が設けられているため、図８のステップＳ２１のチップ加熱に示すように、半導体チップ１は、真空吸着された状態でチップ側ヘッド１１によって加熱される。その際の加熱温度は、例えば、２００〜３５０℃程度である。
なお、半導体チップ１の主面１ａの複数の電極パッド１ｃ（図２参照）に接続された複数の半田バンプ１ｄは、例えば、Ｓｎ−Ａｇ−Ｃｕから成る半田バンプ１ｄである。さらに、フリップチップ接続後の熱処理工程（アンダーフィル樹脂６のキュア工程やヒートスプレッダ４取り付け後のベーク工程等）でも、配線基板２の下面２ｂのランド２ｊに半田プリコート３が施されていることで、ランド２ｊが酸化されることが抑制される。
その後、図８のステップＳ２２に示す基板加熱を行う。ここでは、配線基板２の下面２ｂを第２ヘッド部材である基板側ヘッド（ヒートステージもしくはヒートブロックとも言う）１２によって真空吸着で支持する。基板側ヘッド１２にも加熱手段（例えば、ヒータ等）が設けられているため、配線基板２は、真空吸着された状態で基板側ヘッド１２によって加熱される。その際の加熱温度は、例えば、１５０〜２５０℃程度である。
この状態（基板側ヘッド１２によって真空吸着された配線基板２の上面２ａと、チップ側ヘッド１１によって真空吸着された半導体チップ１の主面１ａとを対向させた状態）で、図８のステップＳ２３のフリップチップ接続を行う。なお、フリップチップ接続を行う際には、配線基板２の下面２ｂ側の、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金から成る複数のランド２ｊの表面に半田プリコート３が形成されている。この半田プリコート３は、鉛フリー半田であることが好ましく、例えば、Ｓｎ−Ｃｕ系半田である。
ランド２ｊの表面に形成された半田プリコート３にＳｎ−Ｃｕ系の鉛フリー半田を採用することで、例えば６３Ｓｎ３７Ｐｂ系の共晶半田コートと比較すると、フリップチップ接続等の熱処理工程で半田プリコート３に熱履歴がかかっても半田プリコート３を溶けにくくすることができる。
また、半田プリコート３をリフローで溶融した際にも半田プリコート３がソルダレジスト膜２ｇより飛び出さないような高さに半田プリコート３を形成しておく必要がある。半田プリコート３が溶融された際にもソルダレジスト膜２ｇより飛び出さないような高さに形成されていることで、半田プリコート３の半田異物が基板側ヘッド１２に付着することを防止でき、基板側ヘッド１２が汚れることを防げる。
また、配線基板２の下面２ｂの複数のランド２ｊの表面に半田プリコート３が形成されていることで、フリップチップ接続時の熱履歴がランド２ｊにかかった際に、ランド２ｊが酸化して後の半田ボール形成工程で半田ボール５が付かなくなることを防止できる。すなわち、各ランド２ｊの表面に半田プリコート３が形成されていることで、後の半田ボール形成工程で半田ボール５をランド２ｊに接続することができる。
また、フリップチップ接続の際に、チップ側ヘッド１１による半導体チップ１の加熱（例えば、２００〜３５０℃）の方が、基板側ヘッド１２による配線基板２の加熱（例えば、１５０〜２５０℃）より温度が高い。
このように基板側ヘッド１２による加熱温度をチップ側ヘッド１１の加熱温度より低くすることで、配線基板２に与える熱ストレスを低減することができ、配線基板２に付与するダメージを少なくすることができる。
また、フリップチップ接続の際には、加熱された基板側ヘッド１２上に配線基板２が真空吸着された状態で、加熱されたチップ側ヘッド１１によって真空吸着された半導体チップ１をその裏面１ｂ側（上側）から押圧してフリップチップ接続を行う。これにより、半導体チップ１に設けられた複数の半田バンプ１ｄと、配線基板２のフリップチップ用電極２ｃに接続された複数の半田バンプ２ｍとを、それぞれバンプのコプラナティを揃えた状態でフリップチップ接続を行うことができる。
その結果、フリップチップ接続部の接続信頼性を向上させることができる。
なお、フリップチップ接続時の配線基板２の加熱においても、半田プリコート３にＳｎ−Ｃｕ系の鉛フリー半田を採用することで、フリップチップ接続時の熱履歴が半田プリコート３にかかっても半田プリコート３は溶けにくい。
これにより、半田プリコート３からの半田異物の発生を抑制することができ、基板側ヘッド１２に半田異物が付着することを抑制できる。その結果、後から搬送されてくる次の配線基板２に半田異物が付着することを低減できるとともに、配線基板２の平坦性の悪化や基板側ヘッド１２の吸着性の悪化を抑えることができる。
以上により、図８のステップＳ２３に示すように、半導体チップ１上の複数の半田バンプ１ｄと、これに対応する配線基板２上の複数の半田バンプ２ｍとをそれぞれ接続してフリップチップ接続の完了となる。
フリップチップ接続完了後、図３のステップＳ３に示すアンダーフィル注入を行う。ここでは、配線基板２と半導体チップ１との間にアンダーフィル樹脂６を充填するとともに、半導体チップ１の側面周囲にアンダーフィル樹脂６を塗布する。これにより、フリップチップ接続部の周囲にアンダーフィル樹脂６が配置され、フリップチップ接続部が保護される。アンダーフィル樹脂６の充填を完了した後、アンダーフィル樹脂６のキュア処理を行う。
その後、図３のステップＳ４に示すヒートスプレッダ搭載を行う。まず、図２に示すように半導体チップ１を囲むように配線基板２の上面２ａの周縁部にリング状テープ７ａを介してスティフナリング７を貼り付ける。その後、半導体チップ１の裏面１ｂに放熱樹脂１３を塗布し、この放熱樹脂１３を介して半導体チップ１上にヒートスプレッダ４を取り付ける。スティフナリング７とヒートスプレッダ４間は接着材(例えばテープ材)７ｂを介して取り付ける。すなわち、ヒートスプレッダ４は、放熱樹脂１３を介して半導体チップ１と、接着材７ｂを介してスティフナリング７の両者とそれぞれ接触しており、その結果、半導体チップ１は、配線基板２の上面２ａ上においてスティフナリング７とヒートスプレッダ４とによって覆われた状態となる。
ヒートスプレッダ４の配置後、放熱樹脂１３のベーク処理を行ってヒートスプレッダ４の取り付けを完了する。
なお、フリップチップ接続部の半田バンプ１ｄや半田バンプ２ｍにＳｎ−Ａｇ−Ｃｕ等から成る鉛フリー半田が採用され、さらに配線基板２の下面２ｂのランド２ｊ上の半田プリコート３にＳｎ−Ｃｕ系の鉛フリー半田が採用されている。
その後、図３のステップＳ５に示すボールマウントを行う。すなわち、配線基板２の下面２ｂのランド２ｊ上の半田プリコート３に熱を付与して外部端子である複数の半田ボール５を配線基板２のランド２ｊに電気的に接続する。
まず、図９のステップＳ３１に示すように、配線基板２の各ランド２ｊの半田プリコート３上に半田ペースト５ａを印刷する。なお、半田ペースト５ａの代わりとして、フラックスを塗布してもよい。その後、ステップＳ３２に示すボール付けを行う。ここでは、半田ペースト５ａに対して半田ボール５を仮固定する。その後、ステップＳ３３に示すリフロー／洗浄を行う。まず、リフローによって半田ボール５と半田ペースト５ａを加熱して溶融する。その後、洗浄を行って複数のランド２ｊへの半田ボール５の半田接続による電気的接続を完了する。
なお、半田ボール５に用いられる半田は、鉛入り半田の場合、例えば、６３Ｓｎ３７Ｐｂ等であり、一方、鉛フリー半田の場合、例えば、Ｓｎ３Ａｇ０．５Ｃｕ等である。
また、フリップチップ接続部の半田バンプ１ｄや半田バンプ２ｍにＳｎ−Ａｇ−Ｃｕ等から成る鉛フリー半田が採用され、さらに配線基板２の下面２ｂのランド２ｊ上の半田プリコート３にＳｎ−Ｃｕ系の鉛フリー半田が採用されていることで、半田ボール５接続時のリフローによる熱履歴が半田バンプ１ｄ、半田バンプ２ｍ及び半田プリコート３にかかっても、前記同様にこれらの半田は融点が高いため、溶けにくい。
以上により、図１及び図２に示すＢＧＡ９の組立てを完了する。
本実施の形態の半導体装置の製造方法においては、半導体チップ１をフリップチップ接続によって半田接続する時に、配線基板２の下面２ｂ側のランド２ｊの表面に半田プリコート３が形成されていることにより、ランド２ｊと外部端子である半田ボール５との接続が半田接続となるため、ランド２ｊと半田ボール５との接続部の耐衝撃性を高めることができる。すなわち、ランド２ｊと半田ボール５との接続部に、例えば無電解ＮｉＡｕめっき等で含有されるＰ（リン）が含まれなくなるため、Ｐ（リン）リッチ層による微小ボイドの発生を無くすことができ、ランド２ｊと半田ボール５の接続部の耐衝撃性を高めることができる。
これにより、ＢＧＡ９の信頼性の向上を図ることができる。
なお、配線基板２の複数のランド２ｊの表面に半田プリコート３が形成されていない場合には、ランド２ｊの、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金が露出するため、ボールマウント工程までに種々の熱履歴がかかる工程があり、ランド２ｊの表面が酸化してボールマウント工程で半田ボール５が接続できなくなる虞れがあるが、本実施の形態のＢＧＡ９の組立てでは、ランド２ｊの表面に半田プリコート３が形成されているため、ランド２ｊの表面酸化を抑制することができ、ボールマウント工程で半田ボール５をランド２ｊに接続することができる。
また、フリップチップ接続が行われる配線基板２のフリップチップ用電極２ｃと半導体チップ１の半田バンプ１ｄとの接続においても、Ｎｉ−Ａｕめっき等を介在させずに半田接続できるため、フリップチップ用電極２ｃと半田バンプ１ｄとの接続部の耐衝撃性を高めることができる。
また、電解めっきは用いないため、配線基板２においてめっきリードを設ける必要がなく、配線の設計の自由度を高めることができるとともに、めっきリードによる伝送路の信号品質の劣化を解消できる。
また、配線基板２のランド２ｊの表面に形成される半田プリコート３が鉛フリー半田であることにより、鉛フリー半田の融点は高いため、ベーク処理、キュア処理等で半田プリコート３に熱履歴がかかった際にも、この半田プリコート３は溶けにくい。またフリップチップ接続時の基板側ヘッド１２（ステージ）を汚すこともなく、ＢＧＡ９の品質を維持することができる。
さらに、半田プリコート３として、鉛フリー半田であるＳｎ−Ｃｕ系半田を採用することで、外部端子として接続される半田ボール５が共晶（鉛入り）半田であっても、また鉛フリー半田であっても、どちらでも半田ボール５の接続強度を高めることができる。その結果、共晶（鉛入り）と鉛フリーの何れにも対応が可能となり、配線基板２の共通化を図ることができる。これにより、配線基板２のコストの低減化を図ることができ、ＢＧＡ９のコスト低減化を図ることができる。
なお、半田プリコート３の代替技術として無電解Ｎｉ−Ｐｄ−Ａｕめっきも考えられるが、めっき液管理／膜厚−膜質管理が難しいこと、また共晶（鉛入り）／Ｐｂフリー双方を対応できる表面技術は確立されていないことから、本実施の形態のような容易に製造可能な半田プリコート技術が有効である。
次に本実施の形態の変形例について説明する。
図１０に示す第１変形例は、配線基板２のフリップチップ接続が行われるフリップチップ用電極２ｃに半田バンプ２ｍを形成する際に、半田ペースト２ｎではなく半田ボール２ｐを搭載するボールマウント方法を採用するものである。
まず、図１０のステップＳ４１に示す開口形成を行う。すなわち、配線基板２の上面２ａ側のソルダレジスト膜２ｇと、下面２ｂ側のソルダレジスト膜２ｇをそれぞれ開口して上面２ａ側の複数のフリップチップ用電極２ｃと、下面２ｂ側の複数のランド２ｊとを露出させる。
その後、図１０のステップＳ４２に示す半田ペースト印刷／半田ボール搭載を行う。半田ペースト２ｎは、フラックスであっても良い。まず、配線基板２の上面２ａ側において、複数のフリップチップ用電極２ｃそれぞれに半田ペースト２ｎを印刷で塗布し、塗布後、各半田ペースト２ｎ上に半田ボール２ｐを搭載（配置）する。一方、配線基板２の下面２ｂ側において、複数のランド２ｊそれぞれに半田ペースト３ａを印刷で塗布する。半田ペースト３ａは、フラックスであってもよい。
その後、図１０のステップＳ４３に示すようにリフロー／フラックス洗浄を行う。ここでは、リフローによってそれぞれの半田ペースト２ｎ及び半田ボール２ｐと、半田ペースト３ａとを溶融して各フリップチップ用電極２ｃ上に半田バンプ２ｍを形成するとともに、各ランド２ｊの表面に半田プリコート３を形成する。各ランド２ｊでは、ソルダレジスト膜２ｇの開口が広いため、リフローによって半田ペースト３ａが溶融するとその形状にＲが付き、これが半田プリコート３となる。すなわち、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金のランド２ｊと半田の相互熱拡散によって各ランド２ｊにはＳｎ−Ｃｕ系の合金層が形成される。
なお、各ランド２ｊに半田プリコート３を形成する際には、半田プリコート３を、その厚さ方向において、ランド２ｊの周縁部を覆うソルダレジスト膜２ｇより引っ込んだ状態となるように形成する。
リフロー後、フラックス洗浄を行い、さらにフラックス洗浄後、フリップチップ接続を行う。
このようにバンプ（ボール）接続部（半田バンプ２ｍ）の形成に、半田ボール２ｐを搭載して形成するボールマウント方法を用いることにより、狭ピッチでかつ多バンプの接続品質の安定化を図ることができ、フリップチップ接続タイプのＢＧＡ（半導体装置）９における品質の安定化を図ることができる。
また、フリップチップ接続部においてボールマウント方法を用いることにより、ボール高さを均一にすることができ、半導体チップ１のコプラナティを向上できる。またペースト印刷でのダレ問題が解消され、バンプ高さを高く均一に形成できる。
次に、図１１に示す第２変形例は、半導体チップ１に、前記配線基板２へのボールマウント方法と同様のボールマウント方法を用いてバンプ形成を行うものである。すなわち、チップ側のボールマウントと基板側印刷の組み合わせであっても、バンプのコプラナリティは改善されて接合安定化を図ることができる。
詳細には、まず図１１のステップＳ５１に示す半田ボール搭載を行う。ここでは、ボールマウント方法により複数の半田バンプ（半田ボール）１ｄを半導体チップ１の主面１ａに設ける。
その後、図１１のステップＳ５２に示すリフローを行う。すなわち、バンプ融点を越える温度でリフローし、これによって図１１のステップＳ５３に示すフリップチップ接続を行う。
なお、チップ側／基板側の双方とも、ボールマウント化する組み合わせであってもよい。
その後、図９のステップＳ３１に示すように、配線基板２の各ランド２ｊの半田プリコート３上に半田ペースト５ａを印刷する。なお、半田ペースト５ａの代わりとして、フラックスを塗布してもよい。さらに、ステップＳ３２に示すボール付けを行う。ここでは、半田ペースト５ａに対して半田ボール５を仮固定する。
その後、ステップＳ３３に示すリフロー／洗浄を行う。まず、リフローによって半田ボール５と半田ペースト５ａを加熱して溶融する。その後、洗浄を行って複数のランド２ｊへの半田ボール５の半田接続による電気的接続を完了する。
以上により、前記第２変形例においても狭ピッチでかつ多バンプの接続品質の安定化を図ることができ、フリップチップ接続タイプのＢＧＡ（半導体装置）９における品質の安定化を図ることができる。さらに、ボール高さを均一にすることができ、半導体チップ１のコプラナティを向上できる。
次に、図１２に示す第３変形例は、フリップチップ接続方法の変形例を示すものである。まず、図１２のステップＳ６１に示すバンプ仮止めを行う。ここでは、半導体チップ１の主面１ａに設けられた複数の半田バンプ１ｄにフラックス１ｅを転写し、転写後、それぞれのフリップチップ用電極２ｃに、フラッタリング等でコイニングされた半田バンプ２ｑが接続された状態の配線基板２と、半導体チップ１とをフリップチップ接続する。その際、まず、配線基板２のそれぞれのフリップチップ用電極２ｃに接続された複数の半田バンプ２ｑと、半導体チップ１の複数の半田バンプ１ｄとを仮止めする。
その後、図１２のステップＳ６２に示すリフローを行う。すなわち、バンプ融点を越える温度でリフローし、これによって図１２のステップＳ６３に示すフリップチップ接続を行う。
その際、リフロー後、配線基板２と半導体チップ１との隙間部分がフラックス洗浄されることがあるが、無洗浄タイプのフラックスを使用して洗浄を省略するか、プラズマ処理等で除去して洗浄を省略することもできる。
このようにヘッド部材で半導体チップ１や配線基板２を押圧しない方法でフリップチップ接続を行ってもよく、その際、配線基板２の下面２ｂ側のランド２ｊの表面に半田プリコート３が形成されていることで、ランド２ｊが酸化することを防止できる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、半導体装置の一例として、スティフナリング７が取り付けられたＢＧＡ９を取り上げて説明したが、スティフナリング７は設けられていなくても良い。その場合、ヒートスプレッダ４は、半導体チップ１の裏面１ｂのみに放熱樹脂１３等を介して接合される。
本発明は、フリップチップ接続タイプの電子装置に好適である。
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ 電極パッド
１ｄ 半田バンプ
１ｅ フラックス
２ 配線基板
２ａ 上面
２ｂ 下面
２ｃ フリップチップ用電極
２ｄ スルーホール配線
２ｅ 内部配線
２ｆ ビルドアップ層
２ｇ ソルダレジスト膜（絶縁膜）
２ｈ コア層
２ｉ ビアホール
２ｊ ランド
２ｋ 穴埋め樹脂
２ｍ 半田バンプ
２ｎ 半田ペースト
２ｐ 半田ボール
２ｑ 半田バンプ
３ 半田プリコート
３ａ 半田ペースト
４ ヒートスプレッダ
５ 半田ボール（外部端子）
５ａ 半田ペースト
６ アンダーフィル樹脂
７ スティフナリング
７ａ リング状テープ
７ｂ 接着材
８ 半田バンプ
９ ＢＧＡ（半導体装置）
１０ 半田印刷マスク
１０ａ 開口部
１１ チップ側ヘッド（第１ヘッド部材）
１２ 基板側ヘッド（第２ヘッド部材）
１３ 放熱樹脂

Claims (13)

  1. 上面とその反対側の下面を有する配線基板の前記上面側に半導体チップがフェイスダウンで半田接続され、前記配線基板の前記下面側に実装基板と接続し得る半田ボールを有する半導体装置の製造方法であって、
    （ａ）前記配線基板の前記上面に前記半導体チップをフェイスダウンで前記半田接続する工程を有し、
    前記半導体チップを前記半田接続する時に、前記半田ボールを接続する前記配線基板の前記下面側の銅を主成分とするランドの表面に半田プリコートが形成されていることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記半田プリコートは、鉛フリー半田であることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、前記鉛フリー半田は、Ｓｎ−Ｃｕ系またはＳｎ−Ａｇ−Ｃｕ系の半田であることを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、前記（ａ）工程の後、前記半田プリコートに熱を付与して前記半田ボールを前記配線基板の前記ランドに電気的に接続することを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記（ａ）工程の前に、
    前記配線基板の前記下面側の複数の前記ランドに前記半田プリコートを形成する工程を有し、
    前記半田プリコートは、その厚さ方向において、前記半田プリコートが接続される前記ランドの周縁部を覆う絶縁膜より引っ込んでいることを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、前記（ａ）工程では、前記半導体チップを前記配線基板に前記半田接続する際に、前記半導体チップの裏面を第１ヘッド部材で加熱し、さらに前記配線基板の前記下面を第２ヘッド部材で加熱し、
    前記第１ヘッド部材による前記半導体チップの加熱の方が、前記第２ヘッド部材による前記配線基板の加熱より温度が高いことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、前記（ａ）工程で前記半導体チップを前記配線基板に前記半田接続する際に、前記第１ヘッド部材によって前記半導体チップを真空吸着した状態で前記半導体チップを加熱し、さらに前記第２ヘッド部材によって前記配線基板を真空吸着した状態で前記配線基板を加熱することを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、前記（ａ）工程で前記半導体チップを前記配線基板に前記半田接続する際に、前記半導体チップの主面にはＳｎ−Ａｇ−Ｃｕから成る複数の半田バンプが設けられていることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記（ａ）工程では、前記半導体チップを前記配線基板に前記半田接続する際に、前記配線基板の前記上面側の複数のフリップチップ用電極に半田ボールを配置し、前記配置後、前記半田ボールをリフローで溶融することを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、前記（ａ）工程では、前記半導体チップを前記配線基板に前記半田接続する際に、前記配線基板の前記下面側の複数の前記ランドに半田ペーストを塗布し、前記塗布後、前記リフローによって前記半田バンプと前記半田ペーストとを溶融することを特徴とする半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、前記（ａ）工程では、前記半導体チップを前記配線基板に前記半田接続する際に、前記配線基板の前記下面側の複数の前記ランドに半田プリコート用半田ボールを配置し、前記配置後、前記リフローによって前記半田ボールと前記半田プリコート用半田ボールとを溶融して、前記複数のランドの表面に前記半田プリコートを形成することを特徴とする半導体装置の製造方法。
  12. 上面とその反対側の下面を有する配線基板の前記上面側に半導体チップがフェイスダウンで半田接続され、前記配線基板の前記下面側に実装基板と接続し得る半田ボールを有する半導体装置の製造方法であって、
    （ａ）前記配線基板の前記上面側の複数のフリップチップ用電極に半田ボールを配置し、さらに前記配線基板の前記下面側の複数のランドに半田ペーストを塗布する工程と、
    （ｂ）前記（ａ）工程の後、リフローによって前記上面側の前記半田ボールと前記下面側の前記半田ペーストとを溶融して、前記複数のランドの表面に半田プリコートを形成する工程と、
    （ｃ）前記半導体チップの主面と前記配線基板の前記上面とを対向させて配置する工程と、
    （ｄ）前記（ｃ）工程の後、前記配線基板の前記下面側の前記複数のランドの表面に前記半田プリコートが形成された状態で、前記半導体チップの裏面を第１ヘッド部材で加熱し、さらに前記配線基板の前記下面を第２ヘッド部材で加熱して前記半導体チップを前記配線基板に前記半田接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、前記（ａ）工程で前記半導体チップを前記配線基板に前記半田接続する際に、前記半導体チップの各電極パッドにそれぞれボールマウント方法によって接合された半田バンプが設けられていることを特徴とする半導体装置の製造方法。
JP2009187281A 2009-08-12 2009-08-12 半導体装置の製造方法 Active JP5649805B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009187281A JP5649805B2 (ja) 2009-08-12 2009-08-12 半導体装置の製造方法
CN201010229575.2A CN101996902B (zh) 2009-08-12 2010-07-13 半导体器件的制造方法
TW099126510A TWI549204B (zh) 2009-08-12 2010-08-09 Manufacturing method of semiconductor device
US12/853,817 US8580620B2 (en) 2009-08-12 2010-08-10 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009187281A JP5649805B2 (ja) 2009-08-12 2009-08-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011040606A true JP2011040606A (ja) 2011-02-24
JP5649805B2 JP5649805B2 (ja) 2015-01-07

Family

ID=43588818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009187281A Active JP5649805B2 (ja) 2009-08-12 2009-08-12 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US8580620B2 (ja)
JP (1) JP5649805B2 (ja)
CN (1) CN101996902B (ja)
TW (1) TWI549204B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017522741A (ja) * 2014-12-31 2017-08-10 グワンチョウ ファーストプリント サーキット テック カンパニー リミテッド フリップチップ基板に小間隔で高いはんだボールバンプを形成する製作方法
KR20200053534A (ko) 2017-09-15 2020-05-18 우에무라 고교 가부시키가이샤 전해 Sn 또는 Sn 합금 도금액 및 Sn 또는 Sn 합금 도금물의 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8624323B2 (en) 2011-05-31 2014-01-07 International Business Machines Corporation BEOL structures incorporating active devices and mechanical strength
JP2013030712A (ja) * 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法
JP5800674B2 (ja) * 2011-10-25 2015-10-28 日本特殊陶業株式会社 配線基板及びその製造方法
US9881898B2 (en) * 2011-11-07 2018-01-30 Taiwan Semiconductor Manufacturing Co.,Ltd. System in package process flow
JP5943065B2 (ja) * 2012-03-05 2016-06-29 株式会社村田製作所 接合方法、電子装置の製造方法、および電子部品
JP6021441B2 (ja) 2012-05-25 2016-11-09 ラピスセミコンダクタ株式会社 半導体装置
CN109637995B (zh) * 2013-09-03 2022-11-22 日月光半导体制造股份有限公司 基板结构、封装结构及其制造方法
US9282649B2 (en) * 2013-10-08 2016-03-08 Cisco Technology, Inc. Stand-off block
JP2015144188A (ja) * 2014-01-31 2015-08-06 株式会社東芝 半導体装置及びその製造方法
US9674940B2 (en) * 2014-08-14 2017-06-06 Samsung Electronics Co., Ltd. Electronic device and semiconductor package with thermally conductive via
JP6513950B2 (ja) * 2015-01-07 2019-05-15 ナミックス株式会社 無洗浄フラックス、および半導体パッケージの製造方法
US10515884B2 (en) 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
CN105895539B (zh) * 2016-06-08 2018-08-10 华进半导体封装先导技术研发中心有限公司 芯片倒装封装中间结构和倒装封装结构及倒装封装方法
CN106145026B (zh) * 2016-06-30 2018-03-27 清华大学 用于mems的气密性封装结构和封装方法
CN108091621A (zh) * 2017-12-21 2018-05-29 乐健科技（珠海）有限公司 内嵌开关芯片的器件模组及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258156A (ja) * 2002-03-05 2003-09-12 Ngk Spark Plug Co Ltd 配線基板
JP2005159102A (ja) * 2003-11-27 2005-06-16 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2005191122A (ja) * 2003-12-24 2005-07-14 Kyocera Corp 配線基板およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026073A (ja) 2000-07-07 2002-01-25 Hitachi Ltd 半導体装置およびその製造方法
JP4105409B2 (ja) * 2001-06-22 2008-06-25 株式会社ルネサステクノロジ マルチチップモジュールの製造方法
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258156A (ja) * 2002-03-05 2003-09-12 Ngk Spark Plug Co Ltd 配線基板
JP2005159102A (ja) * 2003-11-27 2005-06-16 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2005191122A (ja) * 2003-12-24 2005-07-14 Kyocera Corp 配線基板およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017522741A (ja) * 2014-12-31 2017-08-10 グワンチョウ ファーストプリント サーキット テック カンパニー リミテッド フリップチップ基板に小間隔で高いはんだボールバンプを形成する製作方法
KR20200053534A (ko) 2017-09-15 2020-05-18 우에무라 고교 가부시키가이샤 전해 Sn 또는 Sn 합금 도금액 및 Sn 또는 Sn 합금 도금물의 제조 방법

Also Published As

Publication number Publication date
US8580620B2 (en) 2013-11-12
JP5649805B2 (ja) 2015-01-07
US20110039375A1 (en) 2011-02-17
CN101996902B (zh) 2016-03-02
CN101996902A (zh) 2011-03-30
TW201106434A (en) 2011-02-16
TWI549204B (zh) 2016-09-11

Similar Documents

Publication Publication Date Title
JP5649805B2 (ja) 半導体装置の製造方法
JP4051893B2 (ja) 電子機器
JP2595909B2 (ja) 半導体装置
JP5226087B2 (ja) 基板を介してヒートスプレッダ及び補強材を接地する方法、装置及びフリップチップパッケージ
KR101496068B1 (ko) 반도체 디바이스에서의 리드-프리 구조들
KR20030078854A (ko) 반도체 장치
JP4720438B2 (ja) フリップチップ接続方法
US20060043603A1 (en) Low temperature PB-free processing for semiconductor devices
US20070023910A1 (en) Dual BGA alloy structure for improved board-level reliability performance
JP2007287712A (ja) 半導体装置、半導体装置の実装構造、及びそれらの製造方法
KR20080038028A (ko) 기판에 전자 부품을 탑재하는 방법 및 솔더면을 형성하는방법
CN106463427B (zh) 半导体装置及其制造方法
JP5562438B2 (ja) 電子部品実装体、電子部品、基板
WO2019054509A1 (ja) 半導体素子の実装構造及び半導体素子と基板との組み合わせ
JP4494249B2 (ja) 半導体装置
JP2018137276A (ja) プリント回路板およびその製造方法、並びに電子機器
JP2006351950A (ja) 半導体装置及び半導体装置の製造方法
JP3847602B2 (ja) 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法
JP2004079891A (ja) 配線基板、及び、配線基板の製造方法
US8168525B2 (en) Electronic part mounting board and method of mounting the same
JPH11168116A (ja) 半導体チップ用電極バンプ
JPH10209591A (ja) 配線基板
TWI220304B (en) Flip-chip package substrate and flip-chip bonding process thereof
JPWO2009151108A1 (ja) 実装基板、及び基板、並びにそれらの製造方法
KR100746365B1 (ko) 플립칩 실장용 기판의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141021

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141112

R150 Certificate of patent or registration of utility model

Ref document number: 5649805

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350