JP2010538462A - 集積回路ダイのパッケージング方法 - Google Patents

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Abstract

パッケージ工程中に集積回路ダイ(38)を保持するための構造は、支持基板(42)、同支持基板(42)に取着されて離型フィルム(44)、及び膨潤剤(60)を含む。ダイ(38)をパッケージングする方法は、活性面(42)及びボンドパッド(54)を前記離型フィルム(44)と接触させた状態で前記支持基板(42)上にダイ(38)を配置する工程を含む。膨潤剤(60)は、離型フィルム(44)の接着性コーティング(50)上に塗布される。膨潤剤(60)は、ボンドパッド(54)と接触するように接着性コーティング(50)を膨張させること、及びダイ(38)の周囲に接着性コーティング(50)の隅肉を形成することの何れか一つを生じさせる。ダイ(38)は成型材料(72)内でカプセル化され、ダイ(38)のパネル(74)として基板(42)から分離される。ボンドパッド(54)の周囲における接着性コーティング(50)の膨張が、成型材料(72)がボンドパッド(54)上に漏れることを防止する。

Description

本発明は、概して集積回路ダイのパッケージに関する。より詳しくは、本発明は、集積回路ダイのチップファースト・パッケージ工程中におけるボンドパッドの汚染を防止する方法に関する。
集積回路のパッケージ工程は、小型かつ高性能の半導体デバイスを提供するプロセスでは重大な工程である。そのため、それは、コンピュータから携帯電話さらに内蔵プロセッサに至るエンドユーザ・デバイスの外見及び機能に対して甚大な影響を及ぼす。大部分の電子機器では、半導体デバイスをより小型化し、より高性能化し、より低コスト化する傾向にある。集積回路(IC)パッケージは、例えば、SiP(System in Package)、PoP(Package on Package)、チップファースト・パッケージ等の多様な種類のパッケージ技術を通じて発展してきた。これらのパッケージ技術は、高い集積度、より高い機能性、サイズ及び重量の低減、並びに相応のコスト低減という観点で利点を提供する。
SiPは、小さな領域内にデバイスエレクトロニクスの完全なセットを提供しながら、一つのパッケージ内にいくつかの集積回路を配置することを可能にする技術である。PoPは、より複雑な集積及びより高い相互接続密度のために一つのチップを別のチップ上に配置する。一般に、SiP及びPoP技術は、ICダイ及びパッケージを接続するためにワイヤボンディングを使用する。残念ながら、ワイヤボンディングはパッケージ技術には便利であるが、ワイヤが貴重な基盤スペースを占めることになる。従って、ワイヤボンディングを廃止するために、フリップチップ技術が開発された。フリップチップ・プロセスでは、ICダイがボールグリッドアレイ又は他の導電バンプを用いて基盤又は基板に裏向けに接続される。この技術は、ワイヤ接続を廃止し、速度を増大し、サイズを低減する。
チップファースト・パッケージは、ワイヤボンディング及びいくらかのボールグリッドアレイ技術の制限を無効とするために開発された。あるチップファースト・パッケージ技術は、一又は複数のICダイを剥離可能な接着剤に裏向けに配置した後、ダイ周辺に拡張表面を形成するようにダイをカプセル化することを必要とする。結果として形成されるアレイ構造は基板から取り外され、相互接続回路がICダイ及び拡張表面の上に形成される。相互接続が回路基盤の一体部分のプロセスとしてICダイに形成されるため、ワイヤボンド、TAB(Tape Automated Bonds)、又ははんだバンプに対する必要性を排除する。
図1は、従来技術のチップファースト・パッケージプロセス下にあるICダイ20の側面を示す。チップファースト・パッケージでは、一般に、ICダイ20で示される裸のICダイが、ICダイの上に相互接続回路を形成する前に保護パッケージを形成すべく成型材料22でカプセル化される。カプセル化されたICダイ20は同ICダイ20を劣化させ得る条件から保護し、ICダイ20を搬送し、取り扱い、他の部品と容易に統合することを可能にする。また、カプセル化は、ICダイ20上の回路を再分配するためのプラットフォームを形成しながら、ICダイ20の表面を拡張する。これにより、チップレイアウトが効果的により拡大されるため、それはより粗いピッチの回路基盤に接続可能である。カプセル化では、定位置に保持するために活性表面を下向きにした状態でICダイ20を接着剤26に取り付けることが必要である。ICダイ20の活性表面24は、ボンドパッド28を有するICダイ20の面を指す。ICダイ20は型の中に配置され、成型材料122(例えば、充填されたエポキシ樹脂)でカプセル化された後、成型材料122が焼成される。
残念ながら、接着剤26の表面における不均一さ及び機械的な配置によって、ICダイ20の下にギャップが残る。これらギャップによって、ここでは樹脂漏れと称する成型材料22の漏れがICダイ20の下に生じることがある。その後、この成型材料22は、ボンドパッド28を不必要に覆う。焼成工程中、成型材料22は、開回路を形成してICダイ20を使い物にならなくしながら、永久にボンドパッド28に取り付けられる。
樹脂漏れ問題を解決するために、多数の方法が試みられてきた。例えば、いくつかの従来の技術では、樹脂漏れを防止するために、ICダイの周囲にウエル、トレンチ、又はダムが用いられる。他の方法では、ICパッケージの露出したボンドパッド上への樹脂漏れを防止するために、リードフレーム及び成型フィーチャ、並びに強力なクランプ力が使用される。さらに他の方法では、ICダイの外縁の周囲にシールリングが使用されたり、ボンドパッドを覆るが後に除去される犠牲層が使用されたりする。残念ながら、これらの従来技術では、複雑さが増大して、追加の設計及び処理工程が必要となるため、コストが上昇して信頼性の問題が生じる可能性がある。従って、求められているものは、既存のパッケージ手順で容易に実施可能なチップファースト・パッケージ工程中に、ICダイのボンドパッドが樹脂漏れすることを効果的に防止するための方法である。
従来技術のチップファースト・パッケージプロセス下にある集積回路(IC)を示す側面図。 本発明の一実施形態に係るICダイのパッケージプロセスを示すフローチャート。 図2のICダイのパッケージプロセスに係り、パッケージ工程の初期段階における多数のICダイの一部を示す側面図。 更に進行したプロセスにおいて図3に示すICダイの同一部分を示す側面図。 更に進行したプロセスにおいて図4に示すICダイの同一部分を示す側面図。 更に進行したプロセスにおいて図5に示すICダイの同一部分を示す側面図。 更に進行したプロセスにおいて図6に示すICダイの同一部分を示す側面図。 更に進行したプロセスにおいて図7に示すICダイの同一部分を示す側面図。 図2のICダイのパッケージプロセスを実施して得られたICダイのパッケージを示す側面図。
図面を通じて同様の参照番号が同様の部材を示す図面を一緒に考慮しながら詳細な説明及び特許請求の範囲を参照することによって、本発明をより良く完全に理解することができる。
図2は、本発明の一実施形態に係る集積回路(IC)のパッケージングプロセス34のフローチャートを示す。ICダイのパッケージングプロセス34は、チップファースト・パッケージ法を説明している。その方法は、成型材料のカプセル化及び焼成中に支持基板上にICダイを保持するために使用される接着性コーティングを膨張させるべく選択された溶媒を塗布する工程を含む。接着剤の膨張により、ICダイの下にあるギャップが充填されること、及びICダイの外縁の周囲に膨張した接着剤からなる隅肉が形成されることの少なくとも何れか一つが行われる。これにより、成型材料がICダイの下から漏れることが防止される。
ICダイのパッケージングプロセス34は、工程36から開始する。工程36において、ICダイは離型テープを介して支持基板に取着される。工程36に関連して図3を参照すると、図3はICパッケージングプロセス34の工程に係るパッケージングの最初の段階における複数のICダイのうちの一部のICダイを示す側面図である。ICダイ38のパッケージ工程中にICダイ38を一時的に保持するための構造は、概して支持基板42と、同支持基板42の一表面46に取着された離型フィルム44とを含む。一実施形態において、離型フィルム44は、表面46に積層又は固定されたポリイミドのライナ48を含む。ライナ48は、シリコンポリマの接着性コーティング50で被覆されている。工程36において、分離されたICダイ38は、各ICダイ38の活性表面を接着性コーティング50上に下向きにした状態で支持基板42上に支持されている。ICダイ38の活性表面52とは、ボンドパッド54を有する各ICダイ38の面を指す。図示するように、接着性コーティング50は、不均一な表面56を有する。不均一な表面56によって、ボンドパッド54及び接着性コーティング50間に間隙が生じる。
本発明は、分離した、即ち個々のICダイ38のパッケージングについて説明している。しかしながら、本発明は、マルチチップ・モジュールのパッケージングにも同様に適用される。各マルチチップ・モジュールは、各種機能を実行可能な複数の分離したICダイを含む。
再度図2に示すように、工程36の次に工程58が実行される。工程58において、膨張剤が接着性コーティングの表面上に噴霧されるとともに、蒸発することが許容される。工程58に関連して図4を参照すると、図4は、更に進行したプロセスにおいて図3に示すICダイ38の同一部分を示す側面図である。構造40は、膨張剤60を更に含む。一実施形態において、膨張剤60は、従来の噴霧器の噴霧ノズル62から霧状の噴霧液として接着性コーティング50及びICダイ38の上方に均一に散布される。
図4において、ノズル62はICダイ38及び接着性コーティング50が接近しているように見えるが、ノズル62とICダイ38との間の距離は、0.254ミリメートル(0.01インチ)まで接近した位置からICダイ38から約50.8センチメートル(約20インチ)離れた位置まで変更可能である。より詳しくは、ノズル62は、ICダイ38から10.16センチメートル(4インチ)から25.4センチメートル(10インチ)離れていてもよい。ノズル62から噴霧される膨張剤の噴霧圧は、3447〜34474パスカル(0.5〜80ポンド/平方インチ)、より典型的には3447〜551581パスカル(0.5〜5ポンド/平方インチ)で変更可能である。地形、即ち接着性コーティング50の表面56の形状及び外形の変化を誘発する任意の噴霧を制限するために、比較的に低い噴霧圧が好ましい。つまり、高い噴霧圧は、例えば、表面56をくぼませたりして接着性コーティング50の表面56の粗さ変化させることがある。接着性コーティング50の粗い表面56は、後述するように材料のカプセル化に悪影響を与えるとともに、カプセル化されたICダイ38の後の処理にとって問題となる。
ノズル62の移動経路は静的であり、即ち上方からの単一の噴霧である。これに代えて、ノズル62の移動経路は、円形の移動であってもよいし、或いは、直線状にライン毎の移動、即ちICダイ38からICダイ38への移動であってもよい。なお、ICダイ38の上部を噴霧する必要がないため、ノズル62はICダイ38の上部を横切って移動する必要はない。むしろ、接着性コーティング50のみを噴霧する必要がある。従って、プログラム可能な噴霧器を用いることにより、ノズル62は、ICダイ38間の間隙において、ICダイ38の上部より下方に配置されてもよい。
噴霧期間は、ノズル62の移動経路に依存する。例えば、上方からの単一噴霧は、概ね僅か数秒で行われる。しかしながら、ノズル62を直線状にライン毎に移動させる場合、より長い時間かかり、例えばICダイ38の直径300ミリメートルのパネルに対して最大15分かかる。上述したように、膨張剤60は霧状の噴霧液として提供される。霧状の噴霧液として、膨張剤60の小滴サイズは、数マイクロメートルを超えるものではない。この膨張剤60の霧状の噴霧液は、接着性コーティング50の再生可能かつ一貫した膨張を得るものであることが好ましい。
ICダイのパッケージ処理である工程58(図2)に関連する図5を参照すると、図5は、更に進行したプロセスにおいて図4に示すICダイの同一部分を示す側面図である。膨張剤60(図4)の塗布に反応して、接着性コーティング50は、ボンドパッド43と接触するように、かつICダイ38の縁に近い活性表面の周囲で膨張することが許容される。膨張剤60は、ボンドパッド54と接着性表面56との間に存在し得る間隙を充填すべく、ボンドパッド54と接触するように膨張する。加えて、またはこれに代えて、膨張した接着性コーティング50からなる隅肉64が、各ICダイ38の外縁の周囲に形成される。そして、任意の残りの膨張剤60は、接着性表面56及びICダイ38から蒸発する。
一実施形態において、膨張剤60は溶媒、即ち一般に固体、液体、又はガス状の溶質を溶解可能な液体である。しかしながら、溶媒の膨張剤60を適切に選択しかつ膨張剤60を適切に塗布することにより、膨張剤60によって溶解したものよりもむしろ溶媒の膨張剤60の存在下で、シリコンポリマの接着性コーティング50が膨張する。溶媒の膨張剤60を適切に選択することにより、適切な溶解パラメータ、溶媒極性、沸点等を有する溶媒を選択する結果となる。溶媒の膨張剤60が、接着性コーティングを適量膨張させ、かつ接着表面56の形状をほとんど変化させないことが好ましい。更に、適切な膨張剤60により、シリコンポリマの接着性コーティング50及び離型フィルム44のライナ48とほとんど又は全く化学反応しないことが好ましい。
溶媒の溶解度を考慮する場合、膨張剤60として提供されるのに好ましい溶媒は、接着性コーティング50を溶解させず、かつ接着性コーティング50を過度に膨張させないものである。膨張した接着性コーティング50からなる隅肉64の高さは、0.5マイクロメートルから100マイクロメートルの間であり、より詳しくは2マイクロメートルから10マイクロメートルの間であることが好ましい。高さ66は、接着性コーティング50を膨張させるための膨張剤60に関する傾向によって直接的に影響される。従って、接着性コーティング50の過度の膨張により、100マイクロメートルよりも大きい高さを有する隅肉64が生じることになる。過度に高い隅肉64は、後述する後の絶縁体形成工程中にボイドが生じる可能性を高めることになる。加えて、接着性コーティング50の過度の膨張は、接着表面56の均一性を変化させることがある。それにより、カプセル化されたICダイ38の形状が変化し、後の絶縁体形成工程中に問題を生じることになる。
溶解パラメータは、特定の溶媒の相対的な溶解力の性質を示す数値である。液体及び固体が、分子間力によって一緒に保持される。生成される溶液について、溶媒の分子は、溶質内の分子間力に打ち勝ち、かつ溶質の分子の間及び周囲に漂う。同時に、溶媒の分子自身は、溶質の分子によって互いに離間する。この分子間力は、ファン・デル・ワールス力として知られている。最も広範囲に適用可能な溶解度の尺度の一つは、溶媒の全てのファン・デル・ワールス力を反映するヒルデブラントの溶解度パラメータとして知られている。実験を通じて、ヒルデブラントの溶解度パラメータ18.3(SI単位)を有するトルエンは、(所望の膨張を除いて)シリコンポリマの接着性コーティング50の表面形状を大幅に変化させることなく、シリコンポリマの接着性コーティング50を適度に膨張させる。しかしながら、ヒルデブラントの溶解度パラメータ14.9(SI単位)を有するヘキサンは、接着性コーティングを過剰に膨張させる。ヒルデブラントの溶解度パラメータ19.7(SI単位)を有するアセトンは、接着性コーティングを適切に膨張させないが、むしろシリコンポリマの接着性コーティング50を溶解させる。
膨張剤60は、その極性についても選択される。溶媒は、極性及び無極性溶媒に大きく分類される。溶媒の極性は、その溶媒が溶解可能な化合物の種類を決定するとともに、その溶媒が混合可能な他の溶媒又は液体の化合物を決定する。経験則として、極性溶媒は極性化合物を最も良好に溶解し、非極性溶媒は非極性化合物を最も良好に溶解する。この経験則は、ときどき「似たものは似たものに溶ける」と言われる。極性溶媒は、シリコンポリマの接着性コーティング50及び横たわるポリイミドのライナ48の結合を攻撃する。この攻撃により、接着性コーティング50がライナ48から剥がれる。また、極性溶媒は、接着性コーティング50の表面に甚大な変化を生じさせる。それにより、後の絶縁体形成工程中に問題が生じる。従って、一実施形態において、膨張剤60は、膨張剤60及びシリコンポリマの接着性コーティング50間の化学反応を防止及び制限すべく非極性溶媒、例えばトルエンである。
溶媒の別の重要な特性は沸点である。溶媒の沸点によって蒸発速度が決まる。膨張剤60が迅速に蒸発することが好ましい。その場合、残留溶媒が接着性コーティング50上に残らない。この残留溶媒は、後述するカプセル化が行われるとき、或いは材料をモールドするときに問題を生じる。加えて、溶媒の膨張剤60の小さな分子量及びサイズに起因して、膨張剤60がより長時間にわたって接着性コーティング50上に滞在するほど、膨張剤60が接着性コーティング50中により深くまで浸透する。これにより、隅肉64の高さ66が過剰に大きくなってしまう。従って、溶媒の噴霧及び蒸発プロセスが迅速に蒸発させるべく室温で行われる場合、溶媒の膨張剤60の沸点は、50℃から150℃の範囲内にあるべきである。例えば、トルエンの沸点は。110.6℃である。周囲より低いは周囲より高いプロセス温度の条件下では、適切な蒸発率を実現するために、トルエンより低い又はより高い沸点を有する異なる溶媒の膨張剤60が選択されることが分かる。
ポリイミドのライナ48及びシリコンポリマの接着性コーティング50から形成される離型フィルム44と組み合わせて使用する場合、上述したようにトルエンは適切な溶媒の膨張剤60である。トルエンは適切な溶解度を有し、かつ非極性溶媒であり、さらに比較的に迅速に蒸発するのに適切な沸点を有するため、トルエンは適切な溶媒である。しかしながら、ここで溶媒のトルエンについて説明したが、接着性コーティング50を溶解したり接着性コーティング50の表面を変化させたりすることなく、接着性コーティング50を適度に膨張させる他の溶媒が使用可能であることを当業者は理解することが分かる。
ここで、ICダイのパッケージングプロセス34(図2)に戻ると、膨張剤60を塗布して(図4)、その後の工程58における蒸発の後、プロセス34は工程70から開始する。工程70において、ICダイ38は、ICダイ38のパネルを形成すべく成型材料でカプセル化される。工程66に関連して図6を参照すると、図6は、更に進行したプロセスにおいて図5に示すICダイ38の同一部分を示す側面図である。更に示すように、ICダイ38は、成型材料72内でカプセル化される。一つの例示的な成型材料72は、シリカが充填されたエポキシ樹脂成型材料(EMC:Epoxy Molding Compound)である。ただし、他の公知の成型材料72及び将来出てくる成型材料72が使用されてもよい。なお、ボンドパッド54と接触するように膨張した接着性コーティング50とともに、接着性コーティング50の隅肉64によって、ボンドパッド54に対して成型材料72が漏れることが防止される。ICダイ38が一旦カプセル化されると、複数のICダイ38を含むパネル74が形成される。
再度図2を参照すると、工程70の後に、工程76が実施される。工程76において、パネル74が焼成される。例えば、焼成プロセスは、パネル74を100℃で60分間にわたって露出し、即座に続いてパネル74を150℃で更に60分間にわたって露出することを必要とする。特定の成型材料に対して適切な他の焼成プロセスが使用されてもよいことを当業者は理解する。
次に、工程78が実施される。工程78において、パネル74は従来のプロセスによって適切な厚さまで裏面が研削される。別の実施形態において、パネル74は当業者にとって公知であるように適切な厚みに成型されてもよい。
工程78の後、工程79において、パネル74が支持基板42(図3)及び接着性コーティング50(図3)から取り外され、従来のプロセスによってボンドパッド54からクリーニングされる。工程80に関連して図7を参照すると、図7は、更に進行したプロセスにおいて図6に示すICダイ38の同一部分を示す側面図である。支持基板42及び接着性コーティング50を取り外した後、接着性コーティング50の隅肉64が位置していた場所である、各ICダイ38の外縁の周囲にボイド82が残る。次に、当業者には公知であるように、ICダイ38のパネル74は後の処理のためにキャリア84に取り付けられる。
概ね0.5マイクロメートルから100マイクロメートルの範囲の高さ66(図5)に制御された隅肉64が繰り返されている。続いて、ボイド82の対応する高さ86は、隅肉64と概ね同じ高さ66である。隅肉64が過剰に高い場合、過剰に深いボイド82が形成されるため、後の絶縁体堆積プロセス中に問題を生じることがある。例えば、スピンコーティングプロセス中には、過剰に深いボイド82によって、絶縁体には不適合な段差又は他の表面が生じる。加えて、過剰に深いボイド82により、ICダイ38を所定の位置に保持するために、ICダイ38を取り囲む成型材料72の量が不適切になる。
再度図2に示すように、工程80の後に、工程88が実施される。工程88において、ICダイ38のパネル74は、各ICダイ38の活性表面52上のボンドパッド54間に信号線、電力線、及び接地線を配線するための処理を経る。図2及び図8を参照すると、図8は、更に進行したプロセスにおいて図7に示すICダイ38の同一部分を示す側面図である。配線の形成は、標準的なシリコン製造装置を用いて行われる。これらのプロセス工程は、電気めっき技術による銅金属化層の堆積を含む。一般に、金属層は、バッチプロセスリソグラフィを用いて写真現像可能な絶縁体をパターニングして一般的に形成された絶縁層によって分離されている。金属層及び絶縁層の組み合わせは、図8における代表的な層90によってまとめて示されている。パッケージにおける金属層の数は、パッケージサイズ、ランドグリッドアレイ又はボールグリッドアレイのピッチ要件、入出力の数、電力及び接地要件、並びに配線経路の設計ルールによって指示される。金属層は、活性表面上のボンドパッド54をパネル74の外表面94上に配置されたパッド92に接続する。そして、パッド92には、ランドグリッドアレイ(LGA)用のニッケル金(NiAu)合金又ははんだの仕上げ、或いはボールグリッドアレイ(BGA)用のはんだボール96が提供される。
図2のICダイのパッケージングプロセス34に戻ると、工程88の後に、工程98が実施される。工程98において、パネル74は、個々のICダイパッケージに分離される。工程98の後、ICダイのパッケージングプロセス34が終了する。
図9は、図2のICダイのパッケージプロセス100を実施して得られたICダイのパッケージ100を示す側面図である。この時点で、ICダイパッケージ100は、同ICダイパッケージ100を電子機器に組み込むための準備において公知のプロセスによって処理可能である。
ここで説明した実施形態は、集積回路(IC)ダイをパッケージする方法を含む。パッケージング方法は、パッケージが裸のICダイの周りに形成されるチップファースト技術を必要とする。ICダイのカプセル化の前に、ICダイは、活性表面を接着性コーティング上に下向きに配置される。接着性コーティングは、ICダイを支持基板上に固定する。その後、接着性コーティングは、非極性溶媒の形態にある膨張剤で噴霧される。膨張剤は、活性表面上に位置するボンドパッドと接触するように接着性コーティングを膨張させること、及び、接着性コーティングからなる隅肉をICダイの周囲に形成するように接着性コーティングを膨張させることの少なくとも何れかを行う。従って、適切に選択された溶媒で接着性コーティングを膨張させるプロセスにより、カプセル化する際、樹脂、即ち成型材料の漏れからICダイのボンドパッドが効果的に保護される。ICチップのパネル形成工程における従来の装置を用いて、ボンドパッドを保護するための膨張剤を簡単かつ費用効果の高い方法で利用することができる。従って、この方法は、既存のパッケージ技術において容易に実施可能である。

Claims (20)

  1. ボンドパッドを有する集積回路(IC)ダイのパッケージング方法であって、前記ボンドパッドは前記ICダイの活性表面上に配置されており、前記方法は、
    支持基板の上に離型フィルムを取着する工程であって、前記離型フィルムが前記支持基板と反対側の前記離型フィルムの一面上に配置された接着性コーティングを有する、工程と、
    前記活性表面が前記離型フィルムと接触した状態で前記支持基板上に前記ICダイを配置する工程と、
    前記接着性コーティングの上方に膨張剤を塗布する工程と、
    前記膨張剤の塗布に反応して、前記接着性コーティングが前記ボンドパッドと接触するように膨張することを許容する工程と、
    成型材料内で前記ICダイをカプセル化する工程と、
    前記支持基板から前記ICダイを取り外す工程と、を備える方法。
  2. 請求項1に記載の方法において、前記膨張剤として溶媒を選択する工程を更に備える方法。
  3. 請求項2に記載の方法において、前記選択する工程は無極性溶媒を選択する工程を含む、方法。
  4. 請求項2に記載の方法において、沸点が50℃から150℃の範囲内である一群の溶媒から前記溶媒を選択する工程を更に備える方法。
  5. 請求項1に記載の方法において、前記膨張剤としてトルエンを選択する工程を更に備える方法。
  6. 請求項1に記載の方法において、シリコンポリマから形成される前記接着性コーティングを有する前記離型フィルムを選択する工程を更に備える方法。
  7. 請求項1に記載の方法において、前記塗布する工程が前記膨張剤を前記接着性コーティングの上方に均一に散布する工程を含む、方法。
  8. 請求項1に記載の方法において、前記塗布する工程が前記膨張剤を霧状の噴霧液として前記接着性コーティングの上方に散布する工程を含む、方法。
  9. 請求項1に記載の方法において、前記塗布する工程が前記膨張剤を前記接着性コーティングの上方に3447〜34474パスカル(0.5〜5ポンド/平方インチ)の範囲内の圧力で噴霧する工程を含む、方法。
  10. 請求項1に記載の方法において、前記許容する工程が、前記接着性コーティングからなる隅肉を前記ICダイの外縁の周囲に形成する工程を含み、前記隅肉が概ね0.5マイクロメートルから100マイクロメートルの範囲の高さを有する、方法。
  11. 請求項1に記載の方法において、前記接着性コーティングが前記ICダイの少なくとも活性表面の周囲で膨張することにより、前記成型材料が前記ICダイの前記ボンドパッド上に流れることを防止する工程を更に備える方法。
  12. 請求項1に記載の方法において、前記ICダイは複数のICダイのうちの一つであり、前記複数のICダイの各々が前記活性表面を有し、前記方法は更に、
    前記活性表面が前記離型フィルムと接触した状態で前記支持基板上に前記複数のICダイの各々を配置する工程と、
    前記離型フィルムの前記接着性コーティングの上に膨張剤を塗布する工程と、
    前記膨張剤の塗布に反応して、前記接着性コーティングが前記複数のICダイの各々の前記活性表面上における前記ボンドパッドと接触するように膨張することを許容する工程と、
    前記塗布する工程後に、前記成型材料内に前記複数のICダイを一斉にカプセル化する工程と、
    前記カプセル化する工程後に、パネルとしての前記支持基板から前記複数のICダイを取り外す工程と、
    個々のICパッケージを形成するために前記パネルの前記複数のICダイを分離する工程と、を備える方法。
  13. 集積回路(IC)ダイのパッケージ工程中に少なくとも一つのICダイを一時的に保持するための構造であって、前記ICダイが同ICダイの活性表面に配置されたボンドパッドを有し、前記構造は、
    支持基板と、
    前記支持基板の一表面を覆う離型フィルムとを備え、同離型フィルムはシリコンポリマの接着性コーティングで被覆されたポリイミドのライナを含み、前記接着性コーティングは少なくとも一つの前記ICダイの前記活性表面を前記支持基板上の所望の位置に一時的に保持するとともに、前記接着性コーティングを膨張させるように適合された溶媒の塗布に反応して前記ICダイの少なくとも前記活性表面をカプセル化する量だけ膨張し、前記溶媒は、前記接着性コーティングが前記ボンドパッドと接触するように膨張して前記ICダイの少なくとも前記活性表面をカプセル化するように、前記接着性コーティングの上方に霧状の噴霧液として均一に散布される、構造。
  14. 請求項13に記載の構造において、前記溶媒が50℃から150℃の範囲内の沸点を有する、構造。
  15. 請求項13に記載の構造において、前記溶媒は無極性溶媒である、構造。
  16. 請求項13に記載の構造において、前記溶媒はトルエンを含む、構造。
  17. ボンドパッドを有する集積回路(IC)ダイのパッケージング方法であって、前記ボンドパッドは前記ICダイの活性表面上に配置されており、前記方法は、
    支持基板の上に離型フィルムを取着する工程であって、前記離型フィルムが前記支持基板と反対側の前記離型フィルムの一面上に位置する接着性コーティングを有する、工程と、
    前記活性表面が前記離型フィルムと接触した状態で前記支持基板上に前記ICダイを配置する工程と、
    前記接着性コーティングの上方に霧状の噴霧液として膨張剤を均一に散布することにより、前記接着性コーティングの上方に前記膨張剤を塗布する工程と、
    前記膨張剤の塗布に反応して、前記接着性コーティングが前記ボンドパッドと接触するように膨張することを許容する工程と、
    成型材料内に前記ICダイをカプセル化する工程であって、前記接着性コーティングが前記ICダイの周囲で膨張するとき、前記成型材料が前記ICダイの前記ボンドパッド上に流れることが防止される、工程と、
    前記ICダイをカプセル化する工程後、前記支持基板から前記ICダイを取り外す工程と、を備える方法。
  18. 請求項17に記載の方法において、シリコンポリマから形成される前記接着性コーティングを有する前記離型フィルムを利用する工程と、
    前記膨張剤として無極性溶媒を選択する工程と、を更に備える方法。
  19. 請求項17に記載の方法において、沸点が50℃から150℃の範囲内である一群の溶媒から溶媒を選択する工程を更に備える方法。
  20. 請求項17に記載の方法において、前記許容する工程が、前記接着性コーティングからなる隅肉を前記ICダイの外縁の周囲に形成する工程を含み、前記隅肉が概ね0.5マイクロメートルから100マイクロメートルの範囲の高さを有する、方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016534543A (ja) * 2013-09-26 2016-11-04 ベシ ネーデルランズ ビー.ヴイ.Besi Netherlands B.V. 電子部品の成型及び表面処理方法並びにこの方法で製造された電子部品

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI360207B (en) 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US8035216B2 (en) * 2008-02-22 2011-10-11 Intel Corporation Integrated circuit package and method of manufacturing same
US8580612B2 (en) * 2009-02-12 2013-11-12 Infineon Technologies Ag Chip assembly
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
JP5551568B2 (ja) * 2009-11-12 2014-07-16 日東電工株式会社 樹脂封止用粘着テープ及びこれを用いた樹脂封止型半導体装置の製造方法
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8368232B2 (en) * 2010-03-25 2013-02-05 Qualcomm Incorporated Sacrificial material to facilitate thin die attach
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8501544B2 (en) * 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US9245773B2 (en) * 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
CN104321864B (zh) 2012-06-08 2017-06-20 英特尔公司 具有非共面的、包封的微电子器件和无焊内建层的微电子封装
CN102842564B (zh) * 2012-09-12 2014-06-25 矽力杰半导体技术(杭州)有限公司 集成开关电源的倒装封装装置及其倒装封装方法
US11075173B2 (en) * 2018-10-31 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
KR20210011276A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093830A (ja) * 2000-09-14 2002-03-29 Sony Corp チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
JP2005243706A (ja) * 2004-02-24 2005-09-08 Nitto Denko Corp 半導体装置製造用耐熱性粘着テープおよび半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
US5032543A (en) * 1988-06-17 1991-07-16 Massachusetts Institute Of Technology Coplanar packaging techniques for multichip circuits
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5144747A (en) * 1991-03-27 1992-09-08 Integrated System Assemblies Corporation Apparatus and method for positioning an integrated circuit chip within a multichip module
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5866952A (en) * 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
US6099959A (en) * 1998-07-01 2000-08-08 International Business Machines Corporation Method of controlling the spread of an adhesive on a circuitized organic substrate
US6211462B1 (en) * 1998-11-05 2001-04-03 Texas Instruments Incorporated Low inductance power package for integrated circuits
KR100361640B1 (ko) * 1999-08-30 2002-11-18 한국과학기술원 도포된 이방성 전도 접착제를 이용한 웨이퍼형 플립 칩 패키지 제조방법
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US6518097B1 (en) * 2000-08-29 2003-02-11 Korea Advanced Institute Of Science And Technology Method for fabricating wafer-level flip chip package using pre-coated anisotropic conductive adhesive
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US6661083B2 (en) * 2001-02-27 2003-12-09 Chippac, Inc Plastic semiconductor package
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6953985B2 (en) * 2002-06-12 2005-10-11 Freescale Semiconductor, Inc. Wafer level MEMS packaging
JP3595323B2 (ja) * 2002-11-22 2004-12-02 沖電気工業株式会社 半導体装置及びその製造方法
US20060170096A1 (en) * 2005-02-02 2006-08-03 Yang Jun Y Chip scale package and method for manufacturing the same
TWI324378B (en) * 2005-10-21 2010-05-01 Freescale Semiconductor Inc Method of making semiconductor package with reduced moisture sensitivity
WO2009020467A1 (en) * 2007-08-07 2009-02-12 Skyworks Solutions, Inc. Near chip scale package integration process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093830A (ja) * 2000-09-14 2002-03-29 Sony Corp チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
JP2005243706A (ja) * 2004-02-24 2005-09-08 Nitto Denko Corp 半導体装置製造用耐熱性粘着テープおよび半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016534543A (ja) * 2013-09-26 2016-11-04 ベシ ネーデルランズ ビー.ヴイ.Besi Netherlands B.V. 電子部品の成型及び表面処理方法並びにこの方法で製造された電子部品

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