JP2010148138A - インターリーブされたイメージ出力を持つイメージ・センサ - Google Patents

Abstract

【課題】イメージの移動は結果的に得られたピクチャの品質を低下させる。ピクセル配列からイメージを取り込み、送信するのに要求される時間を減らし、外部メモリを使用することのできる、低ノイズ、高速、高解像度のイメージ・センサを提供する。
【解決手段】ピクセル配列に結合された光リーダ回路を有するイメージ・センサ。光リーダ回路は、ピクセル配列によって生成された、第１のイメージと第２のイメージを取り出す。イメージ・センサは、メモリ・コントローラ、および／または第１と第２のイメージをインターリーブ方式で外部デバイスに転送するデータ・インターフェースも含むことができる。
【選択図】図１

Description

関連出願

（関連出願の相互参照）
本願は、２００２年１月５日出願の仮特許出願第６０／３４５，６７２号、および２００２年２月２１日出願の仮特許出願第６０／３５８，６１１号に対する米国特許法第１１９条（ｅ）項による優先権を主張する。

開示する内容は、一般に、半導体イメージ・センサの分野に関する。

デジタル・カメラやデジタル・カムコーダのような撮影機材は、それぞれ静止画像またはビデオ画像の形に処理するために、光を取り込む電子イメージ・センサを備えている。電荷結合素子（ＣＣＤ）と相補形金属酸化膜半導体（ＣＭＯＳ）センサという、２つの主要なタイプの電子イメージ・センサがある。ＣＣＤイメージ・センサは、高品質の画像を提供する、比較的高い信号対雑音比（ＳＮＲ）を有する。さらに、ＣＣＤは、大部分のカメラやビデオの解像度要件を満たして、ピクセル配列が比較的小さくなるように製造することができる。ピクセルは、画像の最も小さい離散的要素である。これらの理由から、ＣＣＤが大抵の市販のカメラやカムコーダに使用されている。

ＣＭＯＳセンサは、ＣＣＤデバイスよりも高速で、消費電力は少ない。さらに、ＣＭＯＳの製造工程は、多くの種類の集積回路の製造に使用されている。したがって、ＣＣＤセンサよりもＣＭＯＳセンサ向けの生産力の方が遥かに大きい。

今のところ、ＳＮＲとピクセル・ピッチ要件が市販のＣＣＤセンサと同じＣＭＯＳセンサは開発されていない。ピクセル・ピッチとは、隣接ピクセルの中心間の空間である。商業上受け入れ可能なピクセル・ピッチを提供し、なおかつＳＮＲの比較的高いＣＭＯＳセンサを提供することが望ましい。

イメージ・センサは、通常、外部プロセッサと外部メモリに接続される。外部メモリはイメージ・センサからのデータを記憶する。プロセッサは記憶されたデータを処理する。ピクチャの質を高めるために、同じピクチャの２つの異なるイメージを取り込むことが望ましい場合がある。ＣＣＤセンサでは、第１のイメージの取り込みと第２のイメージの取り込みの間には、本来、遅延がある。この遅延の間にイメージが移動する可能性がある。このようにイメージの移動は結果的に得られたピクチャの品質を低下させる。ピクセル配列からイメージを取り込み、送信するのに要求される時間を減らすことが望ましい。外部メモリを使用することのできる、低ノイズ、高速、高解像度のイメージ・センサを提供することも望ましい。

ピクセル配列に結合された光リーダ回路を有するイメージ・センサ。光リーダ回路は、ピクセル配列によって生成された第１のイメージと第２のイメージを取り出す。イメージ・センサは、メモリ・コントローラ、および／または第１と第２のイメージをインターリーブ方式で外部デバイスに転送するデータ・インターフェースも含むことができる。

イメージ・センサの一実施形態の略図である。 静止画像用の外部メモリにピクセル・データを記憶するための方法を示す図である。 静止画像用のピクセル・データを取り出し、組み合わせる方法を示す図である。 ピクセル・データを取り出し、組み合わせる代替方法を示す図である。 ピクセル・データを取り出し、組み合わせる代替方法を示す図である。 ピクセル・データを取り出し、組み合わせる代替方法を示す図である。 ピクセル・データを取り出し、組み合わせる代替方法を示す図である。 ビデオ画像用のピクセル・データを記憶し、組み合わせる方法を示す図である。 ビデオ画像用のピクセル・データを記憶し、組み合わせる方法を示す別の図である。 ピクセル・データの解像度を変換する方法を示す図である。 ピクセル・データの解像度を変換する代替方法を示す図である。 ピクセル・データの解像度を変換する代替方法を示す図である。 イメージ・センサのピクセルの一実施形態を示す略図である。 イメージ・センサの光リーダ回路の一実施形態を示す略図である。 イメージ・センサの第１のモードの動作の流れ図である。 イメージ・センサの第１のモードの動作のタイミング図である。 ピクセルのフォトダイオード全体での信号レベルを示す図である。 図１６のタイミング図を生成するための論理回路の略図である。 １行のピクセルに対してＲＳＴ信号を生成するための、論理回路の略図である。 図１９に示す論理回路に対するタイミング図である。 イメージ・センサの第２のモードの動作を示す流れ図である。 イメージ・センサの第２のモードの動作を示すタイミング図である。 イメージ・センサ・システムの代替形態を示す略図である。 イメージ・センサ・システムの代替形態を示す略図である。 イメージ・センサ・システムの代替形態を示す略図である。 イメージ・センサ・システムの代替形態を示す略図である。 外部プロセッサの代替形態を示す略図である。

ピクセル配列内に１つまたは複数のピクセルを有するイメージ・センサが開示される。ピクセル配列は制御回路と減算回路に結合されている。制御回路は、各ピクセルに、第１の基準出力信号とリセット出力信号を提供させる。制御回路は次いで、各ピクセルに、光反応出力信号と第２の基準出力信号を提供させる。光反応出力信号はセンサが取り込むイメージに対応する。

外部メモリに記憶されるノイズ信号を作成するために、減算回路がリセット出力信号と第１の基準出力信号の間の差を提供することができる。減算回路は、正規化された光反応出力信号を作成するために、光反応出力信号と第２の基準出力信号の間の差も提供する。ノイズ信号は、センサの出力データを生成するために、メモリから取り出され、正規化された光反応出力信号と組み合わされる。イメージ・センサは、ノイズ信号を記憶させ、減算プロセスのためにメモリから取り出されるイメージ・バッファを含んでいる。イメージ・センサは、データをインターリーブ方式で外部デバイスに転送する、メモリ・コントローラおよび／またはデータ・インターフェースをさらに有する。

ピクセルは、イメージ・センサのピクセル・ピッチを最小限に抑える３トランジスタ構造である。イメージ・センサ全体は、ＣＭＯＳ製造工程と回路によって構築されることが好ましい。ＣＭＯＳイメージ・センサは、高速、低消費電力、小ピクセル・ピッチ、高ＳＮＲという特性を有する。

さらに具体的に参照番号によって図面を参照すると、図１はイメージ・センサ１０を示す。イメージ・センサ１０は、複数の個々の光検出ピクセル１４から構成されたピクセル配列１２を含む。ピクセル１４は、行と列の２次元配列で構成される。

ピクセル配列１２は、バス１８によって光リーダ回路１６に、また制御ライン２２によって行デコーダ２０に結合される。行デコーダ２０は、ピクセル配列１２の個々の行を選択することができる。光リーダ１６は、選択された行内の具体的な別々の列を読み取ることができる。行デコーダ２０と光リーダ１６は共に、配列１２内の個々のピクセル１４の読み取りを可能にする。

光リーダ１６は、１つ以上の出力ライン２６によってＡ／Ｄコンバータ２４（ＡＤＣ）に結合されている。ＡＤＣ２４は、光リーダ１６と選択されたピクセル１４によって得られた信号に対応するデジタル・ビット・ストリングを生成する。

ＡＤＣ２４は、ライン３６とスイッチ３８、４０、４２によって、一対の第１のイメージ・バッファ２８、３０と、一対の第２のイメージ・バッファ３２、３４に結合されている。第１のイメージ・バッファ２８、３０は、ライン４６とスイッチ４８によってメモリ・コントローラ４４に結合されている。メモリ・コントローラ４４は、より一般的には、データ・インターフェースと呼ばれる。第２のイメージ・バッファ３２、３４は、ライン５２とスイッチ５４によってデータ・コンバイナ５０に結合される。メモリ・コントローラ４４とデータ・コンバイナ５０は、それぞれライン５８、６０によってリードバック・バッファ５６に接続される。リードバック・バッファ５６の出力は、ライン６２によってコントローラ４４に接続される。データ・コンバイナ５０は、ライン６４によってメモリ・コントローラ４４に接続される。さらに、コントローラ４４は、ライン６６によってＡＤＣ２４に接続される。

メモリ・コントローラ４４は、コントローラ・バス７０によって外部バス６８に結合されている。外部バス６は外部プロセッサ７２と外部メモリ７４に結合されている。バス７０、プロセッサ７２、メモリ７４は、通常、既存のデジタル・カメラ、カメラ、携帯電話内にみることができる。

静止ピクチャ・イメージを取り込むために、光リーダ１６は、１ラインごとにピクセル配列１２からピクチャの第１のイメージを取り出す。スイッチ３８は、ＡＤＣ２４を第１のイメージ・バッファ２８、３０に結合している状態にある。スイッチ４０、４８は、データを１つのバッファ２８または３０に入力するか、またはメモリ・コントローラ４４によって他のバッファ３０または２８からデータを取り出すように設定される。例えば、第１のラインのピクセル・データがメモリ・コントローラ４４によってバッファ２８から取り出され、外部メモリ７４に記憶されている間、第２のラインのピクセルをバッファ３０に記憶することができる。

ピクチャの第２のイメージの第１のラインが使用可能な場合、第１のイメージ・データと第２のイメージ・データを、それぞれ第１のイメージ・バッファ２８、３０と第２のイメージ・バッファ３２、３４に交互に記憶するために、スイッチ３８が選択される。第１と第２のイメージ・データをインターリーブ方式で外部メモリ７４に交互に記憶させるように、スイッチ４８、５４を選択する。このプロセスを図２に示す。

第１と第２のイメージ・データを取り出し、組み合わせるためには、いくつかの方法がある。図３に示すように、１つの方法では、第１と第２のイメージの各ラインがメモリ・データ・レートで外部メモリ７４から取り出され、リードバック・バッファ５６に記憶され、データ・コンバイナ５０で組み合わされ、プロセッサ・データ・レートでプロセッサ７２に送信される。あるいは、第１と第２のイメージを、リードバック・バッファ５６に記憶し、次いで、イメージをコンバイナ５０で組み合わせずに、インターリーブ方式または連結方式でプロセッサ７２に提供することができる。この技術により、プロセッサ７２は異なる方法でデータを処理することができる。

図４は、外部プロセッサ７２がピクセル・データを組み合わせる代替方法を示す。第１のイメージのラインは、外部メモリ７４から取り出され、メモリ・データ・レートでリードバック・バッファ５６に記憶され、次いでプロセッサ・データ・レートで外部プロセッサ７２に転送される。第２のイメージのラインは次いで、外部メモリ７４から取り出され、リードバック・バッファ５６に記憶され、外部プロセッサ７２に転送される。このシーケンスは、第１と第２のイメージのラインごとに続く。あるいは、図５に示すように、第１のイメージ全体を、一度に１ラインずつ、外部メモリ７４から取り出し、リードバック・バッファ５６に記憶し、外部プロセッサ７２に転送することができる。第２のイメージの各ラインが次いで、外部メモリ７４から取り出され、リードバック・バッファ５６に記憶され、外部プロセッサ７２に転送される。

プロセッサ・データ・レートがメモリ・データ・レートと同じ場合、プロセッサ７２は、それぞれ図６、７に示すインターリーブ方式または連結方式で、外部メモリ７４からピクセル・データ・レートを直接取り出すことができる。説明した技術のすべてに関して、メモリ・コントローラ４４は、イメージ・センサ１０、プロセッサ７２、メモリ７４の間のデータ転送を調整する。イメージ・センサ１０内のノイズを低減するには、光リーダ１６が出力信号を取り出さないときに、コントローラ４４がデータを転送することが好ましい。

ビデオ・ピクチャを取り込むために、ピクチャの第１のイメージのピクセル・データのラインを外部メモリ７４に記憶する。ピクチャの第２のイメージの第１のラインが使用可能な場合、図８、９に示すように、第１のイメージの第１のラインがメモリ・データ・レートでメモリ７４から取り出され、データ・コンバイナ５０で組み合わされる。組み合わされたデータは、プロセッサ・データ・レートで外部プロセッサ７２に転送される。図９に示すように、外部メモリは、メモリ・データ・レートで第１のイメージからピクセル・データのラインを入出力する。

ビデオ取り込みのために、バッファ２８、３０、３２、３４は、着信ピクセル・データの解像度変換を実行することができる。ＮＴＳＣとＰＡＬという、２つの一般的なビデオ基準がある。ＮＴＳＣは、４８０本の水平ラインを要求する。ＰＡＬは、５９０本の水平ラインを要求する。静止画像の高い解像度を提供するために、ピクセル配列１２は、１５００本の水平ラインまで含めることができる。イメージ・センサは、出力データを標準形式に変換する。イメージ・センサ上で変換することにより、プロセッサ７２のオーバーヘッドが低減される。

図１０は、解像度を変換し、データ量を低減する技術を示す。データを軽減することにより、イメージ・センサのノイズと電力消費量が低減される。さらに、データが軽減されると、外部メモリのメモリ要件が緩和される。第１の方法は、ピクセルの４つの連続する列と４つの連続する行を、ピクセルの２つの列と２つ行に減らす。ピクセル配列１２は、Ｂａｙｅｒパターンで構成された、赤（Ｒ）、緑（Ｇ）、青（Ｂ）ピクセルから構成される４×４のピクセル群を含む。次の式により、４×４配列は２×２配列に減らされる。

正味の効果は、Ｂａｙｅｒパターンで構成された、データ・レートの７５％の低減である。

図１１は、解像度変換の代替方法を示す図である。第２の技術は、ＭＰＥＧ−２に対応した４：２：０の符号化を用いる。変換は、次の式を使用して実行される。

正味の効果は、データ・レートの６２．５％の低減である。

図１２は、さらに別の代替解像度変換方法を示す。この第３の方法は、次の式を使用した４：２：２の符号化技術を提供する。

正味の効果は、データ・レートの５０％の低減である。

エネルギーを節約するために、メモリ・コントローラ４４は、メモリがデータを送受信していないとき、外部メモリ７４をパワーダウンすることができる。この機能を達成するために、コントローラ４４は、電力制御ピン７６をＳＤＲＡＭのＣＫＥピンに接続することができる（図１参照のこと）。

図１３は、ピクセル配列１２のピクセル１４に関するセル構造の一実施形態を示す。ピクセル１４は光検出器１００を含む。一例として、光検出器１００はフォトダイオードであってよい。光検出器１００はリセット・トランジスタ１１２に接続されている。光検出器１００は、レベル・シフティング・トランジスタ１１６を介して選択トランジスタ１１４にも結合されている。トランジスタ１１２、１１４、１１６は、電界効果トランジスタ（ＦＥＴ）である。

リセット・トランジスタ１１２のゲートはＲＳＴライン１１８に接続されている。トランジスタ１１２のドレイン・ノードはＩＮライン１２０に接続されている。選択トランジスタ１１４のゲートはＳＥＬライン１２２に接続されている。トランジスタ１１４のソース・ノードはＯＵＴライン１２４に接続されている。ＲＳＴライン１１８とＳＥＬライン１２２は、ピクセル配列１２のピクセルの１行全体に共通であってよい。同様に、ＩＮライン１２０とＯＵＴライン１２４は、ピクセル配列１２のピクセルの１列全体に共通であってよい。ＲＳＴライン１１８とＳＥＬライン１２２は、行デコーダ２０と制御ライン２２の一部に接続されている。

図１４は、光リーダ回路の一実施形態を示す。光リーダ１６は、それぞれがピクセル配列１２のＯＵＴライン１２４に接続される、複数のダブルサンプリング・キャパシタ回路１５０を含んでいる。各ダブルサンプリング回路１５０は、第１のキャパシタ１５２と第２のキャパシタ１５４を含む。第１のキャパシタ１５２は、それぞれスイッチ１５８と１６０によってＯＵＴライン１２４と接地ＧＮＤ１ １５６に結合されている。第２のキャパシタ１５４は、それぞれスイッチ１６２と１６４によってＯＵＴライン１２４と接地ＧＮＤ１に結合されている。スイッチ１５８、１６０は、制御ラインＳＡＭ１ １６６によって制御される。スイッチ１６２、１６４は、制御ラインＳＡＭ２ １６８によって制御される。キャパシタ１５２、１５４は、スイッチ１７０を閉じることによって電圧減算を実行するために接続されている。スイッチ１７０は、制御ラインＳＵＢ １７２によって制御される。

ダブルサンプリング回路１５０は、複数の第１のスイッチ１８２と複数の第２のスイッチ１８４によって演算増幅器１８０に接続されている。増幅器１８０は、第１のスイッチ１８２によって第１のキャパシタ１５２に結合された負極と、第２のスイッチ１８４によって第２のキャパシタ１５４に結合された正極を有する。演算増幅器１８０は、出力ラインＯＰ １８８に接続された正出力＋と、出力ラインＯＭ １８６に接続された負出力を有する。出力ライン１８６および１８８は、ＡＤＣ２４に接続される（図１を参照のこと）。

演算増幅器１８０は、増幅器１８０に接続されたサンプリング回路１５０の第１のキャパシタ１５２に貯えられた電圧と第２のキャパシタ１５４に貯えられた電圧の差である、増幅された信号を提供する。増幅器１８０の利得は、様々なキャパシタ１９０を調整することによって変化させることができる。様々なキャパシタ１９０は、一対のスイッチ１９２を閉じることによって放電させられる。スイッチ１９２は、対応する制御ライン（図示せず）に接続されている。単一の増幅器を図示し、説明しているが、光リーダ回路１６では複数の増幅器を使用することができるということを理解されたい。

図１５、１６は、低ノイズ・モードとも称される第１のモードにおけるイメージ・センサ１０の動作を示す。プロセス・ブロック３００で、ピクセル配列の各ピクセル１４に基準信号が書き込まれ、次いで第１の基準出力信号が光リーダ１６に記憶される。図１３、１６を参照すると、これは、トランジスタ１１２の電源を投入するために、ＲＳＴライン１１８とＩＮライン１２０を低電圧から高電圧に切り替えることによって達成することができる。ＲＳＴライン１１８は、行全体に対してハイに駆動される。ＩＮライン１２０は列全体に対して高で駆動される。好ましい実施形態では、ＩＮライン１２０が最初にローである一方、ＲＳＴライン１１８は、最初はハイに駆動される。

ＩＮライン１２０がハイ・ステートに切り替えられる場合にトライステートに切り替えられるトライステート・バッファ（図示せず）にＲＳＴライン１１８が接続されている。これによって、ゲート電圧は、ＩＮライン１２０の電圧よりも高い値で流れることができる。これにより、トランジスタ１１２はトライオード領域に入れられる。トライオード領域では、フォトダイオード１００全体の電圧はＩＮライン１２０の電圧とほぼ同じである。より高いゲート電圧を生成することにより、光検出器をＶｄｄに近いレベルでリセットすることができる。従来技術のＣＭＯＳセンサは、光検出器をＶｄｄ−Ｖｇｓのレベルにリセットしていた。ここで、Ｖｇｓは１Ｖまでである。

ＳＥＬライン１２２も、トランジスタ１１４の電源を投入する高電圧レベルに切り替えられる。フォトダイオード１００の電圧は、レベル・シフター・トランジスタ１１６と選択トランジスタ１１４を介してＯＵＴライン１２４に提供される。光リーダ１６のＳＡＭ１制御ライン１６６（図４を参照のこと）は、ＯＵＴライン１２４の電圧が第１のキャパシタ１５２に貯えられるように選択される。

図１５を参照すると、プロセス・ブロック３０２で、ピクセル配列のピクセルがリセットされ、リセットされた出力信号は次いで光リーダ１６に記憶される。図１３、１６を参照すると、これは、トランジスタ１１２の電源を切り、ピクセル１４をリセットするために、ＲＳＴライン１１８をローに駆動することによって達成することができる。トランジスタ１１２の電源を切ることによって、リセット・ノイズが生じ、チャージ・インジェクションが生じ、かつフォトダイオード１００中にあるクロック・フィードスルー電圧が生じる。図１７に示すように、このノイズは、トランジスタ１１２がリセットされた場合に光検出器での電圧を低減させる。

ＳＡＭ２ライン１６８はハイに駆動され、ＳＥＬライン１２２はローに駆動されてから再びハイに駆動される。これで、フォトダイオード１００のレベル・シフトされた電圧が光リーダ回路１６の第２のキャパシタ１５４のリセット出力信号として貯えられる。プロセス・ブロック３００、３０２は、配列１２の各ピクセル１４に対して反復される。

図１５を参照すると、プロセス・ブロック３０４で、リセット出力信号が次いで第１の基準出力信号から差し引かれて、ノイズ出力信号が作成され、このノイズ出力信号は次いで、ＡＤＣ２４によってデジタル・ビット・ストリングに変換される。図２、３、８、または９に示す技術の１つに従って、デジタル出力データは外部メモリ７４内に記憶される。ノイズ信号は第１のイメージ・ピクセル・データに対応する。図１４を参照すると、第１のキャパシタ１５２全体の電圧から第２のキャパシタ１５４全体の電圧を減算するための減算プロセスが、光リーダ回路１６（図１４）のスイッチ１８２、１８４、１７０を閉じることにより達成される。

図１５を参照すると、ブロック３０６で、光反応出力信号が、ピクセル配列１２のピクセル１４からサンプリングされ、光リーダ回路１６に記憶される。光反応出力信号は、イメージ・センサ１０によって検出される光イメージに対応する。図１３、１４、１６を参照すると、ＩＮ １２０、ＳＥＬ １２２、ＳＡＭ２ライン１６８をハイ・ステートにし、ＲＳＴ １１８をロー・ステートにすることによって、これを達成することができる。光リーダ回路１６の第２のキャパシタ１５２は、フォトダイオード１００のレベル・シフトされた電圧を光反応出力信号として貯える。

図１５を参照すると、ブロック３０８で、第２の基準出力信号は次いで、ピクセル１４で生成され、光リーダ回路１６に記憶される。図１３、１４、１６を参照すると、第１の基準出力信号を生成し、記憶することに類似した方法でそれを達成することができる。ＲＳＴライン１１８は、最初にハイに駆動され、次いでトライステートに入れられる。次いで、フォトダイオード１００全体の電圧がＩＮライン１２０の電圧となるように、トランジスタ１１２をトライオード領域に入れるためにＩＮライン１２０がハイに駆動される。ＳＥＬライン１２２とＳＡＭ２ライン１６８は次いで、光リーダ回路１６の第１のキャパシタ１５４に第２の基準出力電圧を貯えるために、ハイに駆動される。プロセス・ブロック３０６、３０８は、配列１２のピクセル１４ごとに反復される。

図１５を参照すると、ブロック３１０で、正規化された光反応出力信号を作成するために、光反応出力信号が第２の基準出力信号から減算される。第２のイメージ・バッファ３２、３４に記憶されている正規化された光出力データを作成するために、正規化された光反応出力信号がデジタル・ビット・ストリングに変換される。正規化された光反応出力信号は、第２のイメージ・ピクセル・データに対応する。図１３、１４、１６を参照すると、第２のキャパシタ１５４全体の電圧から第１のキャパシタ１５２全体の電圧を減算する減算プロセスが、光リーダ１６のスイッチ１７０、１８２、１８４を閉じることにより達成される。次いでこの差は、増幅器１８０によって増幅され、光反応データとしてＡＤＣ２４によりデジタル・ビット・ストリングに変換される。

図１５を参照すると、ブロック３１２で、外部メモリからノイズ・データが取り出される。ブロック３１４で、図３、４、５、６、７、または８に示す技術の１つに従って、ノイズ・データは、正規化された光出力データと組み合わされる（減算される）。ノイズ・データは第１のイメージに対応し、正規化された光出力データは第２のイメージに対応する。第２の基準出力信号は、現在の技術が、正規化された光反応信号からリセット・ノイズ、チャージ・インジェクション、クロック・フィードスルーによるノイズ・データを減算するように、第１の基準出力信号と同じか、またはほぼ同じである。これにより、最終イメージ・データの信号対雑音比は向上する。イメージ・センサは、このノイズ消去を、トランジスタを３つだけ有するピクセルで実行する。したがって、このイメージ・センサは、比較的小さいピクセル・ピッチを維持しながら、ノイズを消去できる。このプロセスは、外部プロセッサ７２と外部メモリ７４を使用して達成される。

説明したプロセスは、ピクセル配列１２のピクセルの様々な行にわたるシーケンスで実行される。図１６に示すように、ピクセル配列のｎ番目の行はノイズ信号を生成し、ｎ−１番目の行は正規化された光反応信号を生成する。ここで、１は、ライン期間の倍数単位の露出期間である。

全体が行デコーダ２０と称される回路で、様々な制御信号ＲＳＴ、ＳＥＬ、ＩＮ、ＳＡＭ１、ＳＡＭ２、ＳＵＢを生成することができる。図１８は、図１６のタイミング図に従ってＩＮ、ＳＥＬ、ＳＡＭ１、ＳＡＭ２、ＲＳＴ信号を生成する論理の一実施形態を示す。この論理は、一方の入力をカウンタ３５２に接続し、他方の入力をより低いカウント値とより高いカウント値を含むハードワイヤード信号に接続した複数の比較器３５０を含むことができる。カウンタ３５２は、連続してカウントを生成する。比較器３５０は、現在のカウントを、より低いカウント値とより高いカウント値と比較する。現在のカウントが、より低いカウント値とより高いカウント値の間にある場合、比較器３５０は論理１を出力する。

比較器３５０は、複数のＡＮＤゲート３５６とＯＲゲート３５８に接続される。ＯＲゲート３５８はラッチ３６０に接続される。ラッチ３６０は、対応するＩＮ、ＳＥＬ、ＳＡＭ１、ＳＡＭ２、ＲＳＴ信号を提供する。ＡＮＤゲート３５６は、モード・ライン３６４にも接続される。図１６に示すタイミング図に従って動作するために、モード・ライン３６４は論理１で設定される。

ラッチ３６０は、ＡＮＤゲート３５６、ＯＲゲート３５８、比較器３５０、カウンタ３５２の現在のカウントによって設定された論理に従い、論理０と論理１の間で切り替わる。例えば、ＩＮラッチに結合された比較器に対するハードワイヤード信号は、カウント値６とカウント値２４を含む。カウンタからのカウントが６以上２４未満の場合、比較器３５０は、ＩＮラッチ３６０に論理１を出力させるために論理１を提供する。より低いカウント値と、より高いカウント値は、図１６に示すパルスのシーケンスと期間を設定する。モード・ライン３６４は、イメージ・センサを第２のモードで機能させる論理０に切り替えられる。

センサ１０は、それぞれがピクセルの行に接続された、複数のリセットＲＳＴ（ｎ）ドライバ３７０を有する。図１９、２０は、ドライバ回路３７０の例と回路３７０の動作を示す。各ドライバ３７０は、図１８に示すＲＳＴラッチとＳＡＭ１ラッチに接続された一対のＮＯＲゲート３７２を有する。ＮＯＲゲートは、トライステート・バッファ３７４の状態を制御する。トライステート・バッファ３７４は、ピクセルの行のリセット・トランジスタに接続される。トライステート・バッファの入力は、ＲＳＴラッチと行イネーブルＲＯＷＥＮ（ｎ）ラインに接続されているＡＮＤゲート３７６に接続される。

図２１、２２は、拡張ダイナミック・レンジ・モードとも称される、第２のモードのイメージ・センサの動作を示す。このモードでは、図１５、１６に記載のノイズ消去技術なしでもＳＮＲが適切なように、イメージは十分な量の光学的エネルギーを提供する。但し、イメージ・センサ１０が拡張ダイナミック・レンジ・モードにある間、図１５、１６に記載のノイズ消去技術を利用することができることが理解されよう。拡張されたダイナミック・モードは短時間露出期間と長時間露出期間の両方を有する。図２１を参照すると、ブロック４００で、短時間露出期間を開始するために各ピクセル１４がリセットされる。センサが低ノイズ・モードと拡張されたダイナミック・レンジ・モードのどちらにあるべきか否かを判定するために、イメージ・センサのモードをプロセッサ７２により設定することができる。

ブロック４０２で、選択されたピクセルで短時間露出出力信号が生成され、光リーダ回路１６の第２のキャパシタ１５４に記憶される。

ブロック４０４で、選択されたピクセルが次いでリセットされる。フォトダイオード１００のレベル・シフトされたリセット電圧が、リセット出力信号として光リーダ回路１６の第１のキャパシタ１５２に貯えられる。短時間露出出力信号が、光リーダ回路１６のリセット出力信号から減算される。短時間露出信号とリセット信号の間の差は、図２、３、８、または９に示す技術の１つに従い、ＡＤＣ２４によってバイナリ・ビット・ストリングに変換され、外部メモリ７４に記憶される。短時間露出データは、第１のイメージ・ピクセル・データに対応する。次いで、長時間露出期間を開始するために、各ピクセルが再びリセットされる。

ブロック４０６で、光リーダ回路１６は、第２のキャパシタ１５４のピクセルからの長時間露出出力信号を記憶する。ブロック４０８で、ピクセルはリセットされ、光リーダ回路１６はリセットされた出力信号を第１のキャパシタ１５２に記憶する。長時間露出出力信号が、リセットされた出力信号から減算され、増幅され、長時間露出データとしてＡＤＣ２４によりバイナリ・ビット・ストリングに変換される。

図２１を参照すると、ブロック４１０で、短時間露出データが外部メモリから取り出される。ブロック４１２で、短時間露出データが、図３、４、５、６、７、または８に示す技術の１つに従い、長時間露出データと組み合わされる。データは、いくつかの異なる方式で組み合わせることができる。外部プロセッサ７２は、最初に、長時間露出データでイメージを分析することができる。イメージが明るすぎる場合、フォトダイオードが飽和する可能性がある。これは、通常は「白飛び」イメージの原因となる。プロセッサ７２は、イメージが白飛びしているか否かを判定するために、長時間露出データを処理する。白飛びしている場合、プロセッサ７２は、短時間露出イメージ・データを使用する。プロセッサ７２は、検出されたイメージの飽和された部分を補償するために、長時間露出データと短時間露出データの両方を使用する。

一例として、イメージは最初すべて０に設定される。プロセッサ７２は次いで、長時間露出データを分析する。長時間露出データが閾値を超えない場合、イメージのＮ個の最下位ビット（ＬＳＢ）が、長時間露出データの全Ｎビットと置き換えられる。長時間露出データが閾値を超えない場合、イメージのＮ個の最上位ビット（ＭＳＢ）が短時間露出データの全Ｎビットによって置き換えられる。この技術は、ダイナミック・レンジをＭビット増やす。ここで、Ｍは、式ｌ＝２Mで定義される長時間露出と短時間露出の露出期間率の指数である。置き換えられたイメージは、マッピングの式Ｙ＝２Nｌｏｇ2（Ｘ）／（Ｎ＋Ｍ）に従い、Ｎビットの最終ピクチャに対する対数マッピングを受ける。

図２２は、長時間露出データと短時間露出データに対するデータの生成と取り出しのタイミングを示す。ピクセル配列１２からの出力信号の読み取りは、メモリ７４からの信号の取り出しとオーバーラップする。図２２は、データの生成と取り出しのタイミングを示す。ここで、ピクセルのｎ番目の行は短時間露出を開始し、（ｎ−ｋ）番目の行は短時間露出期間を終了して長時間露出期間を開始し、ピクセルの（ｎ−ｋ−１）番目の行は長時間露出期間を終了する。ここで、ｋはライン期間の倍数単位の短時間露出期間であり、１はライン期間の倍数単位の長時間露出期間である。

メモリ・コントローラ４４は、（ｎ−ｋ−１）番目のピクセル配列が長時間露出期間を完了するのと同時に、行（ｎ−ｋ−１）のピクセルに対する短時間露出データの取り出しを開始する。ライン期間の始めで、光リーダ回路１６は、信号ＳＡＭ１、ＳＡＭ２、ＳＥＬ（ｎ−ｋ）、ＲＳＴ（ｎ−ｋ）のイネーブルによって示されるように、ピクセル配列１２の（ｎ−ｋ）番目の行から短時間露出出力信号を取り出す。光リーダ回路１６は次いで、（ｎ−ｋ−１）番目の行の長時間露出データを取り出す。

イメージ・センサ１０のデュアル・モードは、イメージの変動する輝度を補償することができる。イメージの輝度が低い場合、ピクセルからの出力信号は比較的低い。平均のノイズが比較的一定であるとするならば、これは、通常、センサによって提供された結果のデータのＳＮＲを低減する。図１５、１６に示すノイズ補償方式は、出力データのＳＮＲを向上させ、したがって、イメージ・センサは、被写体イメージが比較的暗い場合でも高品質のピクチャを提供する。反対に、被写体イメージが明るすぎる場合、図２１、２２に示す拡張されたダイナミック・レンジ・モードは、高品質のピクチャを提供するために、そのような輝度を補償する。

図２３ａは、外部プロセッサ７２に接続されたプロセッサ・バス７０’と、外部メモリ７４に接続された別個のメモリ・バス７０”を有するイメージ・センサの代替形態を示す。このような構成により、メモリ７４がデータを記憶し、転送している間、プロセッサ７２はデータにアクセスすることができる。この実施形態は、図１に示す実施形態のバス６８よりも、プロセッサ・バス７０’のクロック速度が遅いことも考慮する。

図２３ｂは別の実施形態を示す。ここで、プロセッサ７２は別個のデータ・インターフェース５００に結合されており、外部メモリ７４は別個のメモリ・コントローラ４４に接続されている。

図２４は、データ・インターフェース５００をバッファ２８、３０、３２、３４に接続させたイメージ・センサの別の実施形態を示す。インターフェース５００は、プロセッサ・バス５０２によって外部プロセッサ７２に接続されている。この構成で、外部メモリ７４は、別個のメモリ・バス５０４によってプロセッサ７２に接続される。静止画像とビデオのどちらの取り込みの場合でも、第１と第２のイメージがインターリーブ方式で外部プロセッサに提供される。

図２５は、バッファ２８、３０、３２、３４のないイメージ・センサの代替形態を開示する。この実施形態では、ＡＤＣ２４が外部プロセッサ７２に直接接続される。プロセッサ７２は、ノイズ・データを正規化された光出力データに、または短時間露出データを長時間露出データに組み合わせる（減算する）ような、演算ステップを実行する。

図２６は、ＤＭＡコントローラ５１０、バッファ・メモリ５１２、イメージ処理装置５１４を含む外部プロセッサを開示する。イメージ・センサ１０はＤＭＡコントローラ５１０に接続される。プロセッサのＤＭＡコントローラ５１０は、第１と第２のイメージ・データを、インターリーブ方式または連結方式でメモリ７４に転送する。ＤＭＡコントローラ５１０は、イメージ・データを、イメージ処理装置５１４による処理のためにバッファ・メモリ５１２にも転送することもできる。

本発明者らの意図するところでは、用語「手段」を含む請求項のみが、米国特許法第１１２条、第６パラグラフの下で解釈されるべきである。

以上、ある特定の実施形態を説明し、添付の図面に示したが、当業者は様々な他の修正形態を想起することができることから、このような実施形態は、単なる例示に過ぎず、幅広い本発明を限定するものではなく、本発明は、図示し、説明した具体的な構造および構成には限定されないということを理解されたい。

例えば、イメージのライン全体を必要とするインターリーブ技術を図示し、説明したが、１ライン全体のすべてまでは必要としないか、または複数ラインを必要とする方式でデータをインターリーブできることを理解されたい。一例として、イメージＡの第１のラインの前半を転送し、それにイメージＢの第１のラインの前半を続け、それにイメージＡの第１のラインの後半を続け、さらに同様に続けてよい。同様に、イメージＡの第１の２つのラインを転送し、それにイメージＢの第１の２つのラインを続け、それにイメージＡの第３と第４のラインを続け、さらに同様に続けてもよい。

Claims (7)

1. 画素配列(12)を含む撮像素子であって、
   前記画素配列にある光検出器(100)と、
   前記画素配列にあり、且つ前記光検出器に接続されトランジスタ(112)と、
   前記画素配列を横切って、且つ前記トランジスタのドレイン(drain)端子へ電圧信号を発信するように接続される垂直信号線(120)と、
   前記トランジスタのゲートを駆動するようにカップリングされるドライバー(374)と、
   前記撮像素子の構成では、前記ドレイン端子を前記垂直信号線を介して第１のドレイン電圧に駆動し、前記ゲートがトライステート状態になるように前記ドライバーを切り替え、前記トライステート状態の前に前記ゲートを第１のゲート電圧に駆動し、前記トライステート状態の間において前記ドレイン端子の逆バイアスを増加させるように前記ドレイン端子を第２のドレイン電圧に駆動することによって、前記ゲートが第２のゲート電圧に容量性にカップリングされるように制御する制御回路(the totality of 350-360 and 370)と、を含む撮像素子。
2. 前記第２のドレイン電圧が前記第１のドレイン電圧よりも高く、前記第２のゲート電圧が前記第１のゲート電圧よりも高い請求項１に記載の撮像素子。
3. トランジスタが画素配列内の光検出器にカップリングされ、前記画素配列を横切る垂直信号線が、前記トランジスタのドレイン端子へ電圧信号を発信するようにカップリングされる撮像素子における画素配列内のトランジスタのゲートのゲート電圧を変更するための方法であって、
   前記ドレイン端子を前記垂直信号線を介して第１のドレイン電圧に駆動することと、
   前記ゲートをトライステート状態になることと、
   前記トライステート状態の前に前記ゲートを第１のゲート電圧に駆動することと、
   前記トライステート状態の期間において前記ドレイン端子の逆バイアスを増加させるように前記ドレイン端子を第２のドレイン電圧に駆動することによって、前記ゲートが第２のゲート電圧に容量性にカップリングされることと、を含む撮像素子における画素配列内のトランジスタのゲートのゲート電圧を変更するための方法。
4. 前記第２のドレイン電圧が前記第１のドレイン電圧よりも高く、前記第２のゲート電圧が前記第１のゲート電圧よりも高い請求項３に記載の方法。
5. 撮像素子(10)の構成では、そのうちの複数の画素から第１の画像を生成する画素配列(12)と、
   前記第１の画像の外部メモリ(74)への発信と次の前記第１の画像の前記外部メモリからの受信を交互的に制御するようなモードを有し、前記発信が第１の複数の部分において行われるが、前記受信が第２の複数の部分において行われ、また、前記第１と第２の複数の部分が交替であるメモリコントローラー(44)と、を含む撮像素子。
6. 撮像素子(10)における画素配列(12)内の複数の画素から第１の画像を生成することと、
   前記第１の画像を前記撮像素子から外部メモリ(74)へ発信し、次に前記第１の画像を前記外部メモリから前記撮像素子に受信することを交互的に行い、前記発信が第１の複数の部分において行われるが、前記受信が第２の複数の部分において行われ、また、前記第１と第２の複数の部分が交替であることと、を含む方法。
7. メモリ(74)と、
   撮像素子(10)とを含み、且つ
   前記撮像素子は、
   複数の画素を含み、また、前記撮像素子の構成では、前記複数の画素から第１の画像を生成する画素配列(12)と、
   前記第１の画像の前記メモリへの発信と次の前記第１の画像の前記メモリからの受信を交互的に制御するようなモードを有し、前記発信が第１の複数の部分において行われるが、前記受信が第２の複数の部分において行われ、また、前記第１と第２の複数の部分が交替であるメモリコントローラー(44)と、を含む画像撮影システム。

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