JP3777901B2

JP3777901B2 - 映像情報処理装置

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Publication number: JP3777901B2
Application number: JP25064199A
Authority: JP
Inventors: 信行松川; 毅彦久原
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1999-09-03
Filing date: 1999-09-03
Publication date: 2006-05-24
Anticipated expiration: 2019-09-03
Also published as: US6803951B1; JP2001078132A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばデジタルビデオカメラ等に設けて好適な映像情報処理装置に関し、特に、１水平期間に２ライン分のアナログ撮像信号を１ラインで読み出す撮像手段を用いた場合に、撮像手段から読み出したアナログ撮像信号をデジタル撮像データに変換するＡ／Ｄ変換器と信号処理手段との間に、第１，第２ラインメモリを直列に接続した第１系統と、第３ラインメモリを有する第２系統とに入力側が分岐されたラインメモリ部を設けた映像情報処理装置に関する。
【０００２】
【従来の技術】
従来、例えば固体撮像素子（ＣＣＤ）を用いて被写体の撮像を行うことで形成された映像信号をデジタル的に取り扱うデジタルビデオカメラ装置が知られている。このデジタルビデオカメラ装置の概略構成は、図４に示すようになっている。具体的には、この図４において、被写体等に対応する撮像光は、光学系のレンズ１０１を介してＣＣＤ１０２に入射される。
【０００３】
ＣＣＤ１０２は、入射された撮像光を光電変換して信号電荷を形成し、これを蓄積する。この信号電荷は、タイミングジェネレータ１１０から供給される出力タイミング信号に基づいて読み出され、撮像信号としてＣＤＳ・ＡＧＣ回路１０３に供給される。
【０００４】
ＣＤＳ・ＡＧＣ回路１０３は、ＣＣＤ１０２からの撮像信号に対して相関二重サンプリング（correlated double sampling：ＣＤＳ）処理、及び自動利得調整（Automatic Gain Control：ＡＧＣ）処理を施し、これをＡ／Ｄ変換器１０４（アナログ／デジタル）に供給する。Ａ／Ｄ変換器１０４は、この撮像信号をデジタル化することで撮像データを形成し、これを、例えばＤＳＰ（Digital Signal Processor）等で形成される信号処理回路１０５に供給する。
【０００５】
ここで、ＣＣＤとしては、１ラインずつ計２ラインを同時に読み出し、１／６０ｓｅｃの間に１フレーム分の撮像信号を出力する、いわゆる全画素読み出し方式のものが知られている。前記ＣＣＤ１０２として、この全画素読み出し方式のＣＣＤが設けられているとして説明を進めると、信号処理回路１０５には、ＣＣＤ１０２から１ラインずつ計２ライン分同時に、前記撮像データが供給されることとなる。
【０００６】
信号処理回路１０５は、Ｙ／Ｃ分離回路１２１（輝度／色分離回路）と、輝度データＹ及び色データＣを記憶するフィールドメモリを有するフィールドメモリコントローラ１２２（ＦＭＣ）等を有しており、Ｙ／Ｃ分離回路１２１により、前記同時に入力された２ラインの撮像データを、信号処理を施した輝度データＹと色データＣとに分離し、２ライン同時にＦＭＣ１２２に供給する。
【０００７】
ＦＭＣ１２２は、制御回路１１２（ＣＰＵ）の制御によりアドレスコントローラ１１１から供給されるラインアドレス信号に基づいて、前記輝度データＹ及び色データＣをフィールドメモリに書き込み／読み出し制御する。このＦＭＣ１２２の各フィールドメモリから読み出された輝度データＹ及び色データＣは、それぞれ出力端子１０６及び出力端子１０７を介して、例えば記録ブロックや外部出力ブロック等の図示しない後段のデータ処理系に供給される。
【０００８】
なお、この図４に示したデジタルビデオカメラ装置において、タイミングジェネレータ１１０によるＣＣＤ１０２の読み出し制御や、信号処理回路１０５のＹ／Ｃ分離回路１２１におけるＹ／Ｃ分離処理、ＦＭＣ１２２におけるメモリコントロール等は、信号処理回路１０５内のＳＳＧ（同期信号発生部）１２３が発生するＨＤ信号（水平同期信号）とＶＤ信号（垂直同期信号）を基準として実行されるようになっている。
【０００９】
ここで、図４に示した従来のデジタルビデオカメラ装置における各部の動作タイミングについて、水平方向の処理を例に挙げて説明する。
【００１０】
当該水平方向の処理において、ＨＤ信号の立ち上がりから何クロック目にＣＣＤ１０２から撮像信号が読み出され、また、その撮像信号がＹ／Ｃ分離処理された時に何クロック分の遅延が発生し、さらに、フィールドメモリコントロール部１２２には何クロック遅れて信号が入力されるのかということは、設計時に予め解ることである。
【００１１】
従って、ＨＤ信号とＶＤ信号に基づく処理の基準信号、すなわち、Ｙ／Ｃ分離処理、ＦＭＣ１２２におけるメモリコントロール処理等の基準となる基準カウントは、それら設計時に予め解っているクロック遅延の情報に基づいて設定することが可能である。このため、当該設計時に予め解っているクロック遅延の情報に基づいて、例えばマイクロコンピュータ（マイコン）等により、Ｙ／Ｃ分離処理、ＦＭＣ１２２におけるメモリコントロール処理等の基準となる基準カウントを予め設定しておけば、当該デジタルビデオカメラ装置において、クロック遅延分を補償したかたちのＹ／Ｃ分離処理やメモリコントロール処理等が可能となる。
【発明が解決しようとする課題】
しかし、その一方で、ＣＣＤ１０２の出力段からＣＤＳ・ＡＧＣ回路１０３を介してＡ／Ｄ変換器１０４の入力段に至るアナログ経路での信号遅延量（アナログ遅延量）については、設計時には解らない。すなわち、アナログ遅延量とは、アナログ経路上のアナログ素子（主にＣＤＳ・ＡＧＣ回路１０３等を構成するアナログ素子）により発生する遅延量であり、これらアナログ経路を構成している各アナログ素子はそれぞれ個々に特性が微妙にばらついていることが多いため、当該アナログ遅延量を設計時に前もって管理することは難しい。
【００１２】
従って、当該アナログ遅延量は、実際に製造された個々のデジタルビデオカメラ装置（実機）を使用して計測（確認）する必要がある。
【００１３】
さらに、上述のように実機を使用してアナログ遅延量を計測した後は、その計測したアナログ遅延量分を吸収するために、既にマイクロコンピュータにより設定済みとなっていた前記基準カウントを再度設定し直す必要がある。このことは、デジタルビデオカメラ装置の製造工程及び調整工程を複雑化し、近年の低コスト化の要請に対する障害となっていた。
【００１４】
また一般に、各種の製品は、設計完了後であっても当該製品に使用される個々の部品の仕様が変更される場合が多く、このことはデジタルビデオカメラ装置においても例外ではない。例えば、図４に示したデジタルビデオカメラ装置においては、技術的進歩や使用目的の変更によってＣＣＤ１０２の読み出し方式に変更が加えられたりすると、元々の設計仕様に対応していた信号処理回路１０５ではその読み出し方式に対応できなくなる場合がある。具体的には、２ライン同時に読み出しを行う方式のＣＣＤ１０２を、例えば１ライン読み出し方式のＣＣＤに変更したような場合、元々２ライン同時読み出し方式に対応していた信号処理回路１０５では対応できなくなる。
【００１５】
従って、上述のようにＣＣＤの読み出し方式を２ライン同時読み出し方式から１ライン読み出し方式に変更したいような場合には、その読み出し方式の変更に対応して信号処理回路も変更しなければならず、大幅な構成の変更が必要になり、新たな部品の調達や製造工程の変更等によりコスト高となる虞がある。なお、ＣＣＤの各種の読み出し方式に対応できる信号処理回路を備えるようにすることも考えられるが、この場合の信号処理回路は非常に特殊なものとなるため、必然的に高価となり好ましいことではない。
【００１６】
また、ＣＣＤ１０２の駆動周波数が変更されたりすると、信号処理回路１０５の動作周波数もそれに合わせて変更する必要があり、この場合、信号処理回路１０５だけでなく全体の設計をも見直さなければならなくなり、大幅な構成の変更が必要になる。これによっても、新たな部品の調達や製造工程の変更等によりコスト高となる虞がある。
【００１７】
本発明は、上述の課題に鑑みてなされたものであり、アナログ経路による遅延量を簡単に補正（吸収）可能とし、ＣＣＤの読み出し方式や駆動周波数が変更された場合であっても信号処理回路の変更を必要とせず、調整工程や製造工程の複雑化を防止し、低コスト化を実現可能な映像情報処理装置及び映像情報処理方法の提供を目的とする。
【００１８】
【課題を解決するための手段】
請求項１記載の発明は、１水平期間に２ライン分のアナログ撮像信号を１ラインで読み出す撮像手段と、
前記撮像手段から読み出した前記アナログ撮像信号をデジタル撮像データに変換するＡ／Ｄ変換器と、
第１，第２ラインメモリを直列に接続した第１系統と、第３ラインメモリを有する第２系統とに入力側が分岐されており、前記Ａ／Ｄ変換器から出力された前記デジタル撮像データが前記第１系統の前記第１ラインメモリと前記第２系統の前記第３ラインメモリとに分岐して入力される度に、前記第１系統側では前記第２ラインメモリに記録された２ライン前のデジタル撮像データが出力されると共に前記第１ラインメモリに記録された１ライン前のデジタル撮像データが前記第２ラインメモリに転送される一方、前記第２系統側では前記第３ラインメモリに記録された１ライン前のデジタル撮像データが出力されるラインメモリ部と、
前記ラインメモリ部内の前記第２ラインメモリから出力された前記第１系統のデジタル撮像データと、前記ラインメモリ部内の前記第３ラインメモリから出力された前記第２系統のデジタル撮像データとを同時に処理する信号処理手段と、
前記撮像手段から前記Ａ／Ｄ変換器までの間に発生するアナログ遅延量をキャンセルするように、前記Ａ／Ｄ変換器から出力された前記デジタル撮像データの前記ラインメモリ部への書き込みタイミングを制御すると共に、該ラインメモリ部に書き込まれた前記デジタル撮像データを前記信号処理手段に設定されたタイミングに基づいて読み出し制御する制御手段とを備えたことを特徴とする映像情報処理装置である。
【００１９】
請求項２記載の発明は、請求項１記載の映像情報処理装置において、
前記Ａ／Ｄ変換器から出力された前記デジタル撮像データを前記撮像手段の読み出しタイミングと同じタイミングで前記ラインメモリ部に書き込む一方、前記ラインメモリ部の読み出しタイミングを前記ラインメモリ部への書き込みタイミングよりも遅いタイミングに設定したことを特徴とする映像情報処理装置である。
【００２２】
【発明の実施の形態】
本発明に係る映像情報処理装置及び方法は、図１に示すようなデジタルビデオカメラ装置に適用することができる。この図１において、本発明の実施の形態となるデジタルビデオカメラ装置は、被写体等からの撮像光が、光学系のレンズ１を介して固体撮像素子（ＣＣＤ）２に入射されるようになっている。なお、このＣＣＤ２としては、１水平期間（１ＨＤ期間）に２ライン分のデータを１ラインで読み出すような駆動を行うＣＣＤが設けられている。また、このＣＣＤ２としては、ＭＯＳ型の固体撮像素子を用いてもよい。
【００２３】
ＣＣＤ２は、入射された撮像光を光電変換することで信号電荷を蓄積し、タイミングジェネレータ１０からの出力タイミング信号に応じて当該信号電荷を読み出し、これを撮像信号としてＣＤＳ・ＡＧＣ回路３に供給する。ＣＤＳ・ＡＧＣ回路３は、ＣＣＤ２からの撮像信号に対して相関二重サンプリング処理と自動利得調整処理を施し、これをＡ／Ｄ変換器４（アナログ／デジタル）に供給する。
【００２４】
Ａ／Ｄ変換器４は、供給された撮像信号をデジタル化することで撮像データを形成する。この撮像データは、ラインメモリ３１，３２，３３からなるラインメモリ部１３を介して、ＤＳＰ等からなる信号処理回路５に供給される。なお、この場合、信号処理回路５としては、例えば同時に供給された２ラインの撮像データを、該２ライン同時に信号処理するものが設けられている。
【００２５】
信号処理回路５に同時に供給された２ライン分の撮像データは、輝度・色分離部２１（Ｙ／Ｃ分離部）に供給される。Ｙ／Ｃ分離部２１は、同時に供給された２ライン分の撮像データを輝度データＹと色データＣとに分離し、同時に２ライン分のデータをフィールドメモリコントローラ２２（ＦＭＣ）に供給する。
【００２６】
ＦＭＣ２２は、輝度データＹと色データＣを記憶するフィールドメモリと、当該フィールドメモリの書き込み及び読み出しを制御するメモリコントローラ等を有している。メモリコントローラは、制御回路１２（ＣＰＵ）の制御に基づいてアドレスコントローラ１１から供給されるラインアドレス信号に基づいて、フィールドメモリへの輝度データＹ及び色データＣの書き込み及び読み出し制御を行う。
【００２７】
このＦＭＣ２２から出力された輝度データＹ及び色データＣは、それぞれ対応する出力端子６，７を介して、例えば記録ブロックや外部出力ブロック等の後段のデータ処理系に映像信号として供給される。
【００２８】
なお、当該実施の形態のデジタルビデオカメラ装置においては、タイミングジェネレータ１０によるＣＣＤの出力タイミング信号の発生や、信号処理回路５のＹ／Ｃ分離処理、ＦＭＣ２２のメモリコントロール等は、信号処理回路５内の同期信号発生部２３（ＳＳＧ）が発生する水平同期信号（ＨＤ信号）と垂直同期信号（ＶＤ信号）を基準信号として実行されるようになっている。
【００２９】
ここで、当該実施の形態のデジタルビデオカメラ装置は、ＣＤＳ・ＡＧＣ回路３等のアナログ経路により発生する前述したアナログ遅延量分を吸収するため、及び、ＣＣＤ２として１ライン読み出しが行われるＣＣＤが採用された場合でも信号処理回路５に２ライン同時に撮像データの供給を可能とするため、さらに、ＣＣＤ２の駆動周波数が変更された場合でも信号処理回路５の動作周波数の変更等を行わなくてもよくするための主要構成として、ラインメモリ部１３が設けられている。このラインメモリ部１３では、制御回路１２の制御に基づいてアドレスコントローラ１１から発生されるラインアドレス信号に基づいて、各ラインメモリ３１，３２，３３の書き込み／読み出し制御が行われるようになっている。
【００３０】
まず、例えばＣＣＤ２として１ライン読み出しが行われるＣＣＤが採用された場合であっても、ラインメモリ部１３を用いて各ラインメモリ３１，３２，３３の書き込み／読み出しを制御することで、信号処理回路５に２ライン同時に撮像データの供給を可能とする動作について以下に説明する。なお、以下の説明では、ＣＣＤ２から出力される各ラインの信号を第１出力ライン、第２出力ライン、第３出力ライン、・・・と呼ぶことにする。
【００３１】
すなわち、ＣＣＤ２として、例えば１水平期間（１ＨＤ期間）に２ライン分のデータを１ラインで読み出すような駆動を行うＣＣＤが設けられている場合、ＣＣＤ２から出力された例えば第１出力ラインの撮像信号は、ラインメモリ群１３のラインメモリ３１とラインメモリ３３に供給される。このとき、制御回路１２は、アドレスコントローラ１１を制御することで、例えばラインメモリ３１及びラインメモリ３３に対して当該第１出力ラインの撮像データを書き込み制御する。
【００３２】
次に、ＣＣＤ２から次の第２出力ラインの撮像信号が出力され、ラインメモリ部１３にその第２出力ラインの撮像データが供給されるとき、制御回路１２は、アドレスコントローラ１１を介して、ラインメモリ３１及びラインメモリ３３に記憶されていた第１出力ラインの撮像データをそれぞれ読み出し制御する。この場合、ラインメモリ３１から読み出された第１出力ラインの撮像データはラインメモリ３２に転送され記憶され、ラインメモリ３３から読み出された第１出力ラインの撮像データは信号処理回路５に供給される。上述のように、第１出力ラインの撮像データが読み出された後のラインメモリ３１及びラインメモリ３３には、第２出力ラインの撮像データが蓄積される。
【００３３】
次に、ＣＣＤ２から次の第３出力ラインの撮像信号が出力され、ラインメモリ部１３にその第３出力ラインの撮像データが供給されるとき、制御回路１２は、アドレスコントローラ１１を介して、ラインメモリ３１，３２，３３に記憶されていた各出力ラインの撮像データをそれぞれ読み出し制御する。
【００３４】
この場合、ラインメモリ３２から読み出された第１出力ラインの撮像データは信号処理回路５に供給され、ラインメモリ３３から読み出された第２出力ラインの撮像データは信号処理回路５に供給され、さらに、第１出力ラインの撮像データが読み出された後のラインメモリ３２にはラインメモリ３１から読み出された第２出力ラインの撮像データが転送され記憶される。その後、上述のように第２出力ラインの撮像データが読み出された後のラインメモリ３１及びラインメモリ３３には、第３出力ラインの撮像データが記憶される。
【００３５】
次に、ＣＣＤ２から次の第４出力ラインの撮像信号が出力され、ラインメモリ部１３にその第４出力ラインの撮像データが供給されるとき、制御回路１２は、アドレスコントローラ１１を介して、ラインメモリ３１，３２，３３に記憶されていた各出力ラインの撮像データをそれぞれ読み出し制御する。
【００３６】
この場合、ラインメモリ３２から読み出された第２出力ラインの撮像データは信号処理回路５に供給され、ラインメモリ３３から読み出された第３出力ラインの撮像データは信号処理回路５に供給され、さらに、第２出力ラインの撮像データが読み出された後のラインメモリ３２にはラインメモリ３１から読み出された第３出力ラインの撮像データが転送され記憶される。その後、上述のように第３出力ラインの撮像データが読み出された後のラインメモリ３１及びラインメモリ３３には、第４出力ラインの撮像データが記憶される。なお、第５出力ライン以降も上述と同様の動作を繰り返す。
【００３７】
このように、当該実施の形態のデジタルビデオカメラ装置は、ラインメモリ部１３を用い、制御回路１２が、各ラインメモリ３１，３２，３３の書き込み及び読み出しのタイミングを制御することにより、例えばＣＣＤ２として１ライン読み出しが行われるＣＣＤが採用された場合であっても信号処理回路５に２ライン同時に撮像データを供給可能とすることができる。言い換えれば、ＣＣＤ２として１ライン読み出しが行われるＣＣＤが採用された場合であっても、２ライン同時処理のみに対応した信号処理回路５を用いることを可能とすることができる。
【００３８】
このため、例えばＣＣＤの仕様が２ライン同時読み出しのＣＣＤから１ライン読み出しのＣＣＤに変更された場合でも容易に対応可能とすることができ、さらに、ＣＣＤの仕様に左右されずに２ライン同時処理用の特殊な信号処理回路を汎用的に使用可能とすることができる。従って、仕様の変更があったとしても、大幅な構成の変更や新たな部品の調達、製造工程の変更等を不要とすることができ、また１ライン処理と２ライン同時処理の何れにも対応する特殊な信号処理回路を必要とせずに、仕様変更時のコスト上昇を抑えることができる。
【００３９】
なお、この例においては、ラインメモリ部１３として、ラインメモリ３１及び３２の１系統と、ラインメモリ３３の１系統とからなる２系統の構成を例に挙げたが、さらに系統数を複数系統（例えばｎ系統）に増やすことも可能であり、このように系統数を増やした場合でも、ＣＣＤからの１ライン出力を複数ライン（ｎライン）の撮像出力として信号処理回路５に供給可能とすることができる。
【００４０】
次に、当該実施の形態のデジタルビデオカメラ装置において、ラインメモリ部１３を用い、ラインメモリ３１，３２，３３の書き込み及び読み出し制御を行うことで、ＣＤＳ・ＡＧＣ回路３等のアナログ経路で発生する前記アナログ遅延量分を吸収（補正）する動作について、図２を参照しながら説明する。
【００４１】
図２（ａ）はＳＳＧ部２３が発生するＨＤ信号を示し、図２（ｂ）はそのＨＤ信号に基づく処理クロック及びそのカウント値（基準カウント値と呼ぶ）を、図２（ｃ）はＣＣＤ２の出力タイミングとそれに応じた映像信号（撮像データ）を、図２（ｄ）はラインメモリ部１３の各ラインメモリの書き込み／読み出しタイミングとそれに応じた映像信号（撮像データ）を、図２（ｅ）はＹ／Ｃ分離部２１の処理カウント値（ＹＣ処理カウント値と呼ぶ）とそれに応じた映像信号（撮像データ）を、図２（ｆ）はＦＭＣ２２の処理カウント値（ＦＭＣ処理カウント値と呼ぶ）とそれに応じた映像信号（撮像データ）を示している。
【００４２】
この図２（ａ）〜（ｆ）において、ＣＣＤ２からの出力タイミングは、タイミングジェネレータ１０の仕様により決定されており、ＨＤ信号の立ち上がりのタイミングに基づいてタイミングジェネレータ１０が発生している。また、基準カウント値は、ＨＤ信号の立ち上がりによりリセットされ、ＹＣ処理カウント値は、例えばマイクロコンピュータの設定値（ＹＣ用マイコン設定値と呼ぶ）によりリセットされ、ＦＭＣ処理カウント値は、同じくマイクロコンピュータの設定（ＦＭＣ用マイコン設定値と呼ぶ）でリセットされる。これらＹＣ用マイコン設定値とＦＭＣ用マイコン設定値は、ＣＣＤ２からの出力される撮像信号の出力タイミングに合わせて、設計時に予め定められている。
【００４３】
すなわち、ＣＣＤ２からの出力タイミングや、ＹＣ処理カウント値のリセットのタイミング（ＹＣ用マイコン設定値）、ＦＭＣ処理カウント値のリセットのタイミング（ＦＭＣ用マイコン設定値）は、上述のようにＨＤ信号の立ち上がりから何クロック目（すなわち基準カウント値の何カウント目）にＣＣＤ２から撮像信号が読み出され、また、その撮像信号に対するＹ／Ｃ分離処理は何クロック目（基準カウント値の何カウント目）に行われ、さらに、メモリコントロール処理は何クロック目（基準カウント値の何カウント目）に行われるのかということが設計時にデジタル遅延情報として解っているため、予め決定可能である。
【００４４】
ここで、ＣＤＳ・ＡＧＣ回路３等のアナログ経路により発生したアナログ遅延量が、例えば図２中に示すアナログ遅延α分だけ発生しているとした場合、前述した従来のデジタルビデオカメラ装置では、後段の信号処理回路におけるＹ／Ｃ分離処理やメモリコントロール処理のタイミングを、そのアナログ遅延α分だけずらすような設定変更が必要となっている。
【００４５】
すなわち、図２の例のように、ＹＣ用マイコン設定値が例えば２０であった場合、前述した従来のデジタルビデオカメラ装置では、当該ＹＣ用マイコン設定値にアナログ遅延αを加算した（２０＋α）分のカウント値（ＹＣ処理カウント値）だけ輝度・色処理のタイミングを遅延させ、また、図２の例のように、ＦＭＣ用マイコン設定値が例えば４１であった場合、前述した従来のデジタルビデオカメラ装置では、当該ＦＭＣ用マイコン設定値にそのアナログ遅延αを加算した（４１＋α）分のカウント値（ＦＭＣ処理カウント値）だけメモリコントロール処理のタイミングを遅延させなければならないことになる。
【００４６】
これに対して、当該実施の形態のデジタルビデオカメラ装置では、輝度・色処理のタイミングやメモリコントロール処理のタイミングについては、ラインメモリ部１３の各ラインメモリ３１，３２，３３に対する書き込み／読み出しのタイミングを制御することにより、そのアナログ遅延α分を吸収（補正）するようにしている。
【００４７】
すなわち、信号処理回路５の前段に設けられたラインメモリ部１３の各ラインメモリ３１，３２，３３の書き込みのタイミングをアナログ遅延α分に対応して遅延させ、一方、読み出しのタイミングについては仕様通りにすることにより、アナログ遅延α分を吸収可能としている。
【００４８】
より具体的に説明すると、制御回路１２がアドレスコントローラ１１を制御することにより、ラインメモリ部１３のラインメモリ３２と３３の書き込みタイミングを、アナログ遅延α分に対応させて設定する（遅れさせる）ことにより、当該アナログ遅延α分の吸収を実現している。
【００４９】
このように、当該実施の形態のデジタルビデオカメラ装置は、ラインメモリ部１３の各ラインメモリ３１，３２，３３の書き込みタイミングのみをアナログ遅延αに対応して設定し、読み出しのタイミングについては仕様通りにすることにより、他のＹＣ用マイコン設定値やＦＭＣ用マイコン設定値等は設計時の設定値のまま使用可能とし、アナログ遅延αの吸収のために既にマイクロコンピュータにより設定済みとなっていたＹ／Ｃ分離処理、メモリコントロール処理等の基準となる処理基準パルスの再度設定を不要とすることができる。このため、デジタルビデオカメラ装置の製造工程及び調整工程を増加させることなく、低コストでアナログ遅延αの吸収を実現可能とすることができる。
【００５０】
次に、当該実施の形態のデジタルビデオカメラ装置において、ラインメモリ部１３を用い、ラインメモリ３１，３２，３３の書き込み及び読み出しを制御することにより、例えばＣＣＤ２の駆動周波数が変更された場合であっても、信号処理回路５等の動作周波数を変更する必要性を無くすことについて、図３を参照しながら説明する。
【００５１】
図３（ａ）はＳＳＧ部２３が発生するＨＤ信号を示し、図３（ｂ）は３６ＭＨｚの読み出し周波数でＣＣＤ２から読み出された撮像信号を３６ＭＨｚの周波数でラインメモリ部１３に書き込み、当該ラインメモリ部１３のラインメモリ３１は３６ＭＨｚの周波数で読み出し、ラインメモリ３２及び３３は周波数変換された周波数で読み出されたときの出力信号Ｍ１及び出力信号Ｍ２を示している。
【００５２】
また、図３（ｃ）は１ライン内で読み出される有効画素数（後述する９６２画素及び７５６画素）を、図３（ｄ）は３６ＭＨｚの読み出し周波数でＣＣＤ２から読み出された撮像データを３６ＭＨｚの周波数でラインメモリ部１３に書き込み、当該ラインメモリ部１３のラインメモリ３２及び３３から１ＨＤ期間の読み出し周波数を１８ＭＨｚとして読み出しを行ったときの奇数ライン（ＯＤＤ）と偶数ライン（ＥＶＥＮ）の出力信号Ｍ１及びＭ２を示している。
【００５３】
また、図３（ｅ）は３６ＭＨｚの読み出し周波数でＣＣＤ２から読み出された撮像データを３６ＭＨｚの周波数でラインメモリ部１３に書き込み、当該ラインメモリ部１３のラインメモリ３２及び３３から１ＨＤ期間の読み出し周波数を１３．５ＭＨｚとして読み出しを行ったときの奇数ライン（ＯＤＤ）と偶数ライン（ＥＶＥＮ）の出力信号Ｍ１及びＭ２を示している。
【００５４】
この図３（ａ）〜（ｅ）において、例えば読み出し周波数が３６ＭＨｚの１ＨＤ期間にＣＣＤ２から出力される撮像信号が奇数ライン（ＯＤＤ）及び偶数ライン（ＥＶＥＮ）の２映像分のデータとして存在する場合、制御回路１２は、ラインメモリ部１３に対しては３６ＭＨｚで書き込み制御を行う。このとき、ラインメモリ部１３に書き込まれる撮像データは、奇数ライン（ＯＤＤ）及び偶数ライン（ＥＶＥＮ）共に有効画素数として９６２画素分となっている。
【００５５】
一方、制御回路１２は、ラインメモリ部１３からの読み出し時には、図３（ｄ）に示すように、１８ＭＨｚの周期で１ライン毎の撮像データ（９６２画素分）を読み出し制御する。
【００５６】
すなわち、書き込み時には３６ＭＨｚの周波数で奇数ライン（ＯＤＤ）及び偶数ライン（ＥＶＥＮ）の２映像分のデータが書き込まれている状態となっているラインメモリ部１３に対して、３６ＭＨｚの１／２の１８ＭＨｚの周期でデータの読み出しを行うようにした場合、当該ラインメモリ部１３からは、奇数ライン（ＯＤＤ）のみ、或いは偶数ライン（ＥＶＥＮ）のみの、それぞれ１映像分の撮像データ（９６２画素分）が出力されることになる。
【００５７】
これにより、ラインメモリ部１３から信号処理回路５へは、奇数ライン（ＯＤＤ）のみ、或いは偶数ライン（ＥＶＥＮ）のみからなる２ライン分で、かつ、各ラインが１映像分となる撮像データ（９６２画素分）が信号処理回路５に同時に供給されることとなる。また、ＣＣＤ２から周波数３６ＭＨｚで読み出された撮像信号を、１８ＭＨｚに周波数変換して信号処理回路５に供給することが可能となる。
【００５８】
同様に、ラインメモリ部１３からの読み出し時に、図３（ｅ）に示すように１３．５ＭＨｚの周期で１ライン毎の撮像データを読み出すようにすれば、ラインメモリ部１３からは、奇数ライン（ＯＤＤ）のみ、或いは偶数ライン（ＥＶＥＮ）のみの、それぞれ１映像分の撮像データが出力されることになる。但し、１３．５ＭＨｚの周期でラインメモリ部１３から撮像データを読み出す際には、ラインメモリ部１３に記憶されている有効９６２画素分のデータのうち、７５６画素分のデータを切り出して読み出すようにする。
【００５９】
これにより、ラインメモリ部１３から信号処理回路５へは、奇数ライン（ＯＤＤ）のみ、或いは偶数ライン（ＥＶＥＮ）のみからなる２ライン分で、かつ、各ラインが１映像分となる撮像データ（７５６画素分）が信号処理回路５に同時に供給されることとなる。また、ＣＣＤ２から周波数３６ＭＨｚで読み出された撮像信号を画質劣化させることなく、１３．５ＭＨｚに周波数変換して信号処理回路５に供給することができる。
【００６０】
なお、ラインメモリ部１３に記憶されている９６２画素から７５６画素を読み出すような手法については、ＣＣＤの全撮像領域の一部をビデオカメラ装置の手振れ量と方向に応じて切り出す、いわゆる予測手振れ補正等の技術にも流用可能である。
【００６１】
このように、当該実施の形態のデジタルビデオカメラ装置は、ラインメモリ部１３に対してＣＣＤ２の読み出し周波数である３６ＭＨｚの周波数で奇数ラインと偶数ラインの撮像データを２映像分書き込み、当該ラインメモリ部１３から１８ＭＨｚ或いは１３．５ＭＨｚで奇数ラインと偶数ラインの１映像分の撮像データを読み出すようにすることにより、ＣＣＤ２の動作周波数が変更された場合であっても、信号処理回路５の動作周波数や全体の設計や構成の変更を不要とすることができる。また、新たな部品の調達や製造工程の変更等によりコストを上昇させることなく、当該デジタルビデオカメラ装置の仕様変更を可能とすることができる。
【００６２】
最後に、上述の実施の形態は本発明の一例である。このため、本発明は上述の実施の形態に限定されることはない。例えば、上述の実施の形態の説明では、ラインメモリ部１３から１８ＭＨｚ或いは１３．５ＭＨｚの周波数で撮像データの読み出しを行うこととしたが、これは、ラインメモリ部１３からの読み出し周波数を変えるようにしてもよい。これにより、複数（例えばｍ個の周波数）の処理を可能とすることができる。また、ラインメモリ部１３からの読み出し周波数の変更と同時に、ラインメモリ部１３の系統数を複数系統（例えばｎ系統）に増やすようにしてもよい。そして、この他であっても、本発明に係る技術的思想を逸脱しない範囲であれば、例えば設計等に応じて種々の変更が可能であることは勿論である。
【００６３】
【発明の効果】
本発明に係る映像情報処理装置によれば、１水平期間に２ライン分のアナログ撮像信号を１ラインで読み出す撮像手段を用いた場合に、撮像手段から読み出したアナログ撮像信号をデジタル撮像データに変換するＡ／Ｄ変換器と信号処理手段との間に、第１，第２ラインメモリを直列に接続した第１系統と、第３ラインメモリを有する第２系統とに入力側が分岐されたラインメモリ部を設け、且つ、制御手段により撮像手段からＡ／Ｄ変換器までの間に発生するアナログ遅延量をキャンセルするように、Ａ／Ｄ変換器から出力されたデジタル撮像データのラインメモリ部への書き込みタイミングを制御すると共に、ラインメモリ部に書き込まれたデジタル撮像データを信号処理手段に設定されたタイミングに基づいて読み出し制御しているため、撮像手段からＡ／Ｄ変換器までの間に発生するアナログ遅延量を簡単に補正（吸収）可能とし、また、ＣＣＤの読み出し方式や駆動周波数が変更された場合であっても信号処理回路の変更を必要とせず、調整工程や製造工程の複雑化を防止することができ、低コスト化を実現することができるので、これにより使用勝手の良い映像情報処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る映像情報処理装置及び方法を適用した実施の形態のデジタルビデオカメラ装置のブロック図である。
【図２】実施の形態のデジタルビデオカメラ装置において、アナログ経路で発生するアナログ遅延量を、ラインメモリ部を用いて補正可能とする動作の説明に用いる波形図である。
【図３】実施の形態のデジタルビデオカメラ装置において、ＣＣＤの読み出し周波数と信号処理回路の動作周波数が異なる場合に、ラインメモリ部を用いて周波数変換を可能とする動作の説明に用いる図である。
【図４】従来のデジタルビデオカメラ装置のブロック図である。
【符号の説明】
１…レンズ、２…ＣＣＤ、３…ＣＤＳ・ＡＧＣ回路、４…Ａ／Ｄ変換器、５…信号処理回路、６…輝度信号の出力端子、７…色信号の出力端子、１０…タイミングジェネレータ、１１…アドレスコントローラ、１２…制御回路、１３…ラインメモリ部、２１…輝度・色分離部、２２…フィールドメモリコントロール部、２３…ＳＳＧ部、３１，３２，３３…ラインメモリ

Claims

１水平期間に２ライン分のアナログ撮像信号を１ラインで読み出す撮像手段と、
前記撮像手段から読み出した前記アナログ撮像信号をデジタル撮像データに変換するＡ／Ｄ変換器と、
第１，第２ラインメモリを直列に接続した第１系統と、第３ラインメモリを有する第２系統とに入力側が分岐されており、前記Ａ／Ｄ変換器から出力された前記デジタル撮像データが前記第１系統の前記第１ラインメモリと前記第２系統の前記第３ラインメモリとに分岐して入力される度に、前記第１系統側では前記第２ラインメモリに記録された２ライン前のデジタル撮像データが出力されると共に前記第１ラインメモリに記録された１ライン前のデジタル撮像データが前記第２ラインメモリに転送される一方、前記第２系統側では前記第３ラインメモリに記録された１ライン前のデジタル撮像データが出力されるラインメモリ部と、
前記ラインメモリ部内の前記第２ラインメモリから出力された前記第１系統のデジタル撮像データと、前記ラインメモリ部内の前記第３ラインメモリから出力された前記第２系統のデジタル撮像データとを同時に処理する信号処理手段と、
前記撮像手段から前記Ａ／Ｄ変換器までの間に発生するアナログ遅延量をキャンセルするように、前記Ａ／Ｄ変換器から出力された前記デジタル撮像データの前記ラインメモリ部への書き込みタイミングを制御すると共に、該ラインメモリ部に書き込まれた前記デジタル撮像データを前記信号処理手段に設定されたタイミングに基づいて読み出し制御する制御手段とを備えたことを特徴とする映像情報処理装置。
請求項１記載の映像情報処理装置において、
前記Ａ／Ｄ変換器から出力された前記デジタル撮像データを前記撮像手段の読み出しタイミングと同じタイミングで前記ラインメモリ部に書き込む一方、前記ラインメモリ部の読み出しタイミングを前記ラインメモリ部への書き込みタイミングよりも遅いタイミングに設定したことを特徴とする映像情報処理装置。