JP2010093771A5 - - Google Patents

Claims (17)

1. 基準クロックを単位時間だけ遅延させて複数の多相クロックを生成し、前記複数の多相クロックの何れか一つと前記基準クロックとの周波数が一致する時にイネーブルされるイネーブル信号を生成するように構成される多相クロック生成部と、
   前記イネーブル信号がイネーブルされると、第１の制御信号により前記複数の多相クロックの何れか一つを所定時間遅延させて前記基準クロックの位相と比較し、前記複数の多相クロックのうち、前記基準クロックと位相が一致する多相クロックを遅延クロックとして生成するように構成される多相クロック選択部と
   を含むことを特徴とするＤＬＬ回路。
2. 前記多相クロック生成部は、
   前記基準クロックと前記複数の多相クロックの何れか一つとの周波数を比較して、バイアス電圧及び前記イネーブル信号を生成するように構成される発振制御部と、
   前記バイアス電圧により発振周波数を調節し、単位時間だけ位相差を有する前記複数の多相クロックを生成するように構成される電圧制御発振部と
   を含むことを特徴とする請求項１に記載のＤＬＬ回路。
3. 前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数を比較して、前記バイアス電圧のレベルを上昇又は下降させることを特徴とする請求項２に記載のＤＬＬ回路。
4. 前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数が同一であるとき、前記イネーブル信号をイネーブルさせることを特徴とする請求項２に記載のＤＬＬ回路。
5. 前記多相クロック選択部は、
   前記複数の多相クロックを受信し、前記第１の制御信号に応じて遅延クロックを生成するように構成される遅延クロック生成部と、
   前記遅延クロックを所定時間だけ遅延してフィードバッククロックを生成する遅延モデリング部と、
   前記基準クロックと前記フィードバッククロックとの位相を比較して、前記第１の制御信号を生成する位相比較部と
   を含むことを特徴とする請求項１に記載のＤＬＬ回路。
6. 前記遅延クロック生成部は、前記第１の制御信号に応じて、前記複数の多相クロックの何れか一つを出力する第１のＭＵＸ部を備えることを特徴とする請求項５に記載のＤＬＬ回路。
7. バイアス電圧が印加されて基準クロックと同一の周波数で発振するクロックを単位時間だけ遅延して、複数の多相クロックを生成する電圧制御発振部と、
   前記複数の多相クロックを受信し、前記第１の制御信号に応じて遅延クロックを生成する遅延クロック生成部と、
   前記遅延クロックを受信し、所定時間遅延してフィードバッククロックを生成する遅延モデリング部と、
   前記複数の多相クロックの何れか一つと前記基準クロックとの周波数を比較して前記バイアス電圧を生成し、前記フィードバッククロックと前記基準クロックとの位相を比較して第１の制御信号を生成するＤＬＬ制御部と
   を含むことを特徴とするＤＬＬ回路。
8. 前記電圧制御発振部は、
   前記バイアス電圧により遅延量が調節される複数のディレイセルと、
   前記複数のディレイセルの数だけ具備され、前記複数のディレイセルの出力端に各々連結しており、前記複数の多相クロックを生成するように構成される複数のバッファーと
   を含むことを特徴とする請求項２又は７に記載のＤＬＬ回路。
9. 前記遅延クロック生成部は、前記第１の制御信号に応じて、前記複数の多相クロックの何れか一つを出力する第１のＭＵＸ部を備えることを特徴とする請求項７に記載のＤＬＬ回路。
10. 前記遅延クロック生成部は、前記第１の制御信号に応じて、前記第１のＭＵＸ部が出力する多相クロックの位相を微細調整する第１の位相混合部をさらに含むことを特徴とする請求項６又は９に記載のＤＬＬ回路。
11. 前記遅延クロック生成部は、
    前記第１の制御信号を受信して第２の制御信号を生成する合算器と、
    前記合算器の出力に応じて、前記複数の多相クロックの何れか一つを出力する第２のＭＵＸ部と
    をさらに含むことを特徴とする請求項６又は７に記載のＤＬＬ回路。
12. 前記遅延クロック生成部は、前記第２の制御信号に応じて、前記第２のＭＵＸ部が出力する多相クロックの位相を微細調整する第２の位相混合部をさらに含むことを特徴とする請求項１１に記載のＤＬＬ回路。
13. 前記ＤＬＬ制御部は、
    前記複数の多相クロックの何れか一つと前記基準クロックとの周波数を比較して、前記バイアス電圧及びイネーブル信号を生成するように構成される発振制御部と、
    前記イネーブル信号に応じて活性化し、前記フィードバッククロックと前記基準クロックとの位相を比較して前記第１の制御信号を生成する位相比較部と
    を含むことを特徴とする請求項７に記載のＤＬＬ回路。
14. 前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数を比較して、前記バイアス電圧のレベルを上昇又は下降させることを特徴とする請求項１３に記載のＤＬＬ回路。
15. 前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数が同一であるとき、前記イネーブル信号をイネーブルさせることを特徴とする請求項１３に記載のＤＬＬ回路。
16. 前記位相比較部は、
    前記基準クロックと前記フィードバッククロックとの位相を比較して、アップ信号又はダウン信号を生成する位相感知部と、
    前記イネーブル信号により活性化し、前記アップ信号及び前記ダウン信号に応じて前記第１の制御信号を生成する制御信号生成部と
    を含むことを特徴とする請求項５又は１３に記載のＤＬＬ回路。
17. 前記制御信号生成部は、前記イネーブル信号により活性化し、前記アップ信号又は前記ダウン信号のイネーブル回数によって前記第１の制御信号を生成することを特徴とする請求項１６に記載のＤＬＬ回路。