JP2010080900A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

【課題】従来の保護ダイオードは、それぞれ直径の異なる複数のｐｎ接合が同心円状に形成された１つの円形状であり、ゲートパッド電極の下方にこれと略同等の大きさ（面積）で配置されている。ＭＯＳＦＥＴのＥＳＤ耐量を向上させる手法として、保護ダイオードを構成するｐｎ接合の総面積を増加させることが知られているが、同心円状に形成された複数のｐｎ接合の接合面積の一部又は全部を増加させるのでは、チップ上での保護ダイオードの占有面積が増加する問題があった。
【解決手段】複数の保護ダイオードを並列接続した保護ダイオード群とし、保護ダイオード群の合計接合面積平均を所望の静電気放電耐量が確保できる値とする。合計接合面積平均を従来構造の接合面積平均と同等にすることで、従来と同等のＥＳＤ耐量を維持してチップ上での保護ダイオード群の占有面積を低減できる。
【選択図】 図１

Description

本発明は絶縁ゲート型半導体装置に係り、特に静電気放電耐量を向上した絶縁ゲート型半導体装置に関する。

従来の絶縁ゲート型半導体装置（例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、薄いゲート絶縁膜（酸化膜）を静電気放電（electrostatic discharge：以下ＥＳＤ）から保護するため、ゲート電極とソース電極間に保護ダイオードが接続され、更に保護用の抵抗体をゲート電極に接続している。

図２０は従来のＭＯＳＦＥＴを示す平面図である。

動作領域３５はＭＯＳＦＥＴのセル３６が多数配置され、各セル３６のゲート電極はゲート連結電極３４により動作領域３５外に引き出され、ゲートパッド電極３１と接続する。保護ダイオード３２は、ＭＯＳＦＥＴ５０と同一チップ上に集積化されている。

保護ダイオード３２はゲートパッド電極３１下方に配置され、ｐｎ接合ダイオードを複数接続した双方向のツェナーダイオードである。保護ダイオード３２は一端が各セル３６上を覆うソース電極（不図示）に接続し、他端がゲートパッド電極３１に接続する（例えば特許文献１参照。）。
特開２００２−４３５７４号公報

従来の保護ダイオード３２は、中心Ｃからの距離（半径）がそれぞれ異なる複数の環状のｐｎ接合が同心円状に形成された１つの円形状であり、ゲートパッド電極３１の下方にこれと略同等の大きさ（面積）で配置されている。

ＭＯＳＦＥＴのＥＳＤ耐量を向上させる手法として、保護ダイオードを構成するｐｎ接合の総面積を増加させることが知られている。しかし、同心円状に形成された複数のｐｎ接合の接合面積の一部又は全部を増加させるのでは、チップ上での保護ダイオードの占有面積が増加する。

従って、同じチップサイズで比較すると、動作領域の面積を縮小することになりＭＯＳＦＥＴのオン抵抗が増大する。あるいは同じ動作領域の面積を確保すると、チップサイズが拡大してしまう問題がある。

本発明は上述した諸々の事情に鑑み成されたもので、絶縁ゲート型半導体素子のトランジスタセルが配置される動作領域と、前記トランジスタセルのゲート電極に接続する一つのゲートパッド電極と、前記動作領域の外部に配置された保護ダイオード群とを備え、該保護ダイオード群は一の保護ダイオードと他の保護ダイオードとを並列接続して構成され、前記一の保護ダイオードと前記他の保護ダイオードはそれぞれ、ｐ型半導体領域とｎ型半導体領域からなる複数のｐｎ接合を有することにより解決するものである。

本実施形態に依れば、所望のＥＳＤ耐量を確保し、かつブレークダウン電圧や、リーク電流などの保護ダイオードの特性を従来と同等に維持した保護ダイオード群を、従来の保護ダイオードより小さい面積で提供することができる。

すなわち本実施形態の保護ダイオード群は、従来の一つの保護ダイオードを、複数（例えば４個）の同心状の保護ダイオードに分割し、これらを並列接続して１つのゲートパッド電極下方に配置したものである。分割された保護ダイオードの、同心状の最内周から最外周までのｐｎ接合の接合面積を平均し、それを４個の保護ダイオードについて合算した値が、所望のＥＳＤ耐量が得られる値に設定される。

従って、従来と同等のＥＳＤ耐量（従来のｐｎ接合の接合面積の平均値）を維持する場合には、保護ダイオード群としてのチップ上での占有面積を低減できる。

また保護ダイオードを形成するｐ型半導体領域およびｎ型半導体領域の形成条件は従来どおり維持されるので、ブレークダウン電圧やリーク電流特性等の、保護ダイオードの他の特性も維持したまま、保護ダイオード群の占有面積を低減できる。

一例として、マシンモデルのＥＳＤ耐量として１０００Ｖを確保する場合に、保護ダイオード群の面積を１．８４Ｅ＋５μｍ^２にすることができる。これは、同じ特性の従来構造の保護ダイオードの面積（５．７６Ｅ＋５μｍ^２）と比較して、６８％の低減となる。

本発明の実施の形態を、図１から図１９を参照して、動作領域にＭＯＳＦＥＴのトランジスタセルが設けられる場合を例に説明する。

まず、図１から図８を参照して第１の実施形態を説明する。図１は本実施形態のＭＯＳＦＥＴを示す平面図である。

ＭＯＳＦＥＴは、ゲートパッド電極１と、保護ダイオード群２と、動作領域５とを備える。

動作領域５には、多数のＭＯＳトランジスタセル６が配置される。以降、動作領域５とはＭＯＳトランジスタセル６の配置領域をいう。ゲートパッド電極１は、例えば動作領域５の外部に配置され、動作領域５の周囲に配置されるゲート連結電極４によりそれぞれのＭＯＳトランジスタセル６のゲート電極と接続される。

動作領域５のＭＯＳトランジスタセルは既知の構成であるので図示は省略するが、例えばｎ＋型の半導体基板の上にｎ−型半導体層を積層してドレイン領域とし、その表面にｐ型チャネル層を設ける。チャネル層を貫通するトレンチ内壁はゲート絶縁膜（酸化膜）で被膜され、トレンチ内にゲート電極が埋設される。トレンチに隣接したチャネル層表面にはｎ＋型ソース領域が形成され、ソース領域間のチャネル層表面にはｐ＋型のボディ領域が形成される。ゲート電極（トレンチ）はここでは格子状に設けられゲート電極に囲まれた領域がＭＯＳトランジスタセル６となる。ゲート電極上は層間絶縁膜で覆われ、その上にソース電極７が設けられる。

保護ダイオード群２は、ＭＯＳトランジスタセル６と同一チップ上に集積化され、ゲートパッド電極１の下方に配置される。保護ダイオード群２は、同等の形状の複数の保護ダイオードの集合であり、ここでは例えば４個の保護ダイオード２１、２２、２３、２４から構成される。すなわち１つのゲートパッド電極１の下方に４つの保護ダイオード２１〜２４が配置され、これらは並列接続される。

ここで、図１においては、ゲートパッド電極１とゲート連結電極４は同じ金属層により形成され、連続しているが、保護ダイオード群２上の破線で示した矩形の領域をゲートパッド電極１とする。

保護ダイオード群２は、ＭＯＳＦＥＴ１０のソース−ゲート間に接続され、外部の静電気や動作中の過電圧からゲート酸化膜を保護している。

図２を参照して保護ダイオード群２について説明する。図２（Ａ）は保護ダイオード群２の平面図であり、図２（Ｂ）は、１つの保護ダイオードの平面図である。

図２（Ａ）を参照して、ゲートパッド電極１は４つの保護ダイオード２１〜２４の最内周の、例えばｎ型半導体領域２ｎの上を少なくとも覆ってこれらとコンタクトするように設けられる。また、４つの保護ダイオード２１〜２４は最外周の、ここではｎ型半導体領域２ｎをそれぞれ共用している。つまり、それぞれの保護ダイオード２１〜２４の最外周のｎ型不純物領域２ｎは連続し、例えばその外形は矩形状に形成される。そして矩形状のｎ型不純物領域２ｎの２辺においてＭＯＳＦＥＴのソース電極７に接続する（図１参照）。これにより、４つの保護ダイオード２１〜２４は互いに並列接続される。

４つの保護ダイオード２１〜２４は、すべて同等の形状であるので、図２（Ｂ）を参照して、１つの保護ダイオード２１について説明する。

保護ダイオード２１は、チップを構成する基板の表面に例えば矩形状にポリシリコンを堆積し、ｎ型不純物とｐ型不純物をそれぞれ拡散してｎ型半導体領域２ｎと、ｐ型半導体領域２ｐを同心状に交互に配置してなり、複数（Ｎ周）のｐｎ接合が形成される。保護ダイオード２１のｐｎ接合部はここでは一例として円形状で、４つのｐｎ接合（Ｎ＝４）を有する。すなわち異なる直径の環状の４つ（４周）のｐｎ接合部Ｊ１１〜Ｊ１４が同心円状に形成される。ｐｎ接合は、その接合端をポリシリコン側面に露出しないように閉ループの形状を採用し、リーク電流を抑制している。

同様に、保護ダイオード２２は同心円状の４周のｐｎ接合部Ｊ２１〜Ｊ２４を有し、保護ダイオード２３は同心円状の４周のｐｎ接合部Ｊ３１〜Ｊ３４を有し、保護ダイオード２４は同心円状の４周のｐｎ接合部Ｊ４１〜Ｊ４４を有する。

本実施形態では、４つの保護ダイオード２１〜２４の合計接合面積平均の値を、所望の静電気放電耐量が確保できる値に設定している。合計接合面積平均の値とは、４つの保護ダイオード２１〜２４について対応する第Ｎ周目のｐｎ接合部の接合面積をそれぞれ合算し、各接合部ごとの接合面積（以下合計接合面積）を求め、第１周目の合計接合面積から第４周目の合計接合面積を平均した値である。

ここで、接合面積とは、１つのｐｎ接合部（例えばｐｎ接合部Ｊ１１）の長さ（円周）とポリシリコンの厚み（例えば７０００Å）の積である。

具体的には、保護ダイオード２１〜２４について同等の電位が印加されるｐｎ接合の接合面積をまず合算する。すなわち中心から第１周目のｐｎ接合部Ｊ１１、Ｊ２１、Ｊ３１、Ｊ４１の接合面積を合計した第１合計接合面積Ｊ１、第２周目のｐｎ接合部Ｊ１２、Ｊ２２、Ｊ３２、Ｊ４２のｐｎ接合面積を合計した第２合計接合面積Ｊ２、第３周目のｐｎ接合部Ｊ１３、Ｊ２３、Ｊ３３、Ｊ４３のｐｎ接合面積を合計した第３合計接合面積Ｊ３、第４周目のｐｎ接合部Ｊ１４、Ｊ２４、Ｊ３４、Ｊ４４のｐｎ接合面積を合計した第４合計接合面積Ｊ４を算出する。そして、各合計接合面積Ｊ１〜Ｊ４を平均した値である合計接合面積平均Ｊを、所望の静電気放電耐量が確保できる値に設定している。

合計接合面積平均Ｊを、従来の１つの保護ダイオード（図２０参照）の接合面積平均と同等にすることにより、従来構造の保護ダイオード３２と比較して、同等の特性を維持したまま保護ダイオード群２のチップ上での占有面積を低減することができる。ここで、従来構造における接合面積平均とは、複数のｐｎ接合部の異なる接合面積を平均した値である。

以下これについて説明する。

図３は、本実施形態の保護ダイオード群２のうちの１つの保護ダイオード２１（図３（Ａ））と従来の保護ダイオード３２（図３（Ｂ））を示す平面図である。

保護ダイオード２１は、中心となるｎ型半導体領域２ｎの直径Ｄ１が例えば１５１μｍである。また、中心から第１周目のｐｎ接合部Ｊ１１と第２周目のｐｎ接合部Ｊ１２間のｐ型半導体領域２ｐの幅Ｗ１が１４μｍ、第２周目のｐｎ接合部Ｊ１２と第３周目のｐｎ接合部Ｊ１３間のｎ型半導体領域２ｎの幅Ｗ２が３μｍ、第３周目のｐｎ接合部Ｊ１３と第４周目のｐｎ接合部Ｊ１４間のｐ型半導体領域２ｐの幅Ｗ３が１４μｍである。

最外周のｎ型半導体領域２ｎは、他の保護ダイオード２２〜２４と共有している。本実施形態では、便宜上保護ダイオード２１〜２４の最外周のｎ型半導体領域２ｎを実線で環状に示しているが、この領域は、各保護ダイオード２１〜２４間のｎ型半導体領域２ｎと連続した領域である。

また、最外周のｎ型半導体領域２ｎは、ｐｎ接合部Ｊ１２−ｐｎ接合部Ｊ１３間のｎ型半導体領域２ｎと同等の幅Ｗ２は確保されている。尚、最外周のｎ型半導体領域２ｎの幅Ｗ２は隣り合う保護ダイオードと重畳してもよい。

また、一例として不純物濃度は、ｎ型半導体領域２ｎが１Ｅ１９ｃｍ^−３程度、ｐ型半導体領域２ｐが１Ｅ１７ｃｍ^−３程度である。

ここでは、従来の保護ダイオード３２は、ＥＳＤ耐量のほか、ブレークダウン電圧やリーク電流特性などが本実施形態の保護ダイオード２１と同等であるとする。

すなわち図３（Ｂ）を参照して、保護ダイオード３２は、４つのｐｎ接合部ｊ１１〜ｊ１４を有し、ｐｎ接合部ｊ１１−ｐｎ接合部ｊ１２間のｐ型半導体領域３２ｐの幅Ｗ１、およびｐｎ接合部ｊ１２−ｐｎ接合部ｊ１３間のｎ型半導体領域３２ｎの幅Ｗ２と、ｐｎ接合部ｊ１３−ｐｎ接合部ｊ１４間のｐ型半導体領域３２ｐの幅Ｗ３は、保護ダイオード２１と同等である。また、ｎ型半導体領域３２ｎとｐ型半導体領域３２ｐの不純物濃度もそれぞれ、保護ダイオード２１と同等である。

本実施形態の保護ダイオード２１〜２４は、ゲートパッド電極１とコンタクトする中心のｎ型半導体領域２ｎの面積を縮小し、それ以外のｎ型半導体領域２ｎおよびｐ型半導体領域２ｐの幅は、従来の保護ダイオード３２と同等である。

保護ダイオードのＥＳＤ耐量は、許容電力［Ｗ］によって決まり、許容電力は、ｐｎ接合容量と相関関係がある。具体的には、ＥＳＤ耐量は保護ダイオードの接合面積平均または合計接合面積平均に依存する。

尚、本実施形態における合計接合面積平均と従来構造の接合面積平均との比較については、いずれも接合面積の異なる（印加される電位の異なる）第１周目から第４周目の接合面積の平均を求める手法は同じであり、その前提として本実施形態では４つの保護ダイオードについて同じ電位が印加されるｐｎ接合部（Ｎ周目同士）を予め合計している。

図４は、接合面積平均または合計接合面積平均と、ＥＳＤ耐量との関係を示す図である。

Ｘ軸が（合計）接合面積平均［μｍ^２］であり、Ｙ軸がエネルギー［Ｊ］換算したＥＳＤ耐量である。プロットされた点Ａ、Ｂ、Ｃは、それぞれ大きさ（最外周までの半径）の異なる（小、中、大）３種の従来構造の保護ダイオード３２の接合面積平均の実測値である。また点Ｄおよび点Ｅは本実施形態の保護ダイオード群２の合計接合面積平均の実測値であり点Ｄが２個の保護ダイオードを並列接続した場合であり、点Ｅが４個の保護ダイオードを並列接続した場合である。

これらの保護ダイオード３２および保護ダイオード群２は、全てｐ型半導体領域（例えばｐ型半導体領域２ｐ）及びｎ型半導体領域（例えばｎ型半導体領域２ｎ）の幅Ｗ１〜Ｗ３および、製造条件が同一であり、ｐｎ接合の数Ｎは４である。

この結果からも明らかなように、（合計）接合面積平均が大きいほうがＥＳＤ耐量を増やすことができる。また、（合計）接合面積平均が同じ保護ダイオード（群）は、同じＥＳＤ耐量が得られる。

同じ（合計）接合面積平均であれば、例えば１つの保護ダイオード（群）を構成するｐｎ接合数が変化しても同じＥＳＤ耐量が得られ、また、保護ダイオード（群）の大きさが変わっても同じＥＳＤ耐量を得られる。

そこで、本実施形態では、従来ゲートパッド電極の下方に設けられていた１つの保護ダイオードを、複数（例えば４つ）に分割し、それらを並列接続して保護ダイオード群２を構成し、保護ダイオード群２の合計接合面積平均の値を、所望の静電気放電耐量が確保できる値にした。この構成において、従来の保護ダイオードの接合面積平均と同等の値（同等の静電気放電耐量）を維持すると、保護ダイオード群２の占有面積を低減することができる。

図５および図６は、本実施形態の保護ダイオード群２の合計接合面積平均と従来の保護ダイオード３２の接合面積平均が同等となるようにそれぞれのｐｎ接合部を設計した場合の一例を示す表である。

図５が本実施形態の保護ダイオード２１（図２（Ｂ）、図３（Ａ））と、保護ダイオード群２（図２（Ａ））の設計値であり、図６が従来構造の保護ダイオード（図３（Ｂ））の設計値である。

図５（Ａ）では１つの保護ダイオード２１のｐｎ接合部Ｊ１１〜Ｊ１４のそれぞれについて、中心Ｃ（図２（Ｂ）参照）からの距離（半径）、円周長、接合面積を示す。尚、保護ダイオード２２〜２４についても同じ値である。

また、図５（Ｂ）は保護ダイオード２１〜２４の第１周目から第４周目までを合計した円周長と、第１合計接合面積Ｊ１から第４接合面積平均Ｊ４の値、および合計接合面積平均Ｊの値を示す。

図５（Ａ）に示す条件で保護ダイオード群２を構成することにより、図５（Ｂ）の如く保護ダイオード群２の合計接合面積平均Ｊは、１６００μｍ^２となる。

図５（Ｃ）は、同じ特性の従来の保護ダイオード３２における、中心Ｃから各接合部ｊ１１〜ｊ１４までの距離（半径）、円周長及び接合面積である。ｐｎ接合部ｊ１１〜ｊ１４の接合面積平均ｊは同じく１６００μｍ^２である。

図７は、保護ダイオード群２の占有面積を示す図であり、図７（Ａ）が図５（Ａ）（Ｂ）に示す値で保護ダイオード群２を構成した場合の平面図であり、図７（Ｂ）が図６に示す値で従来の保護ダイオード３２を構成した場合の平面図である。

尚、図７において、それぞれの円は、各保護ダイオード２１〜２４、従来の保護ダイオード３２の最外周の形状を示すとする。

図５（Ａ）（Ｂ）に示した値で保護ダイオード２１〜２４および保護ダイオード群２を構成すると、保護ダイオード２１〜２４の直径がそれぞれ２１３μｍとなり、保護ダイオード群２の占有面積は、４２９μｍ×４２９μｍとなる（図７（Ａ））。これに対して、従来構造の保護ダイオード３２の占有面積は７５９μｍ×７５９μｍとなる（図７（Ｂ））。

本実施形態では複数の保護ダイオード２１〜２４に分割することにより、破線で囲まれた、それぞれの保護ダイオード２１〜２４が互いに近接する領域での接合面積が稼げるため、合計接合面積平均として従来の保護ダイオード３２の接合面積平均と同等の値を維持した場合に、保護ダイオード群２の占有面積を６８％低減することができる。

保護ダイオード群２の面積が小さくなる分、ＭＯＳＦＥＴの動作領域５の面積（図１参照）を増やすことができ、同一チップサイズのオン抵抗低減効果が得られる。また、同一の動作領域５の面積を維持するなら、チップサイズを小型化できる。

図８は、チップサイズごとに、従来の保護ダイオード３２の占有面積、動作領域５の面積およびチップのオン抵抗と、本実施形態の保護ダイオード群２の占有面積、動作領域の面積およびチップのオン抵抗とを比較し、オン抵抗低減効果を算出した図である。

ここでオン抵抗は、単位面積当たりのオン抵抗Ｒｄｓ（ｏｎ）、すなわちＲｄｓ（ｏｎ）・Ａ（Ａは動作領域の面積である）を、１０ｍΩ・ｍｍ^２として算出した。また、実際には動作領域５の外周にはゲート連結電極４等が配置されるが、ここでは、動作領域５がチップ端部まで存在すると仮定して算出した。

このように、本実施形態によれば、いずれのチップサイズにおいてもオン抵抗を低減することができる。また本実施形態では、チップサイズが小さいほうが（保護ダイオード群２のチップ面積に対する占有面積割合が大きくなるので）オン抵抗低減効果が高いことがわかる。

図９および図１０を参照して、本発明の第２の実施形態を説明する。図９（Ａ）は第２の実施形態の保護ダイオード群２を示す平面図であり、図９（Ｂ）は、各保護ダイオード２１’〜２４’と保護ダイオード群２の設計値の一例である。尚図９（Ｂ）では保護ダイオード２１’についてのみ示しているが、保護ダイオード２２’〜２４’も同じ値である。

また、図１０は、比較のために、図９の保護ダイオード群２の合計接合面積平均と同じ接合面積平均を有する、矩形の１つの保護ダイオード３２の平面図（図１０（Ａ））と、その設計値（図１０（Ｂ））である。

図９（Ａ）を参照して、保護ダイオード群２は、ｐｎ接合部Ｊ１１〜Ｊ１４を矩形に形成し、同心状に配置した保護ダイオード２１’及びこれと同じパターンの保護ダイオード２２’〜２４’によって構成される。ここで同心状とは、相似状のｐｎ接合部の中心が一致していることである。

保護ダイオード２１’〜２４’を矩形にすることで、保護ダイオード２１’〜２４’間のデッドスペースがなくなるので、保護ダイオード群２としての占有面積を更に低減できる。

例えば、保護ダイオード２１’は、中心のｎ型半導体領域２ｎの一辺を１１２μｍとし、それ以外のｎ型半導体領域２ｎおよびｐ型半導体領域２ｐの幅をそれぞれ図２の幅Ｗ２、Ｗ３と同等とし、それぞれのｐｎ接合部Ｊ１１〜Ｊ１４を図９（Ｂ）に示す値で設計する。これにより、４つの保護ダイオード２１’〜２４’の各ｐｎ接合部の合計接合面積Ｊ１〜Ｊ４を図示の値とし、合計接合面積平均Ｊを１６００μｍ^２とする。この保護ダイオード２１’〜２４’の占有面積はそれぞれ、１７４μｍ×１７４μｍであり、保護ダイオード群２の占有面積は、３５１μｍ×３５１μｍである。

一方、図１０（Ｂ）の設計値によって形成した、同じ接合面積平均（１６００μｍ^２）を有する保護ダイオード３２は占有面積が６０３μｍ×６０３μｍである。従って、本実施形態によれば、占有面積を７９％低減できる。

図１１を参照して、本発明の第３の実施形態を説明する。図１１は第３の実施形態の保護ダイオード群２を示す平面図である。ゲートパッド電極が、例えばチップのコーナーに配置される場合に、ゲートパッド電極のコーナーの１つをカットし扇状にし、ゲートパッド電極の形状に応じて、図９の１つの保護ダイオード２４’をなくしたものである。このように、必要なＥＳＤ耐量を確保出来れば、保護ダイオード群は４つの保護ダイオードに限らない。また、ゲートパッド電極の保護ダイオードを形成しない領域を、トランジスタセルが配置される動作領域として活用することもできる。

図１２を参照して、本発明の第４の実施形態を説明する。図１２は第４の実施形態の保護ダイオード群２を示す平面図である。図１１と同様に、ゲートパッド電極が、例えばチップのコーナーに配置される場合に、ゲートパッド電極のコーナーの１つをカットし扇状にし、ゲートパッド電極の形状に応じて、図２の１つの保護ダイオード２４を形状は同じままで保護ダイオード２１、２２、２３より小さくしたものである。このように、所望のブレークダウン電圧が維持できれば、保護ダイオード２４のｎ型半導体領域２ｎおよびｐ型半導体領域２ｐの幅と、保護ダイオード２１、２２、２３のｎ型半導体領域２ｎおよびｐ型半導体領域２ｐの幅を変えてもよい。また、保護ダイオード２４のゲートパッド電極１とコンタクトする中心のｎ型半導体領域２ｎの面積を縮小し、それ以外のｎ型半導体領域２ｎおよびｐ型半導体領域２ｐの幅は保護ダイオード２１、２２、２３と同じとしてもよい。これにより、図１１のように保護ダイオードの数を減らした場合に比べて、ＥＳＤ耐量を有効に確保することができる。

図１３を参照して、本発明の第５の実施形態を説明する。図１３は第５の実施形態の保護ダイオード群２を示す平面図である。図１１と同様に、ゲートパッド電極が、例えばチップのコーナーに配置される場合に、ゲートパッド電極のコーナーの１つをカットし扇状にし、ゲートパッド電極の形状に合わせて、図９の１つの保護ダイオード２４’の形状を変形し同心状にｎ型半導体領域２ｎおよびｐ型半導体領域２ｐを配置したものである。このように、保護ダイオード群２のそれぞれの保護ダイオードの形状を変えてもよく、図１２に比べてさらにＥＳＤ耐量を有効に確保することができる。

図１４を参照して、本発明の第６の実施形態を説明する。図１４は第６の実施形態の保護ダイオード群２を示す平面図である。ゲートパッド電極が、例えば八角形であれば、ゲートパッド電極の形状に合わせて、保護ダイオードのｐｎ接合部の形状を円や矩形以外の図１４のような形状にし、同心状にｎ型半導体領域２ｎおよびｐ型半導体領域２ｐを配置してもよい。これにより、ゲートパッド電極の形状を最大限活用しＥＳＤ耐量を有効に確保することができる。また、ゲートパッド電極の形状によらず、適宜保護ダイオードの形状を選択することも可能である。

図１５を参照して、本発明の第７の実施形態を説明する。図１５は第７の実施形態の保護ダイオード群２を示す平面図である。保護ダイオード群２を構成する保護ダイオードの数は、４つに限らず、図１５のように２つでも、図１１のように３つでも、いくつでもよい。ゲートパッド電極の大きさ、必要とされるＥＳＤ耐量あるいはブレークダウン電圧に応じて保護ダイオードの数は適宜選択可能である。

図１６を参照して、本発明の第８の実施形態を説明する。図１６は第８の実施形態の保護ダイオード群２を示す平面図である。図２の１つの保護ダイオード２４の形状を矩形に変形し同心状にｎ型半導体領域２ｎおよびｐ型半導体領域２ｐを配置したものである。このように、保護ダイオード群２のそれぞれの保護ダイオードの形状を変えてもよい。図１６ではゲートパッド電極を矩形としているが、ゲートパッド電極の形状によって、保護ダイオード群２のそれぞれの保護ダイオードの形状を変える必要が生じた場合に有効である。

図１７を参照して、本発明の第９の実施形態を説明する。図１７は第９の実施形態の保護ダイオード群２を示す平面図である。図２の１つの保護ダイオード２４の形状を変形し、同心状ではない（相似状ではないｐｎ接合部の組合せ）形状としたものである。所望のブレークダウン電圧が維持できれば、保護ダイオード２４内のｎ型半導体領域２ｎおよびｐ型半導体領域２ｐの幅を一定とする必要はなく、必要最小限の幅が確保されればよい。

図１８を参照して、本発明の第１０の実施形態を説明する。図１８は、第１０の実施形態を説明する平面図である。第１の実施形態では、ゲートパッド電極１の下方に、これと重畳して保護ダイオード群２が配置される場合を説明したが、ゲートパッド電極１と保護ダイオード群２とは完全に重畳しなくてもよい。

図１８（Ａ）は、ゲートパッド電極１と保護ダイオード群２が非重畳の場合の平面図である。図１８（Ａ）において、ゲートパッド電極１は、動作領域５上に配置された略円形の金属層とする。

例えばゲートパッド電極１に、直径が３００μｍ程度のバンプ電極（不図示）を固着するような場合には、ゲートパッド電極１はバンプ電極の径に応じて大きくする必要がある。また、バンプ電極は、外部の配線基板等のパターンによりその配置が制約を受ける場合もあり、ゲートパッド電極１もチップ上で自由に配置ができない問題もある。このような場合は、保護ダイオード群２とゲートパッド電極１の少なくとも一部を非重畳に配置するとよい。

具体的には、ゲート電極層とソース電極層をそれぞれ２層構造とする。そして破線で示す１層目の第１ゲート電極層１１が保護ダイオード群２と接続し、ゲート連結電極４を形成する。実線で示す２層目の第２ゲート電極層１２は一部（図１８（Ａ）では保護ダイオード群２上でこれと重畳する略矩形の領域）が第１ゲート電極層１１とも重畳してこれとコンタクトし、保護ダイオード群２と非重畳となる第２ゲート電極層１２によってゲートパッド電極１が設けられる。

また破線で示す１層目の第１ソース電極層１７は、ＭＯＳトランジスタセル６のソース領域とコンタクトして動作領域５上を覆って設けられ、実線で示す２層目の第２ソース電極層１８は、第２ゲート電極層１２の形成領域を除いてゲートパッド電極１を囲むように動作領域５上に設けられ、第１ソース電極層１７とコンタクトする。この場合、第１ソース電極層１７と第２ゲート電極層１２の重畳する領域は絶縁膜が配置される。

これにより、例えばゲートパッド電極１がチップのコーナー部に配置できない場合であっても、保護ダイオード群２はチップのコーナー部など、ＭＯＳトランジスタセル６の配置の均等化を妨げにくい領域、あるいはＭＯＳトランジスタセル６が配置されない、いわゆる無効領域に配置できる。更に本実施形態では、従来と同等の能力で保護ダイオード群２の面積を低減できるので、ゲートパッド電極１の位置によらず、動作領域５の有効活用が可能となる。

図１８（Ｂ）は、保護ダイオード群２を図１８（Ａ）と異なる形状にした場合の一例である。例えば４つの保護ダイオード２１、２２、２３、２４からなる保護ダイオード群２は、図１８（Ａ）のごとく２行２列のマトリクス状に限らず、図１８（Ｂ）の如く４行１列（１列４行）の形状、あるいはチップのコーナー部を利用したＬ字形状に配置してもよい。

更に、図示は省略するが、図１８の如く、ゲート電極およびソース電極をそれぞれ２層構造とすることにより、ゲートパッド電極１と保護ダイオード群２の一部を重畳させることも可能である。

図１９を参照して、本発明の第１１の実施形態を説明する。第１１の実施形態は、保護ダイオード群２を構成する複数の保護ダイオードの最外周のｎ型半導体領域２ｎ（またはｐ型半導体領域２ｐ）を、離間して配置するものである。

チップサイズの小型化や、ゲートパッド電極１の位置の制約等により、チップ上での保護ダイオード群２の配置領域にも制約が出る場合は、保護ダイオード群２を分割して配置することができる。

図１９の如く、ゲート連結電極４の下方には、これと一部重畳し、動作領域５の外周を囲む導電層（例えば不純物を導入したポリシリコン層）によってゲート引き出し部３が設けられている。尚、図示は省略しているが、ゲート引き出し部３は、図１から図１８でも同様に、ゲート連結電極４下方に設けられている。ゲート引き出し部３はＭＯＳトランジスタセル６のゲート電極とゲート連結電極４とを接続する。ゲート連結電極４は、不図示のゲートパッド電極１に接続する。

第１１の実施形態では、ゲート引き出し部３のポリシリコン層に、保護ダイオード２１〜２４を設ける。保護ダイオード２１〜２４は、最外周の（ここでは）ｎ型半導体領域２ｎを共用せず、これらが互いに離間するように配置される。

そして、４つの保護ダイオード２１〜２４の最内周のｎ型半導体領域２ｎとコンタクトするように、これらの上に金属層Ｍを延在し、それぞれの保護ダイオード２１〜２４を接続する。金属層Ｍは、例えばゲート連結電極４を利用できる。更に、各保護ダイオード２１〜２４の最外周のｎ型不純物領域２ｎは、ソース電極７とコンタクトする。

これにより、ＭＯＳＦＥＴのソース−ゲート間に４つの保護ダイオード２１〜２４からなる保護ダイオード群２を並列接続したこととなる。そしてそれぞれ保護ダイオード２１〜２４は、例えばその直径がわずか２１３μｍであるので、チップ上での狭小な無効領域（ＭＯＳトランジスタセル６が配置できない領域）を活用して、保護ダイオード群２を配置することができる。

図１９では、ゲート引き出し部３と完全に重畳するように保護ダイオード２１〜２４を配置する場合を例に示したが、これに限らない。例えばゲート引き出し部３が保護ダイオード２１（２２〜２４も同様）の直径より狭い場合は、例えば図１及び図１８の如くゲート引き出し部３から突出するようにポリシリコン層をパターンニングし、そこに保護ダイオード２１を設ければよい。

また、図１９では４つの保護ダイオード２１〜２４をそれぞれ離間して配置した場合を例に説明したが、これに限らない。すなわち保護ダイオード群２を構成する各保護ダイオードが、ゲート連結電極４及びソース電極７間に並列接続されればよく、例えば３つの保護ダイオードが最外周のｎ型（ｐ型）半導体領域を共有し、１つの保護ダイオードがこれらと離間してゲート連結電極４およびソース電極７によって並列接続される構成であってもよい。

各保護ダイオード２１〜２４を分割することにより、保護ダイオード群２の配置の自由度が更に向上する。

また、図１９では、ソース電極７が１層の場合を例に示したが、図１８の如くソース電極層およびゲート電極層が２層構造であってもよい。その場合、例えば金属層Ｍは第１ゲート電極層１１が利用でき、ソース電極７は、第１ソース電極層１７を利用できる。

第１０の実施形態および第１１の実施形態において、図９の如く保護ダイオード群２のそれぞれのｐｎ接合部を矩形に設けてもよい。更に、第４の実施形態（図１２）の如く、保護ダイオード２１〜２４は全てが同じ大きさでなくてもよく、第５の実施形態（図１３）、第６の実施形態（図１４）、第７の実施形態（図１５）、第８の実施形態（図１６）、第９の実施形態（図１７）のパターンであってもよい。

いずれの実施形態の場合であっても、各保護ダイオード２１〜２４は、それぞれの端面（側面）が露出しないように配置する。すなわち、それぞれのｐｎ接合部を同心状に閉ループ状に配置すると、それぞれの端面（側面）が露出せず、リーク電流を防止できるので望ましい。

以上、本実施形態では動作領域に形成される絶縁ゲート型半導体素子としてＭＯＳＦＥＴを例に説明したが、これに限らず、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）等他の絶縁ゲート型半導体素子であっても同様に実施でき、同様の効果が得られる。

本実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本実施形態の絶縁ゲート型半導体装置を従来構造と比較した平面図である。 本実施形態の絶縁ゲート型半導体装置を説明するための特性図である。 本実施形態の絶縁ゲート型半導体装置の設計値を示す図である。 従来構造の保護ダイオードの設計値を示す図である。 本実施形態の絶縁ゲート型半導体装置を従来構造と比較した平面図である。 本実施形態の絶縁ゲート型半導体装置を従来構造と比較した特性図である。 本実施形態の第２の実施の形態を説明する（Ａ）平面図、（Ｂ）設計値の一覧である。 従来の他の形態を説明するための（Ａ）平面図、（Ｂ）設計値の一覧である。 本実施形態の第３の実施の形態を説明する平面図である。 本実施形態の第４の実施の形態を説明する平面図である。 本実施形態の第５の実施の形態を説明する平面図である。 本実施形態の第６の実施の形態を説明する平面図である。 本実施形態の第７の実施の形態を説明する平面図である。 本実施形態の第８の実施の形態を説明する平面図である。 本実施形態の第９の実施の形態を説明する平面図である。 本実施形態の第１０の実施の形態を説明する平面図である。 本実施形態の第１１の実施の形態を説明する平面図である。 従来の絶縁ゲート型半導体装置を説明する平面図である。

符号の説明

１ ゲートパッド電極
２ 保護ダイオード群
２ｎ ｎ型半導体領域
２ｐ ｐ型半導体領域
４ ゲート連結電極
５ 動作領域
６ セル
７ ソース電極
１０ ＭＯＳＦＥＴ
１１ 第１ゲート電極層
１２ 第２ゲート電極層
１７ 第１ソース電極層
１８ 第２ソース電極層
２１、２２、２３、２４ 保護ダイオード
２１’、２２’、２３’、２４’ 保護ダイオード
３１ ゲートパッド電極
３２ 保護ダイオード
３４ ゲート連結電極
３５ 動作領域
３６ セル
Ｊ１１、Ｊ１２、Ｊ１３、Ｊ１４ ｐｎ接合部
Ｊ２１、Ｊ２２、Ｊ２３、Ｊ２４ ｐｎ接合部
Ｊ３１、Ｊ３２、Ｊ３３、Ｊ３４ ｐｎ接合部
Ｊ４１、Ｊ４２、Ｊ４３、Ｊ４４ ｐｎ接合部
Ｊ１、Ｊ２、Ｊ３、Ｊ４ 合計接合面積
Ｊ、ｊ 合計接合面積平均
ｊ１１、ｊ１２、ｊ１３、ｊ１４ ｐｎ接合部

Claims (12)

1. 絶縁ゲート型半導体素子のトランジスタセルが配置される動作領域と、
   前記トランジスタセルのゲート電極に接続する一つのゲートパッド電極と、
   前記動作領域の外部に配置された保護ダイオード群とを備え、
   該保護ダイオード群は一の保護ダイオードと他の保護ダイオードとを並列接続して構成され、前記一の保護ダイオードと前記他の保護ダイオードはそれぞれ、ｐ型半導体領域とｎ型半導体領域からなる複数のｐｎ接合を有することを特徴とする絶縁ゲート型半導体装置。
2. 前記保護ダイオードは、前記ゲートパッド電極の下方に配置されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 前記動作領域の周囲に導電層が設けられ、該導電層の一部に前記保護ダイオードが設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
4. 前記保護ダイオード群の前記一の保護ダイオードと前記他の保護ダイオードはそれぞれ、同心状に配置されたｐ型半導体領域とｎ型半導体領域からなる複数のｐｎ接合を有することを特徴とする請求項２または請求項３に記載の絶縁ゲート型半導体装置。
5. 前記一の保護ダイオードと前記他の保護ダイオードはそれぞれＮ個のｐｎ接合を有し、対応する各ｐｎ接合毎に合計した接合面積の第１周目から第Ｎ周目までの平均値を、所望の静電気放電耐量が確保できる値とすることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
6. 前記一の保護ダイオードと前記他の保護ダイオードは、同等の形状からなることを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
7. 前記一の保護ダイオードおよび他の保護ダイオードは矩形であることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
8. 前記一の保護ダイオードおよび他の保護ダイオードは円形状であることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
9. 前記保護ダイオード群は４つの保護ダイオードから構成されることを特徴とする請求項７または請求項８に記載の絶縁ゲート型半導体装置。
10. 前記一の保護ダイオードと前記他の保護ダイオードは、それぞれの最外周のｐ型半導体領域またはｎ型半導体領域を共用することを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
11. 前記一の保護ダイオードと前記他の保護ダイオードは、それぞれの最外周のｐ型半導体領域またはｎ型半導体領域が互いに離間して配置され、金属層で接続されることを特徴とする請求項７または請求項８に記載の絶縁ゲート型半導体装置。
12. 前記一の保護ダイオードと前記他の保護ダイオードは、それぞれの端面が露出しないことを特徴とする請求項１０または請求項１１に記載の絶縁ゲート型半導体装置。

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