JP2010067327A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消去ベリファイの精度に拘わらず正常な読み出し動作を可能とした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤストリングを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続され、前記ＮＡＮＤストリングの選択ワード線に読み出し用電圧を、非選択ワード線にセルデータによらずセルがオンする読み出しパス電圧を与えるデータ読み出し時、前記第１及び第２の選択ゲート線のいずれかに隣接するワード線が非選択の場合にこれに、他の非選択ワード線に与える第１の読み出しパス電圧より高い第２の読み出しパス電圧を与える。
【選択図】図７

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置に係り、特にＮＡＮＤ型フラッシュメモリに関する。

電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニット（ＮＡＮＤストリング）を構成する。ＮＡＮＤストリングの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続する。この様なＮＡＮＤストリング構成により、ＮＯＲ型と比べて単位セル面積が小さくてしかも大容量記憶が可能となる。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（以下、一例として浮遊ゲートを用いる）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲートに電子を注入したしきい値電圧の高い状態をたとえばデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込みしきい値分布を細分化して、４値等の多値記憶も行われている。

ＮＡＮＤ型フラッシュメモリのデータ書き込みは、選択ワード線に沿って配列された全メモリセル（或いはその半分）を１ページとして、ページ単位で行われる。具体的に書き込みは、選択ワード線に書き込み電圧Ｖｐｇｍを与えて、セルチャネルから浮遊ゲートにＦＮトンネリングにより電子を注入するという動作として行われる。この場合、ビット線から書き込みデータ“０”，“１”に応じてＮＡＮＤセルチャネルの電位が制御される。

即ち、“０”書き込みの場合は、ビット線にＶｓｓを与えて、これをオンさせた選択ゲートトランジスタを介して選択セルのチャネルまで転送する。選択ワード線に書き込み電圧Ｖｐｇｍを与えると、選択セルでは浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される。一方、“１”書き込み（非書き込み）の場合は、ビット線にＶｄｄを与えて、ＮＡＮＤセルチャネルをＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電してフローティング状態にする。選択ワード線に書き込み電圧を与えると、セルチャネルがワード線からの容量結合により電位上昇して、浮遊ゲートへの電子注入が禁止される。

データ書き込みに先立って、ブロック単位でセルのしきい値電圧を負の状態にリセットするデータ消去が行われる。具体的にデータ消去は、ブロック内の全ワード線を０Ｖとし、ｐ型ウェルに消去電圧Ｖｅｒａを与えて、セルの浮遊ゲートの電子を基板に放出させる動作として行われる。

消去状態を確認する消去ベリファイは、ＮＡＮＤストリングの全セルのしきい値電圧が負になったことを確認するもので、原理的には全ワード線を接地電圧以上の所定電圧（一例として、０Ｖ）として、ビット線からＮＡＮＤセルユニットに電流が流れるか否かを判定すればよい（たとえば、特許文献１参照）。

しかしこの方法は、ワード線駆動に負電圧を用いないとすれば、セルのしきい値が０Ｖ以下になったか否かを確認するにとどまる。これに対して消去セルの負しきい値を確認するためには、たとえば、ＮＡＮＤストリングに対して、通常の読み出し時とは逆に、ソース線ＣＥＬＳＲＣ側からビット線ＢＬ側へとセル電流を流す方法が用いられる。

即ちＮＡＮＤストリングの全ワード線を０Ｖとして、ソース線側ＣＥＬＳＲＣからビット線ＢＬに電流を流す。全セルのしきい値が概略−Ｖｔｈ以下になっていれば、ビット線はＶｔｈまで充電される。従ってこのビット線充電レベルを検出することにより、負しきい値レベルを確認することができる（たとえば、特許文献２参照）。

一方、通常の読み出しと同様に、ビット線からセルソース線に電流を流す方式でも、セルの消去しきい値レベルを確認する方法はある。これは、ワード線を０Ｖに保持しながら、ソース線やｐ型ウェルに正電圧Ｖ０を与え、ビット線や選択ゲート線の駆動には通常の駆動電圧に上記正電圧Ｖ０を上乗せして、実質的に負のセルしきい値レベルを確認する方法である（たとえば、特許文献３参照）。

消去ベリファイの手法をいくつか説明したが、消去ベリファイの問題として、選択ゲート線からのノイズにより、選択ゲート線に隣接するワード線下のセルが、十分に消去されていないにも拘わらず、消去と判定される可能性がある。即ち、ＮＡＮＤストリングをビット線に接続するために選択ゲート線に選択信号を与えると、容量カップリングにより、たとえば０Ｖに保持されるべき隣接ワード線が一時的に電位上昇する。この結果、その隣接ワード線下のセルは、未消去であってもオンになり、消去ベリファイがパスとなってしまう。

この問題は、セルアレイの微細化、大容量化が進むにつれて大きくなる。また、多値化により狭いセルしきい値分布を高精度に設定する必要がある場合に、そのしきい値設定を困難にする可能性がある。
特開２００４−０３０８９７号公報 特開２００７−３０５２０４号公報 特開２００８−１０３００３号公報

この発明は、消去ベリファイの精度に拘わらず正常な読み出し動作を可能とした不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤストリングを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続され、
前記ＮＡＮＤストリングの選択ワード線に読み出し用電圧を、非選択ワード線にセルデータによらずセルがオンする読み出しパス電圧を与えるデータ読み出し時、前記第１及び第２の選択ゲート線のいずれかに隣接するワード線が非選択の場合にこれに、他の非選択ワード線に与える第１の読み出しパス電圧より高い第２の読み出しパス電圧を与えることを特徴とする。

この発明の他の態様による不揮発性半導体記憶装置は、複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、第１及び第２の選択ゲートトランジスタの少なくとも一方に隣接してダミーセルが挿入されたＮＡＮＤストリングを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に、前記ダミーセルの制御ゲートがダミーワード線に、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続され、
前記ＮＡＮＤストリングの選択ワード線に読み出し用電圧を、非選択ワード線にセルデータによらずセルがオンする第１の読み出しパス電圧を与えるデータ読み出し時、前記ダミーワード線に前記第１の読み出しパス電圧より高い第２の読み出しパス電圧を与えることを特徴とする。

この発明によれば、消去ベリファイの精度に拘わらず正常な読み出し動作を可能とした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１００の等価回路を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳ１，Ｓ２を基本構成とする。

なお以下の実施の形態で説明するが、選択ゲートトランジスタＳ１，Ｓ２にそれぞれ隣接して、データ記憶を行わないダミーセルが挿入される場合がある。ダミーセルは通常のアドレス入力によってアクセスができない他、他の通常のメモリセルＭＣ０−ＭＣ３１と同様に構成される。

ＮＡＮＤストリングＮＵは、その一端が選択トランジスタＳ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続される。

メモリセルのウェルは、Ｐ型ウェルであり、シリコン基板のＰ型ウェル上にＮ型ウェルを介して形成される。1つのメモリセルは、Ｎ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。

但し、電荷蓄積層として浮游ゲートを持つメモリセル方式に代わり、ゲート絶縁膜中に絶縁層からなる電荷蓄積層（電荷トラップ）を持つメモリセルを用いることもできる。

ＮＡＮＤストリングＮＵ内の各メモリセルの制御ゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤストリングの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫｉ，ＢＬＫｉ＋１，…が配列される。

ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。

即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。

高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。

ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤストリング内のワード線数に等しい数のＣＧデコーダ・ドライバ２４と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１を有する。これらのドライバ２１−２４は、メモリセルアレイ１００の複数のブロックで共有される。

ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤストリングの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２４のそれぞれに入力されている。

メモリセルアレイ１００の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。

転送トランジスタアレイ１２の各一端は、ドライバ２１−２４の出力に接続され、他端はセルアレイ１００内のワード線及び選択ゲート線に接続される。たとえば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。

カラムデコーダ７は、たとえば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニットＳＡを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニットＳＡから入出力回路１に出力する。

図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＳＥＬｅ，ＳＥＬｏにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏを選択的にセンスアンプＳＡに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が防止される。

このセンスアンプ方式の場合は、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。但し、選択ワード線と交差する全ビット線のセル群を同時読み出しする物理的１ページとするセンス方式もある。

図３は、２値データ記憶の場合のセルデータしきい値分布を示している。しきい値電圧が負の状態（消去状態）をデータ“１”、しきい値電圧が正の状態（書き込み状態）をデータ“０”として、２値記憶が行われる。データ“０”は、書き込みベリファイ時、ベリファイ読み出し電圧Ｖｖによりしきい値分布の下限値が規定される。

データ読み出しは、選択ワード線にデータ“０”，“１”の間に設定された読み出し電圧Ｖｃｇを与え、非選択ワード線にはセルデータによらずセルがオンする読み出しパス電圧Ｖｒｅａｄを与えて、セル電流が流れるか否かを検出することにより行われる。

大容量のデータ記憶のためには、一つのメモリセルが２ビット以上を記憶する多値記憶が行われる。たとえば、４値データ記憶の例を挙げれば、図４のようなデータしきい値分布となる。データ状態Ｅは、負しきい値の消去状態である。これに対して、３つの正しきい値分布がデータ状態Ａ，Ｂ，Ｃとして設定される。書き込みベリファイ時、それぞれ異なるベリファイ電圧Ｖｖ１，Ｖｖ２，Ｖｖ２（Ｖｖ１＜Ｖｖ２＜Ｖｖ３）を選択ワード線に与えたベリファイ読み出しを行うことにより、データ状態Ａ，Ｂ，Ｃのそれぞれのしきい値分布下限値が設定される。

４値データは、上位ページビットをＵＢ，下位ページビットをＬＢとして、（ＵＢ，ＬＢ）で表される。そのデータビット割り付けの一例を示せば、Ｅ＝（１，１），Ａ＝（１，０），Ｂ＝（０，０），Ｃ＝（０，１）となる。

データ読み出しは、上位ページ読み出しと下位ページ読み出しにより行われる。上述のビット割り付けの例では、上位ページ読み出しが、データ状態Ａ，Ｂの間に設定された読み出し電圧Ｖｃｇ２を選択ワード線に与えた読み出し動作として行われる。下位ページ読み出しは、データ状態Ｅ，Ａの間に設定された読み出し電圧Ｖｃｇ１を用いた読み出し動作と、データ状態Ｂ，Ｃの間に設定された読み出し電圧Ｖｃｇ３を用いた読み出し動作とにより行われる。

ここまで実施の形態のＮＡＮＤ型フラッシュメモリ概要を説明した。この実施の形態においては、カップリングノイズの影響で消去ベリファイ精度が低下したとしても、読み出し動作にはその悪影響が現れないようにする。具体的に、好ましい読み出し動作の条件は、どのような消去ベリファイを行うかにより異なる。

以下には、消去ベリファイ条件との関係で決まる好ましい読み出し動作条件を説明する。

［実施態様１］
負しきい値の消去状態を確認する消去ベリファイ方式として、セルソース線ＣＥＬＳＲＣからビット線ＢＬ側にセル電流を流す方式を適用した場合を説明する。

図５は、消去ベリファイ時のひとつのＮＡＮＤストリングに着目したバイアス条件を示している。消去ブロックの全ワード線に接地電圧以上の所定電圧（たとえば、０Ｖ）を与え、選択ゲート線ＳＧＤ，ＳＧＳに選択信号電圧ＶＳＧを与え、ソース線ＣＥＬＳＲＣにたとえば電源電圧ＶＤＤを与える。このとき、全メモリセルがしきい値概略−Ｖｔｈ以下に消去されていれば、セル電流Ｉｃがソース線ＣＥＬＳＲＣからビット線ＢＬに流れ込み、ビット線ＢＬはＶｔｈまで充電されるはずである。このビット線の充電レベルをセンスアンプで検出することにより、ＮＡＮＤストリングの全セルが消去されているか否かを判定することができる。

図６は、この消去ベリファイ時の動作波形である。ソース線側の選択ゲート線ＳＧＳとソース線ＣＥＬＳＲＣをタイミングｔ０でそれぞれ、ＶＳＧ，ＶＤＤに立ち上げ、その後タイミングｔ１でビット線側選択ゲート線ＳＧＤをＶＳＧに上げる。これにより両選択ゲートトランジスタがオンになり、ビット線は、ＮＡＮＤストリング内の全セルが所定しきい値まで消去されていれば、概略そのしきい値絶対値まで充電され、未消去セルがあればビット線は充電されない。

この消去ベリファイ方式では、タイミングｔ１でビット線側の選択ゲート線ＳＧＤを立ち上げたとき、カップリングノイズにより隣接ワード線ＷＬ０が電位上昇し、そのワード線ＷＬ０下のメモリセルＭ０は、十分に消去されていなくてもオンする可能性がある。従って、所定の負しきい値まで消去されていないにもかかわらず、ベリファイ“パス”と判定されてしまう。

図７は、上述のような消去ベリファイ条件を考慮した読み出し動作条件の一つを、一つのＮＡＮＤストリングに着目して示している。即ち上述の消去ベリファイ条件によりブロック消去され、その後データ書き込みがなされたときのそのブロック内の読み出し動作である。

ＷＬ２が選択ワード線であり、これに読み出し用電圧Ｖｃｇを与える。非選択ワード線ＷＬ０−ＷＬ１，ＷＬ３−ＷＬ３１については、選択ゲート線ＳＧＤに隣接するワード線ＷＬ０を除いて、セルのデータ状態によらずセルをオンさせ得る読み出しパス電圧ＶＲＥＡＤを与え、選択ゲート線ＳＧＤに隣接するワード線ＷＬ０には、そのパス電圧ＶＲＥＡＤより高めに設定された読み出しパス電圧ＶＲＥＡＤＨを与える。選択ゲート線ＳＧＤ，ＳＧＳには、選択ゲートトランジスタをオンさせる選択電圧ＶＳＧを与える。

なお読み出し用電圧Ｖｃｇは、図３の２値記憶の場合であれば、その読み出し用電圧Ｖｃｇ、図４の４値記憶の場合であれば、読み出し電圧Ｖｃｇ１〜Ｖｃｇ３のいずれかである。

図８は、同読み出し時の動作波形である。ここでは、プリチャージされたビット線が選択セルにより放電されるか否かによりデータセンスする、ＢＬプリチャージ方式のセンスアンプを用いた場合を示している。これとは異なる電流検知型のセンスアンプ方式でも勿論良い。

タイミングｔ０で、選択ゲート線ＳＧＤに選択電圧ＶＳＧを、ワード線にはそれぞれ読み出し電圧Ｖｃｇ、読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＨを与え、ビット線ＢＬは電圧ＶＢＬまでプリチャージする。その後、タイミングｔ１でソース線側選択ゲート線ＳＧＳに電圧ＶＳＧを与え、ＮＡＮＤセルユニットによりビット線ＢＬの放電動作を開始させる。選択セルのデータ状態に応じてビット線が放電され（オンセル）、或いは放電されない（オフセル）。このビット線の放電状態を検出することにより、データを読み出す。

この実施態様においては、消去ベリファイ時に、後に選択される選択ゲート線ＳＧＤの容量カップリングの影響を受けるワード線ＷＬ０について、対応セルＭ０が十分な負しきい値でないにも拘わらず消去と判定されている可能性がある。これに対して、そのブロックの読み出し際して、ワード線ＷＬ０の読み出しパス電圧を、他の非選択ワード線の読み出しパス電圧ＶＲＥＡＤより高い値ＶＲＥＡＤＨに設定することにより、非選択セルを確実に低抵抗のオン状態にして読み出しを行うことが出来る。

つまり、消去が高精度に保証されていない場合でも、その影響を受けず正常な読み出し動作が可能となる。

［実施態様２］
図９は、図５及び図６で説明したと同じ消去ベリファイ条件を適用したときの読み出し動作条件の他の例を、一つのＮＡＮＤストリングに着目して、図７と対応させて示している。図７との相違を説明すれば、次の通りである。

図９では、選択ワード線がＷＬ３の場合を示しており、これに読み出し電圧Ｖｃｇが与えられる。非選択ワード線については、ＷＬ１，ＷＬ５−ＷＬｎに読み出しパス電圧ＶＲＥＡＤを与え、選択ワード線ＷＬ３に隣接する非選択ワード線ＷＬ２，ＷＬ４について、ＶＲＥＡＤより高めの読み出しパス電圧ＶＲＥＡＤＨを与え、選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬ０に同様の読み出しパス電圧ＶＲＥＡＤＨを与える。

選択ゲート線ＳＧＤに隣接する非選択ワード線ＷＬ０に高めの読み出しパス電圧ＶＲＥＡＤＨを与えるのは、先の実施態様１と同趣旨である。また、選択ワード線ＷＬ３の隣接非選択ワード線ＷＬ２，ＷＬ４に高めの読み出しパス電圧ＶＲＥＡＤＨを与えるのは、選択ワード線ＷＬ３に与える低い読み出し電圧Ｖｃｇにより、その隣接非選択ワード線ＷＬ２，ＷＬ４が容量カップリングで電位低下して、それらの下のセルＭ２，Ｍ４が十分にオンできなくなる点を考慮した結果である。

これにより、実施態様１と同様、消去が高精度に保証されていない場合でも、その影響を受けず正常な読み出し動作が可能となる。また、読み出し時選択ワード線からの容量カップリングによりこれに隣接する非選択セルの導通度が低下する事態が防止される。通常の読み出しパス電圧ＶＲＥＡＤに対して、非選択セルの導通度を制御するための高めの読み出しパス電圧ＶＲＥＡＤＨは、一つだけ用意すればよく、電圧の異なる多くの読み出しパス電圧を用意する必要はない。

［実施態様３］
ＮＡＮＤ型フラッシュメモリにおいて、負しきい値の消去状態を確認する消去ベリファイ方式として、ビット線ＢＬ側からセルソース線ＣＥＬＳＲＣ側へセル電流を流す方式を適用した場合を説明する。

図１０は、消去ベリファイ時のひとつのＮＡＮＤストリングに着目したバイアス条件を示している。消去ブロックの全ワード線に０Ｖを与え、選択ゲート線ＳＧＤ，ＳＧＳに選択信号電圧ＶＳＧ＋Ｖ０を与え、ソース線ＣＥＬＳＲＣ及びセルアレイが形成されたｐ型ウェルの端子ＣＰＷＥＬＬに正電圧Ｖ０を与える。ビット線ＢＬには電圧ＶＢＬ＋Ｖ０を与える。

ここで電圧Ｖ０は、消去セルの確認すべき負しきい値をたとえば、概略−Ｖｔｈ以下であるとして、ほぼ、Ｖ０＝Ｖｔｈとする。このようなバイアス条件で、ＮＡＮＤストリング内の全メモリセルがしきい値−Ｖｔｈ以下に消去されていれば、セル電流Ｉｃがビット線ＢＬからソース線ＣＥＬＳＲＣに流れ込む。このビット線電流の有無（或いはプリチャージされたビット線のレベル低下）をセンスアンプで検出することにより、ＮＡＮＤストリングの全セルが消去されているか否かを判定することができる。

図１１は、この消去ベリファイ時の動作波形である。時刻ｔ０でビット線側選択ゲート線ＳＧＤに選択電圧ＶＳＧを与え、全ワード線に０Ｖを与える。時刻ｔ１でセルソース線ＣＥＬＳＲＣ及びウェル端子ＣＰＷＥＬＬに電圧Ｖ０を与え、同時に選択ゲート線ＳＧＤ，ＳＧＳ及びビット線ＢＬにも＋Ｖ０を与える。

そして時刻ｔ２でビット線ＢＬをプリチャージして、ＶＢＬ＋Ｖ０に設定した後、時刻ｔ３でソース線側選択ゲート線ＳＧＳをＶＳＧ＋Ｖ０にまで上昇させる。これにより、ＮＡＮＤストリング内の全セルが十分消去されていれば、ビット線ＢＬは放電され、消去不十分のセルがあればビット線は放電されない。このビット線の放電状態を検出することにより、消去確認が行われる。

この実施態様３では、実施態様１，２の場合と逆に、消去ベリファイ時にソース線側の選択ゲート線ＳＧＳを駆動する際にこれに隣接する非選択ワード線ＷＬｎに対して容量カップリングの影響が出る。従って、読み出し時の読み出しパス電圧の設定に際して考慮する必要があるのも、このワード線ＷＬｎである。

図１２は、上述の消去ベリファイ条件を考慮した読み出し動作条件の一つを、一つのＮＡＮＤストリングに着目して示している。即ち上述の消去ベリファイ条件によりブロック消去され、その後データ書き込みがなされたときのそのブロック内の読み出し動作である。

ＷＬ２が選択ワード線であり、これに読み出し用電圧Ｖｃｇを与える。非選択ワード線ＷＬ０−ＷＬ１，ＷＬ３−ＷＬｎについては、ソース線側の選択ゲート線ＳＧＳに隣接するワード線ＷＬｎを除いて、セルのデータ状態によらずセルをオンさせ得る読み出しパス電圧ＶＲＥＡＤを与え、選択ゲート線ＳＧＳに隣接するワード線ＷＬｎには、そのパス電圧ＶＲＥＡＤより高めに設定された読み出しパス電圧ＶＲＥＡＤＨを与える。選択ゲート線ＳＧＤ，ＳＧＳには選択ゲートトランジスタをオンさせる選択駆動電圧ＶＳＧを与える。

なお読み出し用電圧Ｖｃｇは、図３の２値記憶の場合、或いは図４の４値記憶の場合のそれぞれ読み出すべきデータに応じて選択されることは、先の実施態様と同じである。

図１３は、同読み出し時の動作波形である。ここでもビット線プリチャージによるセンス方式の場合を示している。タイミングｔ０で、選択ゲート線ＳＧＤに選択電圧ＶＳＧを、ワード線にはそれぞれ読み出し電圧Ｖｃｇ、読み出しパス電圧ＶＲＥＡＤ，ＶＲＥＡＤＨを与え、ビット線ＢＬは電圧ＶＢＬまでプリチャージする。その後、タイミングｔ１でソース線側選択ゲート線ＳＧＳに電圧ＶＳＧを与え、ＮＡＮＤストリングによりビット線ＢＬの放電動作を開始させる。選択セルのデータ状態に応じてビット線が放電され（オンセル）、或いは放電されない（オフセル）。このビット線の放電状態を検出することにより、データを読み出す。

この実施態様においては、消去ベリファイ時に、後に選択される選択ゲート線ＳＧＳの容量カップリングの影響を受けるワード線ＷＬｎについて、対応セルＭｎが十分な負しきい値でないにも拘わらず消去と判定されている可能性がある。これに対して、そのブロックの読み出し際して、ワード線ＷＬｎの読み出しパス電圧を、他の非選択ワード線の読み出しパス電圧ＶＲＥＡＤより高い値ＶＲＥＡＤＨに設定することにより、非選択セルを確実に低抵抗のオン状態にして読み出しを行うことが出来る。

つまり、消去が高精度に保証されていない場合でも、その影響を受けず正常な読み出し動作が可能となる。

［実施態様４］
図１４は、図１０及び図１１で説明したと同じ消去ベリファイ条件を適用したときの読み出し動作条件の他の例を、一つのＮＡＮＤストリングに着目して示している。選択ワード線に隣接する非選択ワード線の読み出しパス電圧を考慮する点で、図９の実施態様２と対応する。

図１４では、選択ワード線がＷＬ３の場合を示しており、これに読み出し電圧Ｖｃｇが与えられる。非選択ワード線については、ＷＬ１，ＷＬ５〜ＷＬｎ−１に読み出しパス電圧ＶＲＥＡＤを与え、選択ワード線ＷＬ３の隣接非選択ワード線ＷＬ２，ＷＬ４には、ＶＲＥＡＤより高めの読み出しパス電圧ＶＲＥＡＤＨを与え、選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬｎに同様の読み出しパス電圧ＶＲＥＡＤＨを与える。

選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬｎに高めの読み出しパス電圧ＶＲＥＡＤＨを与えるのは、先の実施態様３と同趣旨である。また、選択ワード線ＷＬ３の隣接非選択ワード線ＷＬ２，ＷＬ４に高めの読み出しパス電圧ＶＲＥＡＤＨを与えるのは、先の実施態様２と同趣旨である。

これにより、消去が高精度に保証されていない場合でも、その影響を受けず正常な読み出し動作が可能となり、また、読み出し時選択ワード線からの容量カップリングによりこれに隣接する非選択セルの導通度が低下する事態が防止される。

［実施態様５］
近年、ＮＡＮＤ型フラッシュメモリの微細化と大容量化が進むにつれて、種々の書き込みディスターブが問題になっている。その一つに、選択ゲートトランジスタに隣接するセルの書き込み特性劣化の問題がある。即ち、選択ゲートトランジスタに隣接するセルが、選択ゲートトランジスタからの容量カップリングや、選択ゲートトランジスタの存在により他のセルとは異なる書き込み条件になること、に起因して、書き込み特性が低下する。

この問題に対しては、ＮＡＮＤセルユニット内の選択ゲートトランジスタに隣接して、データ記憶に利用しないダミーセルを挿入するという対応が有効になる。ダミーセルにはダミーワード線が接続されて、消去時には他のセルと同様に扱われて、消去及び消去ベリファイが行われる。

このダミーセル方式で、実施態様１で説明したと同様の消去ベリファイを行ったとすると、ビット線側の選択ゲート線ＳＧＤに隣接するダミーワード線が選択ゲート線ＳＧＤからの容量カップリングノイズを受けて、ダミーセルが十分消去されていないにも拘わらず、消去と判定される可能性がある。

図１５は、そのような事態に対応した読み出し動作条件を、図７と対応させて示している。図示のように、選択ゲートトランジスタＳ１，Ｓ２に隣接して、それぞれダミーセルＭＤＤ，ＭＤＳが挿入され、それらの制御ゲートはダミーワード線ＷＬＤＤ，ＷＬＤＳに接続されている。

選択ワード線ＷＬ１には読み出し電圧Ｖｃｇを、他の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬｎ及び選択ゲート線ＳＧＳ側のダミーワード線ＷＬＤＳには読み出しパス電圧ＶＲＥＡＤを与え、選択ゲート線ＳＧＤ側のダミーワード線ＷＬＤＤにはＶＲＥＡＤより高めの読み出しパス電圧ＶＲＥＡＤＨを与える。

これにより、ビット線側のダミーセルＭＤＤの消去が高精度に保証されていない場合でも、その影響を受けず正常な読み出し動作が可能となる。

図には示さないが、実施態様２と同様に、選択ワード線に隣接する二つの非選択ワード線に対して、高めの読み出しパス電圧ＶＲＥＡＤＨを与える方式は、このダミーセル方式においても有効である。

また図１５では、ＮＡＮＤストリグの両端にダミーセルＭＤＤ，ＭＤＳを挿入した場合を示したが、この実施態様は、ビット線ＢＬ側のみにダミーセルＭＤＤを挿入した場合にも有効である。

［実施態様６］
図１６は、同様のダミーセル方式の場合の、図１２の実施態様３に対応する読み出し動作条件を示している。

即ち選択ワード線ＷＬ１には読み出し電圧Ｖｃｇを、他の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬｎ及び選択ゲート線ＳＧＤ側のダミーワード線ＷＬＤＤには読み出しパス電圧ＶＲＥＡＤを与え、選択ゲート線ＳＧＳ側のダミーワード線ＷＬＤＳにはＶＲＥＡＤより高めの読み出しパス電圧ＶＲＥＡＤＨを与える。

これにより、ソース線側のダミーセルＭＤＳの消去が高精度に保証されていない場合でも、その影響を受けず正常な読み出し動作が可能となる。

図には示さないが、実施態様４と同様に、選択ワード線に隣接する二つの非選択ワード線に対して、高めの読み出しパス電圧ＶＲＥＡＤＨを与える方式は、このダミーセル方式においても有効である。

また図１６では、ＮＡＮＤストリグの両端にダミーセルＭＤＤ，ＭＤＳを挿入した場合を示したが、この実施態様は、ソース線ＣＥＬＳＲＣ側のみにダミーセルＭＤＤを挿入した場合にも有効である。

実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。 同ＮＡＮＤ型フラッシュメモリのメモリコアの構成を示す図である。 同ＮＡＮＤ型フラッシュメモリのデータしきい値分布の一例を示す図である。 他のデータしきい値分布を示す図である。 実施態様１の消去ベリファイバイアス条件を示す図である。 同消去ベリファイ動作波形を示す図である。 同読み出しバイアス条件を示す図である。 同読み出し動作波形を示す図である。 実施態様２の読み出しバイアス条件を図７と対応させて示す図である。 実施態様３の消去ベリファイバイアス条件を示す図である。 同消去ベリファイ動作波形を示す図である。 同読み出しバイアス条件を示す図である。 同読み出し動作波形を示す図である。 実施態様４の読み出しバイアス条件を図１２と対応させて示す図である。 実施態様５の読み出しバイアス条件を示す図である。 実施態様６の読み出しバイアス条件を示す図である。

符号の説明

１００…メモリセルアレイ、１０…ロウデコーダ、２０…ロウ系信号駆動回路、３０…センスアンプ回路、ＮＵ…ＮＡＮＤセルユニット（ＮＡＮＤストリング）、Ｍ０−Ｍ３１（Ｍｎ）…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＷＬ０−ＷＬ３１（ＷＬｎ）…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬ…ビット線、 ＣＥＬＳＲＣ…ソース線。

Claims (5)

1. 複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤストリングを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続され、
   前記ＮＡＮＤストリングの選択ワード線に読み出し用電圧を、非選択ワード線にセルデータによらずセルがオンする読み出しパス電圧を与えるデータ読み出し時、前記第１及び第２の選択ゲート線のいずれかに隣接するワード線が非選択の場合にこれに、他の非選択ワード線に与える第１の読み出しパス電圧より高い第２の読み出しパス電圧を与える
   ことを特徴とする不揮発性半導体記憶装置。
2. 消去ベリファイは、前記ＮＡＮＤストリングの全ワード線を接地電圧以上に設定し、前記第２の選択ゲートトランジスタをオンにし、これに遅れて前記第１の選択ゲートトランジスタをオンにして、前記ソース線側から前記ビット線側にセル電流を流して前記ビット線の充電レベルを検知して、消去判定を行うものであり、
   前記データ読み出し時、前記第１の選択ゲート線に隣接するワード線が非選択の場合にこれに、他の非選択ワード線に与える第１の読み出しパス電圧より高い第２の読み出しパス電圧を与える
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 消去ベリファイは、前記ＮＡＮＤストリングの全ワード線を接地電圧以上に設定し、前記ソース線及び前記ＮＡＮＤストリングが形成されたウェルに正電圧を、前記ビット線にそれより高いビット線電圧を与え、前記第１の選択ゲートトランジスタをオンにし、これに遅れて前記第２の選択ゲートトランジスタをオンにして、前記ビット線側から前記ソース線側に流れるセル電流による前記ビット線のレベル低下を検知して、消去判定を行うものであり、
   前記データ読み出し時、前記第２の選択ゲート線に隣接するワード線が非選択の場合にこれに、他の非選択ワード線に与える第１の読み出しパス電圧より高い第２の読み出しパス電圧を与える
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記データ読み出し時、前記選択ワード線に隣接する二つの非選択ワード線に前記第２の読み出しパス電圧を与える
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、第１及び第２の選択ゲートトランジスタの少なくとも一方に隣接してダミーセルが挿入されたＮＡＮＤストリングを有し、前記複数のメモリセルの制御ゲートがそれぞれワード線に、前記ダミーセルの制御ゲートがダミーワード線に、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続され、
   前記ＮＡＮＤストリングの選択ワード線に読み出し用電圧を、非選択ワード線にセルデータによらずセルがオンする第１の読み出しパス電圧を与えるデータ読み出し時、前記ダミーワード線に前記第１の読み出しパス電圧より高い第２の読み出しパス電圧を与える
   ことを特徴とする不揮発性半導体記憶装置。

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