JP2010062247A - 記憶素子および記憶装置 - Google Patents

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Abstract

【課題】トレードオフの関係にある繰り返し動作回数と低電圧動作特性とを同時に満足させることの可能な記憶素子を提供する。
【解決手段】下部電極３と上部電極６の間に高抵抗層４とイオン源層５とを備える。高抵抗層４は、Ｔｅを含む酸化物から構成されている。Ｔｅ以外の他の元素、例えばＡｌや、Ｚｒ，Ｔａ，Ｈｆ，Ｓｉ，Ｇｅ，Ｎｉ，Ｃｏ，ＣｕおよびＡｕのいずれかを添加してもよい。ＴｅにＡｌを添加し、更にＣｕおよびＺｒを加えたものとする場合、高抵抗層４の組成比は、酸素を除いて、３０≦Ｔｅ≦１００原子％、０≦Ａｌ≦７０原子％、および０≦Ｃｕ＋Ｚｒ≦３６原子％の範囲で調整することが望ましい。イオン源層５は、少なくとも一種の金属元素と、Ｔｅ，ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とから構成される。
【選択図】図１

Description

本発明は、２つの電極間に高抵抗層およびイオン源層を有し、電圧印加により主として高抵抗層の抵抗値が変化する記憶素子およびそれを備えた記憶装置に関する。
コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭにおいては、電子機器に用いられる一般的な論理回路や信号処理回路などと比較して製造プロセスが複雑なため、製造コストが高いという問題がある。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作を行う必要がある。
そこで、電源を切っても情報の消えない不揮発性メモリとして、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡ(Magnetoresistive Random Access Memory ；磁気記憶素子）などが提案されている。これらのメモリでは、電力を供給しなくても書き込んだ情報を長時間保持し続けることが可能であり、また、リフレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。しかし、上記した不揮発性メモリでは、メモリセルの縮小化に伴い、メモリとしての特性を確保することが困難となっている。そこで、メモリセルの縮小化に適したメモリとして、例えば、特許文献１および非特許文献１，２に記載されているような新しいタイプの記憶素子が提案されている。
例えば、特許文献１および非特許文献１に記載の記憶素子では、２つの電極の間に、Ｃｕ（銅）、Ａｇ（銀）およびＺｎ（亜鉛）のうちいずれか一種類の金属元素と、Ｓ（硫黄）およびＳｅ（セレン）のうちいずれか一種類のカルコゲン元素とを含むイオン源層が設けられており、一方の電極にイオン源層に含まれる金属元素が含まれている。このような構成の記憶素子では、２つの電極間に電圧が印加されると、一方の電極に含まれる上記金属元素がイオン源層中にイオンとして拡散し、イオン源層の抵抗値あるいは容量値などの電気特性が変化するので、その電気特性の変化を利用して、メモリ機能を発現させることができる。
また、非特許文献２に記載の記憶素子では、２つの電極の間に、例えば、Ｃｒ（クロム）がドープされたＳｒＺｒＯ3 からなる結晶酸化物材料層が設けられており、一方の電極がＳｒＲｕＯ3 あるいはＰｔ（白金）からなり、他方の電極がＡｕ（金）あるいはＰｔからなる。但し、この記憶素子の動作原理の詳細については不明である。
ところで、特許文献１および非特許文献１に記載したような記憶素子では、イオン源層そのものの特性がメモリ特性の良否を決定する。メモリ特性としては、例えば、動作速度（書込速度、消去速度）、消去特性（繰り返し動作における書込消去を行う前の抵抗と書込消去を行った後の抵抗との比、消去抵抗の戻り特性とも言う）、記録特性、データ保持特性（記録抵抗および消去抵抗の加熱加速試験前後における変化）、繰り返し動作回数、記録消去時消費電力などが挙げられる。しかしながら、これらの中には、イオン源層中の一の元素の組成比調整を行う際にトレードオフの関係となるものが多い。そのため、例えば、書き込み速度を良くする目的でイオン源層中の一の元素の組成比調整を行うと、消去特性が悪化することがある。このように、イオン源層中の一の元素の組成比調整を行うだけでは、トレードオフの関係にある特性を同時に向上させることは容易ではないという問題があった。そこで、例えば特許文献２では、更に高抵抗層（酸化物層）を設けることによりデータ保持特性を向上させる方法が用いられた。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁） A.Beck et al.,Appl.Phys.Lett.,77,(２０００年），ｐ．１３９ 特開２００４−３４２８４３号公報
ここで、高抵抗層を設けることにより繰り返し動作回数を多くするためには、動作電流などで破壊されにくい酸化物材料を選択する必要がある。しかしながら、動作電圧を決定する一因として酸化物へのイオン浸入のしやすさなどがあり、強固な酸化物ではイオンが浸入しにくくなる傾向がある。そのため、繰り返し動作回数を多くすることと、低電圧動作特性の向上との両立を図るためには、酸化物材料の選択が重要になる。
本発明はかかる問題点に鑑みてなされたもので、その目的は、繰り返し動作回数を多くし、かつ低電圧動作特性の向上を図ることの可能な記憶素子およびそれを備えた記憶装置を提供することにある。
本発明の記憶素子は、第１電極と第２電極の間に、Ｔｅ（テルル）を含む酸化物により形成された高抵抗層と、少なくとも一種類の金属元素と、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素とを含むイオン源層とを備えたものである。本発明の記憶装置は、この記憶素子をアレイ状またはマトリクス状に備えたものである。
本発明の記憶素子および記憶装置では、第１電極と第２電極の間に所定の電圧が印加されることにより、主として高抵抗層の抵抗値が変化し、これにより情報の書き込み、消去がなされる。このとき高抵抗層がＴｅ酸化物により構成されていることにより、繰り返し動作回数が多くなると共に、低電圧動作が可能になる。
本発明の記憶素子および記憶装置によれば、イオン源層に少なくとも一種類の金属元素とＴｅ，ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含むと共に、高抵抗層をＴｅを含む酸化物により形成するようにしたので、トレードオフの関係にある繰り返し動作回数と低電圧動作特性を同時に向上させることが可能になる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は、本発明の一実施の形態に係る記憶素子の断面構成を表したものである。この記憶素子１０は、下部電極３と上部電極６の間に高抵抗層４とイオン源層５を有するものである。下部電極３は、例えば、後述（図３）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor ）回路が形成されたシリコン基板１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。
記憶素子１０は、このシリコン基板１上に、下部電極３、高抵抗層４、イオン源層５および上部電極６をこの順に積層したものである。下部電極３は、シリコン基板１上に形成された絶縁層２の開口内に埋設されている。高抵抗層４、イオン源層５および上部電極６は同じ平面パターンに形成されている。下部電極３は、高抵抗層４よりも狭く、高抵抗層４の一部と電気的に接続されている。
図２は、この記憶素子１０とトランジスタ２０（スイッチング素子）とにより構成されるメモリセル３０を表すものである。記憶素子１０の下部電極３はソース線Ｓに電気的に接続され、上部電極６がトランジスタ２０のドレインに電気的に接続されている。トランジスタ２０のソースがビット線Ｂに電気的に接続され、トランジスタ２０のゲートはワード線Ｗに電気的に接続されている。
下部電極３および上部電極６は、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。絶縁層２は、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ2 やＳｉ3 Ｎ4 、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 ，ＨｆＯ2 ，ＺｒＯ2 等の無機材料、フッ素系有機材料、芳香族系有機材料等からなる。
高抵抗層４は、後述のように電圧印加によってその抵抗値が変化して情報の記録がなされるもので、Ｔｅを含む酸化物から構成されている。Ｔｅの融点は４４９．５７℃、酸化物であるＴｅＯ２の融点は７３３℃、と適度に低く、高抵抗層４にこのＴｅまたはＴｅ酸化物を含むことにより、繰り返し動作回数を多くすることができると共に、低電圧動作も可能になる。
Ｔｅ酸化物にはＴｅ以外の他の元素、例えばＡｌを含めることが好ましい。Ａｌは、絶縁体としてＡｌ2 Ｏ3 のような安定な酸化物を形成する。例えばＡｌ2 Ｏ3 は２０４６．５℃と、ＴｅやＴｅＯ2 と比較して高融点である。このように高融点材料により形成された安定な構造の中に低融点材料が混在することで、低電圧動作が可能になると共に、繰り返し動作回数を延ばすことが可能になる。
高抵抗層４には、その他、Ｚｒ（ジルコニウム），Ｔａ（タンタル），Ｈｆ（ハフニウム），Ｓｉ（ケイ素），Ｇｅ（ゲルマニウム），Ｎｉ（ニッケル），Ｃｏ（コバルト），ＣｕおよびＡｕを添加することもでき、これによりその酸化物のインピーダンスを制御することができる。具体的に、ＴｅにＡｌを添加し、更にＣｕおよびＺｒを加えたものとする場合、高抵抗層４の組成比は、３０≦Ｔｅ≦１００原子％、０≦Ａｌ≦７０原子％、および０≦Ｃｕ＋Ｚｒ≦３５原子％の範囲となるよう調整することが望ましい。後述のように、例えば、記録閾値電圧を１．８Ｖと低くできると共に、繰り返し動作回数を１×１０6 回以上とすることができるからである。これは、Ｃｕは酸化されやすいが、容易に還元されやすく（低抵抗）、対して、Ｚｒは容易に酸化されるが、還元されにくい（高抵抗）ため、ＣｕとＺｒの量を調整することにより、高抵抗層の抵抗値が制御可能となるためである。従って、抵抗値制御の観点から、同様の働きをするものであれば、他の材料を用いてもよい。なお、ここでの組成比は、酸素を除いた、酸化前のＡｌと他の元素との関係を表している。また、高抵抗層４の実際の酸素濃度については、量論比で決まる程度の酸素濃度になっていると推測されるが、これに限らない。
イオン源層５は、Ｃｕ，ＡｇおよびＺｎなどの金属元素のいずれかを含むと共に、Ｔｅ，ＳｅおよびＳのカルコゲナイド元素のうちの少なくとも一種類を含有している。具体的には、ＣｕＴｅ，ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｇＧｅＴｅ，ＡｇＴｅ，ＺｎＴｅ，ＺｎＧｅＴｅ，ＣｕＳ，ＣｕＧｅＳ，ＣｕＳｅ，ＣｕＧｅＳｅ、その他、ＺｒＴｅ，ＺｒＴｅＳｉ，ＺｒＴｅＧｅＳｉ，ＺｒＴｅＡｌＳｉ，ＺｒＴｅＡｌ等も用いることができる。更に、Ｂ （ホウ素）、或いは希土類元素やＳｉを含有させてもよい。
本実施の形態では、特に、抵抗値が変化する部分を、比較的高い抵抗値を有する高抵抗層４に限定し、この高抵抗層４に比して、抵抗が十分低い材料（例えば、高抵抗層４のオン時の抵抗値よりも低い）という観点から、イオン源層５のカルコゲナイド元素としてはＴｅを用いることが望ましい。そして、このイオン源層５には、例えばＣｕＴｅ，ＡｇＴｅまたはＺｎＴｅのように、陽イオンとして移動しやすいＣｕ，ＡｇまたはＺｎのうちの少なくとも一種類を含めることが望ましい。特に、イオン源層５にＣｕＴｅを含む構成とすると、イオン源層５の抵抗がより低くなり、イオン源層５の抵抗変化を高抵抗層４の抵抗変化と比較して十分に小さくすることができるため、メモリ動作の安定性が向上する。
次に、上記記憶素子１の作用について説明する。
（書き込み）
上部電極６に正電位（＋電位）を印加すると共に、下部電極３に負電位（−電位）または零電位を印加すると、イオン源層５からＣｕ，ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して高抵抗層４内を拡散していき、下部電極３側で電子と結合して析出したり、あるいは、高抵抗層４の内部に拡散した状態でとどまる。その結果、高抵抗層４の内部に、Ｃｕ，ＡｇおよびＺｎのうち少なくとも一種類の金属元素を多量に含む電流パスが形成されたり、若しくは、高抵抗層４の内部に、Ｃｕ，ＡｇおよびＺｎのうち少なくとも一種類の金属元素による欠陥が多数形成され、高抵抗層４の抵抗値が低くなる。このとき、イオン源層５の抵抗値は、高抵抗層４の記録前の抵抗値に比べて元々低いので、高抵抗層４の抵抗値が低くなることにより、記憶素子１０全体の抵抗値も低くなる。このとき記憶素子１０全体の抵抗が書き込み抵抗となる。
その後、上部電極６および下部電極３への印加電位を零にすると、記憶素子１０の低抵抗状態が保持される。このようにして情報の書き込みが行われる。
（消去）
次に、上部電極６に負電位（−電位）を印加すると共に、下部電極３に正電位（＋電位）または零電位を印加すると、高抵抗層２内に形成されていた電流パス、あるいは不純物準位を構成する、Ｃｕ，ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して、高抵抗層４内を移動してイオン源層５側に戻る。その結果、高抵抗層４内から、電流パス、若しくは、欠陥が消滅して、高抵抗層４の抵抗値が高くなる。このとき、イオン源層５の抵抗値は元々低いので、高抵抗層４の抵抗値が高くなることにより、記憶素子１０全体の抵抗値も高くなる。このときの記憶素子１０全体の抵抗が消去抵抗となる。
その後、上部電極６および下部電極３への印加電位を零にすると、記憶素子１０の高抵抗状態が保持される。このようにして記録された情報の消去が行われる。このような過程を繰返し行うことにより、記憶素子１０に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。
このとき、例えば、記憶素子１０全体の抵抗が書き込み抵抗となっている状態（高抵抗状態）を「１」の情報に、記憶素子１０全体の抵抗が消去抵抗となっている状態（低抵抗状態）を「０」の情報にそれぞれ対応させると、上部電極６に正電位（＋電位）を印加することによって、記憶素子１０の情報を「０」から「１」に変え、上部電極６に負電位（−電位）を印加することによって、記憶素子１０の情報を「１」から「０」に変えることができる。
このように、本実施の形態では、下部電極３、高抵抗層４、イオン源層５および上部電極６をこの順に積層しただけの簡易な構造からなる記憶素子１０を用いて、情報の記録および消去を行うものであり、記憶素子１０を微細化しても、情報の記録および消去を容易に行うことができる。また、電力の供給がなくても、高抵抗層４の抵抗値を保持することができるので、情報を長期に渡って保存することができると共に、読み出しによって高抵抗層４の抵抗値が変化することはなく、フレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。そして、保持特性の向上により多値記録も可能になる。
また、本実施の形態では、イオン源層５がＣｕ，ＡｇおよびＺｎの金属元素に加えて、Ｔｅ，ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素を含んでいる。このカルコゲン元素を含むことによって、イオン源層５内の金属元素（Ｃｕ，ＡｇおよびＺｎなど）とカルコゲン元素（Ｔｅ，ＳおよびＳｅ）とが結合し、金属カルコゲナイド層を形成する。この金属カルコゲナイド層は、主に非晶質構造を有しており、例えば、金属カルコゲナイド層から成るイオン源層５に接する上部電極６側に正電位を印加すると、金属カルコゲナイド層に含まれるＣｕ，ＡｇおよびＺｎの金属元素がイオン化して、高抵抗を呈する高抵抗層４中に拡散し、下部電極３側の一部で電子と結合して析出することにより、或いは、高抵抗層４中に留まり、絶縁膜の不純物準位を形成することによって、高抵抗層４の抵抗が低くなり、情報の記録が容易に行われる。
更に、本実施の形態では、高抵抗層４がＴｅを含む酸化物により構成されていることから、繰り返し動作回数が多くなると同時に、低電圧動作が可能になる。実施例については後述する。
次に、本実施の形態の記憶素子１０の製造プロセスについて説明する。
まず、抵抗率の低いシリコン基板１上に、絶縁層２（例えば、Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 等）をスパッタリングにより一様に堆積し、更に、この絶縁層２にフォトリソグラフィにより下部電極形成用パターンを形成する。その後、ＲＩＥ（Reactive Ion Etching）により、絶縁層２を選択的に除去して開口を形成する。次いで、この開口にＷ等をスパッタリングにより堆積し、下部電極３を形成する。その後、ＣＭＰ（化学的機械的研磨）法あるいはエッチバック法等により表面を処理して平坦化する。
次に、絶縁層２および下部電極３上にスパッタリングにより高抵抗層４を形成する。この高抵抗層４の形成方法としては、反応性スパッタリングで酸素ガスを流しながら構成元素を堆積するという手法や、酸素ガスを流さずに、構成元素の堆積を、複数ターゲットを用いて同時に成製膜混合する、あるいはそれぞれ別に積層混合により行い、その後プラズマ酸化を実施する手法、または予め酸素とその他の構成元素とを混合したターゲットを用いて酸化物層を形成する手法、またそれぞれの構成元素を積層する手法を挙げることができる。その後、引き続き、イオン源層５、上部電極６の各層を連続的に形成する。その後、フォトリソグラフィおよびエッチング処理により、これらの高抵抗層４、イオン源層５、および上部電極６をパターニングすることによって記憶素子１０が完成する。
本実施の形態では、下部電極３、高抵抗層４、イオン源層５および上部電極６のいずれもスパッタリングが可能な材料で構成することができる。例えば、各層の材料に適応した組成からなるターゲットを用いてスパッタリングを行えばよい。同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
本実施の形態では、特に、高抵抗層４を、単元素と酸素の組み合わせではなく、複数元素を添加した形で実現する場合には、金属元素と酸化物とを混合させて、即ち例えば同時に堆積して形成してもよく、また、金属元素と酸化物を形成する金属元素とを共に堆積した後に、プラズマ酸化法等を用いて酸化させることによって形成してもよい。
また、高抵抗層４の組成は、複数の材料を同時に成膜することが可能な装置を用いることによって、金属酸化物または金属と貴金属元素とを同時に堆積して形成する方法や、それぞれの材料が層を成さない程度の成膜時間を設定して繰り返し積層形成する方法を用いることによって、調整することが可能である。この繰り返し積層形成する方法で、各材料の成膜レートを調整することにより、高抵抗層４の酸化物層の組成を変化させることができる。
上記記憶素子１０を多数、例えばアレイ状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１０に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続させればよい。
具体的には、例えば下部電極３を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電圧を印加して電流を流す下部電極３と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の書き込みや書き込んだ情報の消去を行うことができる。
図３および図４は多数の記憶素子１０をマトリクス状に配置した記憶装置（メモリセルアレイ）１００の一例を表すものであり、図３は断面構成、図４は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１０に対して、その下部電極３側に接続される配線と、その上部電極６側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１０が配置されている。また、例えば上部電極６側に接続された配線がアレイ全体に共通して形成される。
より具体的には、各記憶素子１０は、高抵抗層４、イオン源層５および上部電極６の各層を共有している。すなわち、高抵抗層４、イオン源層５および上部電極６それぞれは各記憶素子１０に共通の層（同一層）により構成されている。このうち共通に形成された上部電極６がプレート電極ＰＬとなる。一方、下部電極３は、メモリセル毎に個別に形成されており、これにより各メモリセルが電気的に分離されている。このメモリセル毎の下部電極３によって、各下部電極３に対応した位置に各メモリセルの記憶素子１０が規定される。下部電極３は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１０はこのＭＯＳトランジスタＴｒの上方に形成されている。ＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３とゲート電極１４とにより構成されている。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。ゲート電極１４は、記憶素子１０の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示しており、コンタクト部２１は記憶素子１０の下部電極１、コンタクト部２２はビット線ＢＬにそれぞれ接続されている。
このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。ここで、下部電極３に印加された電圧の極性が、上部電極６（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１に、上部電極６（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１０の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１０の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
このように記憶素子１０を用いて記憶装置１００を構成した場合、駆動用トランジスタのサイズが小さくてすむため、集積化（高密度化）および小型化を図ることができる。そして、このような記憶装置１００は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（Programmable Read Only Memory)、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
［実施例］
次に、上記高抵抗層４の効果を示す実施例について説明する。
上述した製造方法により、シリコン基板１上に、酸化ケイ素（ＳｉＯ2 ）から成る絶縁層２を堆積し、更に、この絶縁層２に０．３μｍΦの円形パターンの開口を形成した後、この開口にＷ（タングステン）を埋設させて厚さ２０ｎｍの下部電極３を形成した。次に、絶縁層２および下部電極３上に、高抵抗層４としてＴｅを含む酸化膜を形成した。この高抵抗層４は、絶縁層２および下部電極３上にスパッタリングによりＴｅ層を成膜した後、表面からプラズマ酸化を１分間実施することにより形成した。条件は、Ａｒの分圧を０．２６Ｐａ、Ｏ2 の分圧を０．０５Ｐａとし、電力を３０Ｗとした。その他、Ｔｅの他にＣｕ，Ｚｒ，Ａｌを添加し、組成比の異なる試料を複数作製した。なお、これら試料のプラズマ酸化前の層厚は一定（１．２ｎｍ）とした。次いで、イオン源層５として、Ｃｕ10Ｔｅ40Ａｌ40Ｚｒ10を２０ｎｍの膜厚で形成し、更に上部電極６としてＷ膜を２００ｎｍの膜厚で形成した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、絶縁層２および下部電極３上に堆積した高抵抗層４、イオン源層５および上部電極６の各層をパターニングし、図１に示した構造で高抵抗層４の組成の異なる記憶素子１０を複数作製し、試料とした。
＜実験１＞
上述の高抵抗層４の組成の異なる複数の記憶素子１０について、室温での書き込み可能な電圧を調べた。その結果を図５に示す。なお、一般的に用いられているメモリの電源電圧は何種類もあるが、ここでは一例として１．８Ｖを基準とし、この電圧以下で書き込みできるかによって、低電圧動作可能かどうかを判断し、書き込みの可否は、書き込み動作後に抵抗値が２０ｋΩ以下となった場合を、書き込み可能と判断した。図５は、書き込み方向極性に直流電圧を印加したときの、１．８Ｖ以下の電圧で書き込み可能な場合を黒ドット、記録が不可の場合を白ドットとし、高抵抗層４の構成材料を三次元（Ｔｅ，ＡｌおよびＣｕ＋Ｚｒ）にプロットしたものである。ここで、各元素の比率は酸素を除いたものである。
図５から、記憶素子１０は高抵抗層４に含まれるＴｅが３０原子％以上の領域と、０％の一部の領域とにおいて低電圧（１．８Ｖ以下）での書き込みが可能となっていることがわかる。これは、高抵抗層４として比較的融点の低いＴｅ酸化物の割合が増えたために低電圧での動作が可能になったものと考えられる。
＜実験２＞
上述の高抵抗層４の組成の異なる複数の記憶素子１０について、書き込み／消去の繰り返し動作実験を行った結果を図６に示した。動作条件は、書き込みパルス幅を２５ｎｓｅｃ，消去パルス幅を１ｎｓｅｃ，書き込み電圧を２．２Ｖ，書き込み時電流を１２０μＡ，消去電圧を１．６Ｖ，消去時電流を７０μＡとした。ここで、書き込み／消去繰り返し動作回数として１０6 回を基準とし、１０6 回以上の繰り返し動作回数が可能な場合を黒ドット、不可の場合を白ドットとして三次元にプロットした。なお、各元素の比率は、実験１と同様に酸素を除いたものである。
図６から、記憶素子１０は高抵抗層４に含まれるＴｅが３０原子％以上、Ａｌが７０原子％以下、更にＴｅ，Ａｌ以外の原子（ここではＣｕ，Ｚｒ）が３６原子％以下で囲まれた範囲内、またはＡｌが１００％の場合において、１０6 回以上の書き込み／消去の繰り返し動作が可能であることがわかる。
実験１および実験２の結果から、繰り返し動作回数（１０6 回以上）および低電圧動作特性（１．８Ｖ以下）を同時に満足できる高抵抗層４の組成は、図５と図６を重ねた図７により、３０≦Ｔｅ≦１００原子％、Ａｌ≦７０原子％、およびＣｕ，Ｚｒ≦３６原子％の範囲内であることがわかる。言い換えれば、ＴｅとＡｌとＣｕ＋Ｚｒとの組成比（原子％比，酸素は除く）は、Ｔｅをａ、Ａｌをｂ、Ｃｕ＋Ｚｒをｃとすると、以下のＴ１，Ｔ２，Ｔ３およびＴ４の各点を結んだ範囲内の値とすればよい。
Ｔ１（ａ，ｂ，ｃ）＝（１，０，０）
Ｔ２（ａ，ｂ，ｃ）＝（０．３，０．７，０）
Ｔ３（ａ，ｂ，ｃ）＝（０．３，０．３４，０．３６）
Ｔ４（ａ，ｂ，ｃ）＝（０．６４，０，０．３６）
高抵抗層４の層厚は、繰り返し動作の信頼性からは厚い方がよく、低電圧動作という観点からは薄い方が有利である。本実施例では、層厚をプラズマ酸化前の時点で一定（１．２ｎｍ）としたが、繰り返し動作回数が１０6 回以上、かつ書き込み電圧が１．８Ｖ以下であるという条件下において、０．６〜２．０ｎｍの範囲で動作確認ができている。
なお、上記実施例では、高抵抗層４の構成元素として、Ｔｅ，Ａｌ，ＣｕおよびＺｒを含むものとしたが、その他の元素を組み合わせても繰り返し動作回数と低電圧動作特性とを同時に満足する。例えば、上記元素にＧｅを加え、Ａｌ，Ｇｅ＋ＴｅおよびＣｕ＋Ｚｒを任意の組成比に振った場合の結果を表１に示す。右の２行はＣｕ＋Ｚｒ中のＣｕとＺｒの比率を記している。
Figure 2010062247
 @0009
表１から、上記実施例以外の組成でも、３０≦Ｔｅ≦１００原子％、Ａｌ≦７０原子％、およびＣｕ，Ｚｒ≦３６原子％の範囲内であれば、繰り返し動作回数（１０6 回以上）および低電圧動作特性（１．８Ｖ以下）の基準を満たすことがわかる。
以上実施の形態および実施例を挙げて本発明の記憶素子について説明したが、本発明は上記実施の形態等に限定されるものではなく、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
例えば、上記実施の形態の記憶素子１０では、下部電極３、高抵抗層４、イオン源層５および上部電極６をこの順に配置しているが、下部電極３、イオン源層５、高抵抗層４および上部電極６の順に配置してもよい。
また、本実施の形態の記憶素子１０では、イオン源層５と上部電極６とをそれぞれ異なる材料により別々に形成したが、電極にイオン源となる元素（Ｃｕ，ＡｇおよびＺｎ）を含有させて、電極層とイオン源層を兼用させてもよい。
また、本発明は、高抵抗層４を適度に低い融点をもつＴｅ酸化物により構成することにより実現できたものであるが、同程度の融点をもつＳｂ（アンチモン）酸化物をＴｅ酸化物の変わりに用いることも可能である。
加えて、上記実施例では、高抵抗層４にＴｅとＡｌ以外の添加元素として、ＣｕおよびＺｒを用いたが、Ａｌと比較して酸化されにくい金属元素、例えば、Ｔｉ，Ｍｎ，Ｖ，Ｚｎ，Ｇａ，Ｆｅ，Ｉｎ，Ｃｏ，Ｎｉ，Ｍｏ，Ｓｎ，Ｇｅ，Ｒｈ，Ａｇ，Ｐｄ，Ｐｔ，Ａｕなどを添加するようにしてもよい。また、酸化後も導電性を有するＷ，Ｒｅ，Ｒｕを添加してもよい。
本発明の一実施の形態に係る記憶素子の断面構成図である。 図１の記憶素子を用いたメモリセルの回路構成図である。 図１の記憶素子を用いたメモリセルアレイの概略構成を表す断面図である。 同じくメモリセルアレイの平面図である。 低電圧動作特性（実験例１）を説明するための図である。 繰り返し動作回数（実験例２）を説明するための図である。 低電圧動作特性および繰り返し動作回数を満足する組成範囲を説明するための特性図である。
符号の説明
１…シリコン基板、２…絶縁層、３…下部電極、４…高抵抗層、５…イオン源層、６…上部電極、１０…記憶素子、３０…メモリセル、１００…記憶装置。

Claims (8)

  1. 第１電極と第２電極の間に、
    少なくともＴｅを含む酸化物により形成された高抵抗層と、
    少なくとも一種類の金属元素と、Ｔｅ，ＳおよびＳｅのうちの少なくとも一種類のカルコゲン元素とを含むイオン源層と
    を備えた記憶素子。
  2. 前記第１電極および前記第２電極への電圧印加によって前記高抵抗層内に前記金属元素を含む電流パスが形成される，あるいは前記金属元素による多数の欠陥が形成されることにより、抵抗値が低下する請求項１に記載の記憶素子。
  3. 前記高抵抗層はＡｌを含む請求項１または２に記載の記憶素子。
  4. 前記高抵抗層において、Ｔｅが３０〜１００原子％に対しＡｌが０〜７０原子％の範囲で含まれる請求項１または２に記載の記憶素子。
  5. 前記金属元素はＣｕ，ＡｇおよびＺｎのうちの少なくとも一種類である請求項１に記載の記憶素子。
  6. 前記高抵抗層において、Ｔｅ，ＡｌおよびＣｕ＋Ｚｒがそれぞれ、３０≦Ｔｅ≦１００原子％、０≦Ａｌ≦７０原子％および０≦Ｃｕ＋Ｚｒ≦３６原子％の関係を満たす範囲で含まれる請求項４に記載の記憶素子。
  7. 前記高抵抗層において、ＴｅとＡｌとＣｕ＋Ｚｒとの組成比（原子％比，酸素は除く）は、それらを頂点とした三角図において、Ｔｅをａ、Ａｌをｂ、Ｃｕ＋Ｚｒをｃとすると、数１に示したＴ１，Ｔ２，Ｔ３およびＴ４の各点を結んだ範囲内の値である請求項４に記載の記憶素子。
    (数１)
    Ｔ１（ａ，ｂ，ｃ）＝（１，０，０）
    Ｔ２（ａ，ｂ，ｃ）＝（０．３，０．７，０）
    Ｔ３（ａ，ｂ，ｃ）＝（０．３，０．３４，０．３６）
    Ｔ４（ａ，ｂ，ｃ）＝（０．６４，０，０．３６）
  8. 第１電極と第２電極との間にイオン源層および高抵抗層を有する記憶素子と、
    前記第１電極に電気的に接続された第１配線と、
    前記第２電極に電気的に接続された第２配線と、
    前記第１配線に直列挿入され、かつ前記第１電極および前記第２電極の間に印加する電圧を制御するスイッチング素子とを備え、
    前記記憶素子を構成する高抵抗層はＴｅを含む酸化物により形成され、
    前記イオン源層は少なくとも一種類の金属元素と、Ｔｅ，ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む記憶装置。
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