JP2010045843A - 高感度イメージセンサアレイ - Google Patents

Abstract

【課題】イメージセンサアレイにおいて高い信号対雑音比を生み出すことにより、感度とダイナミックレンジを改善する新規なピクセル設計を提供する。
【解決手段】イメージセンサアレイは、複数の行ライン、前記複数の行ラインをアドレスする行デコーダ、複数の列ライン、前記複数の列ラインをアドレス行デコーダ、および行ラインと列ラインの各交点にピクセルを置くやり方で配列したピクセルのアレイから成っている。各ピクセルは、１）バイアスが印加される第１ノードと、制御信号に応答してスイッチング動作を行う薄膜トランジスタ・スイッチを介して電気信号をデータラインに出力する第２ノードをもつ感光素子と、２）前記感光素子の電気信号を増幅する増幅器であって、感光素子の電気信号を受け取る第１ノードと増幅した電気信号を出力する第２ノードをもつ増幅器とから成っている。
【選択図】図２

Description

本発明は、一般にはイメージセンサアレイ、より詳細には高感度センサアレイの製造を可能にする新規なピクセル設計に関するものである。

大面積の２次元イメージセンサアレイは医療用イメージング装置や光学式走査装置として広く応用されている。典型的なイメージング装置または走査装置の核心にあるのが画素（ピクセル）のアレイである。各ピクセルは一般にセンサとパストランジスタから構成されている。センサは一般に逆バイアス付きフォトダイオードであり、パストランジスタは一般に非晶質シリコン薄膜電界効果トランジスタ（ＴＦＴ）である。バイアスラインはセンサに逆バイアスを与える。センサはデータラインに接続されたパストランジスタに直列に接続されている。パストランジスタのゲート電極はゲート制御ラインによって制御される。バイアスラインが水平方向に延びており、ゲート制御ラインが垂直方向に延びていると仮定すれば、決められた行に沿ったすべてのピクセルは同じデータラインに接続されているのに対し、決められた列に沿ったパストランジスタのすべてのゲート電極は同じゲート制御ラインに接続されている。

イメージセンサは一般に行と列の２次元アレイとして構成される。ピクセルアレイからのイメージの読出しは、行デコーダと列デコーダによって行われる。列デコーダは一度に１つのゲート制御ラインをアドレスするのに対し、行デコーダは同じゲート制御ラインに接続されたすべてのデータラインをアドレスする。アレイのデータラインは電荷を感知する読出し増幅器に接続されているのに対し、アレイのゲート制御ラインは外部電圧スイッチング回路に接続されている。電圧スイッチング回路はそれらのゲート制御ラインを独立して正または負電圧に保つことができる。典型的なイメージセンサアレイが“amorphous Silicon Sensor Arrays for Radiation Imaging ”, Street et al., Mat. Res. Soc. Symp. Proc. Vol. 192, p.441 (1990) に記載されている。

イメージング中、ゲートラインはパストランジスタをオフ状態にするバイアスに保たれる。光がセンサアレイに当たると、入射光の強度に対応する電荷が発生し、フォトダイオードセンサに格納される。

読出しサイクル中、一度に１本のゲートラインが、そのゲートラインに沿ったすべてのパストランジスをオンにし、そのゲートラインに沿ったピクセルに格納された電荷を同時に読み出すことができる電圧にされる。信号が読み出された後、そのゲートラインは低位になり、パストランジスタをオフにする。全２次元アレイを外部エレクトロニクスへ読み出すために、各連続するゲートラインを順次オンに、次にオフにすることによって、このプロセスが繰り返される。

センサアレイの感度またはダイナミックレンジを向上させるために、センサアレイは高い信号対雑音比（比較的弱い信号の検出および測定を可能にする）をもつことが重要である。センサアレイのダイナミックレンジは測定可能な最小信号（ｑ_min ）と最大信号（ｑ_max ）の比で表される。たとえば、医療用イメージング装置の場合、典型的な目標ダイナミックレンジは４０００である。すなわち、測定可能な最小信号（ｑ_min ）は最大信号（ｑ_max ）よりも少なくとも４０００倍小さいであろう。センサアレイの電子雑音は測定可能な最小信号（ｑ_min ）の主要な制限要因であることが多い。もし雑音すなわちイメージに関係のない電荷がピクセルの電荷容量のかなりの部分に相当していれば、センサアレイの感度および有益なダイナミックレンジは低下するであろう。

センサアレイの雑音のレベルは多くの発生源に由来している。支配的な雑音源はデータラインに接続された読出し増幅器である。この雑音は読出し増幅器へのデータラインの入力キャパシタンスが原因である。データラインの一般的な入力キャパシタンスは５０〜１００ピコファラッドである。現在、この雑音源は高品質の増幅では約１０００〜２０００電子に達する。対照的に、アレイ自身に関連する固有の発生源は一般に数百電子のオーダーである。この雑音はトランジスタ抵抗とセンサキャパシタンスの熱雑音（“ｋＴＣ”雑音）が原因である。

"amorphous Silicon Sensor Arrays for Radiation Imaging ", Street et al., Mat. Res. Soc. Symp. Proc. Vol. 192, p.441 (1990)

センサアレイの雑音を最小にするために、アレイのキャパシタンスを減らすことと、読出し増幅器を再設計することに相当な努力が注がれた。しかし、信号と競合する支配的な雑音源はピクセルレベルにおいて生じないが、増幅器とそれらの入力ラインから生じるので、読出しエレクトロニクスに関連する雑音を増加させずにピクセルレベルにおける信号を改善する手法は、センサアレイの感度およびダイナミックレンジを高めることができる。

本発明は、イメージセンサアレイにおいて高い信号対雑音比を生み出すことによって、その感度とダイナミックレンジを改善するピクセル設計を提供する。このピクセル設計は、信号を増幅するが、それに対応してセンサアレイの全雑音に及ぼす影響が最小であるピクセル内増幅器を含んでいる。詳しく述べると、このピクセル設計は信号対雑音比を高めるピクセル内単一トランジスタ増幅器を含んでいる。

本発明の第１の利点は、多くの点で非常に効率的な設計であることである。このピクセル設計は、２トランジスタ回路を使用することにより多くの競合する要求を満たす。このピクセル設計は、そのサイズへの悪影響を最小にして、ピクセルの増幅、読出し、およびリセットを行う。

このピクセル設計の第２の利点は、その高いピクセル充填係数である。ピクセル充填係数は感光性のあるアレイの小領域を表す。一般に、増幅器の追加は、増幅器がセンサに利用できる貴重な空間を増幅器が占めるので、ピクセル充填係数が低下する。しかし、効率的なピクセル設計のため、本発明はセンサによって占められる非常に小さい領域をピクセル内に確保する。

第３の利点は、アレイを横切る追加のゲートラインまたはバイアスラインの費用なしに、ピクセル内増幅器が追加されることである。本発明は１ピクセル当たり１本のゲートラインを使用してアレイのすべての読出しおよびリセット機能を実行する。読出しサイクル中は、１本のゲートラインがピクセルの読出しと、前に読み出したピクセルのリセットの両方を実行する。

本発明の第４の利点は、新規なピクセル設計がセンサアレイの現在の製造プロセスと両立することである。一般に、増幅器の追加は、追加プロセスを必要とするので、標準の製造プロセスから逸脱するであろう。しかし、このピクセル設計は、アレイの製造能力を犠牲にしないために現在の製造プロセスを用いてピクセル内増幅器を作ることができる。

本発明の利点および目的は、以下の発明の詳細な説明、発明の好ましい実施例、添付図面、および特許請求の範囲から明らかになるであろう。

本発明に係るピクセル設計の等価回路の回路図である。 本発明に係るイメージセンサアレイの回路図である。 リセットトランジスタのフィードスルー・キャパシタンスを示すピクセル設計の等価回路の回路図である。 ピクセル内のセンサの出力端における電圧とデータライン上の電流の関係を示すグラフである。 アレイの読出しサイクルの考えられるタイミング図である。 本発明に係るピクセル設計のレイアウトを示す図である。 ピクセルの各列に追加のバイアスラインを有するピクセル設計の別のレイアウトを示す図である。

図１に、センサアレイの信号対雑音比を高めるためにピクセル内単一トランジスタ増幅器を使用する本発明の実施例の等価回路を示す。単一トランジスタ増幅器はＴＦＴである。ＴＦＴは現在の製造技術を用いて容易にピクセルに集積される。この方法によって、各ピクセルはセンサ（Ｓ）１０２、リセットトランジスタ（Ｒ）１０４、パストランジスタ（Ｐ）１０６、および共通ソース増幅器トランジスタ（Ａ）１０８から成っている。センサ１０２はＣ_s の関連キャパシタンスをもつｎ−ｉ−ｐ非晶質シリコンフォトダイオードである。ここで、“ｎ”と“ｐ”はそれぞれｎドープ非晶質シリコン層とｐドープ非晶質シリコン層を示す。各ドープ層の厚さは一般に１０〜１００ナノメートルである。“ｉ”は厚さ約１〜２μｍの真性非晶質シリコン層である。センサ１０２のｐドープ領域はバイアスラインに接続されており、その負電圧（Ｖ_B ）がセンサ１０２を動作させるのに必要な逆バイアスを与える。もしこの実施例においてｐ−ｉ−ｎフォトダイオードを使用すれば、負の代わりに正の電圧がセンサのｎ型領域へ供給されるであろう。図１に示すように、センサ１０２の出力（点Ｘ）は増幅器（Ａ）１０８のゲートを駆動し、センサ１０２に格納された信号に対し望ましい増幅を行う。パストランジスタ（Ｐ）１０６は増幅器（Ａ）１０８に直列に接続されているので、ゲートライン（Ｇ_n ）１１２が高位になると、パストランジスタ（Ｐ）１０６はオンにスイッチし、電流が増幅器（Ａ）１０８およびパストランジスタ（Ｐ）１０６を通ってデータライン１１４へ流れる。両トランジスタを通って流れる電流はセンサ１０２に格納された電荷を反映している。ゲート電極が次のゲートラインＧ_n+1 １１６に接続されたリセットトランジスタ（Ｒ）１０４は読出し期間後センサ１０２をリセットする。

センサ１０２のキャパシタンスＣ_S は一般にピコファラッドのオーダーである。バイアス電圧Ｖ_B は数ボルトの大きさである。センサ１０２に関連する電荷（ｑ）はそのキャパシタンスＣ_S とセンサをまたぐ電圧（Ｖ_S ）の積である。一般に、Ｃ_S とＶ_S の積（センサ１０２が格納できる最大電荷量（ｑ_max ））は約１〜５ピコクーロンである。たとえば、もしＣ_S とＶ_S の積が１ピコファラッドであれば、ｑ_max は５×１０⁶ 電子のオーダーである。目標ダイナミックレンジを４０００と仮定すれば、望ましい検出可能な最小信号（ｑ_min ）は約１２５０電子（１×１０^-15 クーロン以下になる）であろう。従って、望ましい感度とダイナミックレンジを達成するため、センサによって検出可能な最小信号（ｑ_min ）はせいぜい１２５０電子のオーダーにするべきである。

前に述べたように、信号と競合する支配的な雑音源はピクセルレベルにおいて生じないで、増幅器とそれらの入力データラインから生じる。各データラインの入力キャパシタンスは一般に５０〜１００ピコファラッドであり、読出し増幅器と関連エレクトロニクスの品質によっては、約１０００〜３０００電子の雑音レベルに達する。他方、ピクセルのキャパシタンスに関連する雑音は通常は数百電子のオーダーである。従って、ピクセルのキャパシタンスに関連する雑音の大きさは読出しエレクトロニクスに関連する雑音に比べて小さい。

図１に示した共通ソース増幅器（Ａ）１０８によって形成されたピクセル内ＴＦＴ増幅器は、増幅がピクセルレベルにおいて起きるので、アレイの信号対雑音比を高める。読出しエレクトロニクスに関連する雑音はそれに対応して増幅されない。一般に、信号対雑音比（Ｓ／Ｎ）は、ピクセルの信号をピクセルレベルおよび読出しレベルにおける雑音の加重和で割ったものに等しい。すなわち、Ｓ／Ｎ＝信号_pixel ／〔（雑音_pixel ）² ＋（雑音_readout ）² 〕^1/2ピクセル内増幅器の利得をＧ_pixel と仮定すれば、信号対雑音比は次式で表される。
Ｓ／Ｎ＝Ｇ_pixel ×信号_pixel ／〔（Ｇ_pixel ×雑音_pixel ）²＋（雑音_readout ）² 〕^1/2＝信号_pixel ／〔（雑音_pixel ）²＋（雑音_readout ／Ｇ_pixel ）² 〕^1/2上式は、利得が信号対雑音比における読出し雑音の寄与を抑制することを示している。しかし、（雑音_readout ／Ｇ_pixel ）が（雑音_pixel ）よりはるかに小さくなるほど、Ｇ_pixel が大きくなると、ピクセルの雑音が優勢になり、信号対雑音比のそれ以上の向上はごく小さい。

一例として、雑音_pixel ＝２００電子、雑音_readout ＝２００電子、およびＴＦＴ増幅器の利得＝１０と仮定すれば、ピクセルレベルにおける信号と同様に雑音も１０倍に増幅される。ピクセルレベルにおける雑音は２００電子から２０００電子へ１０倍に増加するのに対し、増幅器に関連する支配的な雑音は１．４倍に増加するに過ぎない。言い換えると、ピクセルレベルにおける雑音の１０倍の増加は全雑音の１０倍の増加にならない。一般に、信号の利得が全雑音の増加によって対応して相殺されると、ブレークイーブン点が生じる。上例の場合、ピクセルの雑音が優勢なるほど増幅が大きいとき、すなわち（利得×２００）＞２０００のとき、ブレークイーブン点が生じる。

上の計算は、さらに、本発明が著しい利得をもつ増幅器を必要としないことを示している。実際に、上例の場合、もしピクセルレベルにおける利得が１０よりはるかに大きければ、その以上の利益はない。

図２に、本発明に係るイメージセンサアレイを略図で示す。図２に示すように、各ゲートラインは決められた列に沿ったすべてのピクセルを読み取るのに対し、各データラインは決められた行に沿ったすべてのピクセルの信号を運ぶ。ゲートラインは、各ラインに正または負のバイアス電圧を加えることができる外部電圧スイッチング回路に接続されている。データラインは電荷を感知する読出し積分器２３２に接続されている。電圧増幅器を使用することもできる。

光がセンサＳ_n ２０２に当たると、センサの出力（点Ｘ）における電圧がバイアス電圧Ｖ_B のほうに増加する。点ＸがＶ_B に達すると、センサ１０２に関連するキャパシタンスＣ_s が飽和する。点Ｘにおける電圧は、照明がないときの０電圧に近い値から、センサが飽和したときの約Ｖ_B へ変化する。

イメージング中、すべてのゲートラインは低位に保たれ、アレイ内のすべてのトランジスタはオフ状態になる。光がセンサＳ_n ２０２に当たると、電荷が発生し、格納され、点Ｘにおける電圧をＶ_X へ上昇させる。イメージングの後、センサＳ_n ２０２に格納された電荷を読み出すために、ゲートラインＧ_n ２００が高位にされる。トランジスタＡ_n ２０６のしきい値電圧が０であると仮定すれば、ゲートラインＧ_n ２００が高位になると、増幅器トランジスタＡ_n ２０６とパストランジスタＰ_n ２０８が共にオンにスイッチして、電流がデータライン２３０へ流れるのを許す。データライン２３０へ流れる電流は点Ｘにおける電圧によって決まり、そして選定した時間の間外部積分器２３２によって積分される。

ピクセルｎ＋１を読み出すため、センサＳ_n+1 ２１２に格納された電荷が読み出されるようにゲートラインＧ_n+1 ２１０が高位になる。ゲートラインＧ_n+1 ２１０が高位になると、パストランジスタＰ_n+1 がオンになるほか、前に読み取ったピクセルのリセットトランジスタＲ_n ２０４がオンになり、センサＳ_n ２０２をリセットする。言い換えると、ゲートラインＧ_n+1 ２１０は、ピクセルｎ＋１を読み出すためと、前に読み取ったピクセルをリセットするために使用される。

図３に、ピクセルの等価回路を略図で示す。等価回路には、リセットトランジスタ（Ｒ）１０４のフィードスルー・キャパシタンスが示してある。図３に示すように、リセットトランジスタ（Ｒ）１０４のソースとゲート領域の間に寄生キャパシタンス（Ｃ_gs）３０２が存在し、ドレインとゲート領域の間に寄生キャパシタンス（Ｃ_gd）３０４が存在する。これらの寄生キャパシタンスのために、ゲートラインＧ_n+1 １１６が高位になったとき、リセットトランジスタ（Ｒ）１０４が正確にアースへリセットされない。リセットトランジスタ（Ｒ）１０４のソース接点とドレイン接点をまたぐ電圧はＶ_R （一般にリセット電圧と呼ばれる）である。電荷がセンサ１０２から転移した後、ゲートラインＧ_n+1 １１６が低位になると、一般にフィードスルー電荷は点Ｘを約−０．５ボルトの電圧Ｖ_R へリセットする。

図４は、図３のデータライン１１４を通る電流（Ｉ_F ）と点Ｘにおける電圧の関係を示す。読出しサイクル中、図３の増幅器（Ａ）１０８は、そのゲート電圧Ｖ_G がそのドレイン電圧Ｖ_D より低いので、一般にその飽和領域内で動作している。増幅器（Ａ）１０８が０ボルトのしきい値電圧をもつと仮定すれば、増幅器（Ａ）１０８を通る電流Ｉ_F は次式で表される。
Ｉ_F ＝Ｃ_G μ（Ｑ_s −Ｑ_sat ）² ／Ｃ_s ² Ｗ／（２Ｌ）
ここで、Ｃ_G は増幅器（Ａ）１０８のチャンネルキャパシタンス、μはキャリヤ移動度、Ｗは幅、Ｌは長さ、Ｑ_s はセンサに格納された電荷の量、Ｑ_sat は飽和電荷である。

一例として、１００〜１５０μｍ² のピクセルサイズに特有な１ピコファラッドのセンサキャパシタンス、４のＷ／Ｌ比、５ボルトのゲート電圧、および５×１０^-8ファラッド／ｃｍ² のゲートキャパシタンスを仮定する。それに加えて、増幅器（Ａ）１０８のゲート電極に関連するキャパシタンスと、リセットトランジスタ（Ｒ）１０４および増幅器（Ａ）１０８に関連する寄生キャパシタンスは無視できると仮定する。仮定したパラメータの場合、Ｑ_s が０であるとき、電流（Ｉ_F ）は約２．５μＡであり、もし積分時間が約２０μ秒であれば、５０ピコクーロンの全出力電荷が生じる。５ピコクーロンの典型的なｑ_max と比べると、この出力電荷は約１０の利得を表しており、非晶質シリコンイメージング装置の性能を劇的に向上させるはずである。トランジスタの設計しだいで、飽和領域におけるリセットトランジスタ（Ｒ）１０４とパストランジスタ（Ｐ）１０６のオン抵抗は、一般に約１ＭΩである。

図４に示すように、図３のデータライン１１４を通る電流（Ｉ_F ）と点Ｘにおける電圧との関係は、単調で、かつ非線形である。さらに、信号は極性が反転されている。信号が大きいとき、データライン１１４の電流（Ｉ_F ）は少ない。信号に対しソフトウェア利得補正とオフセット補正が定期的に行われるので、一般に、信号の極性反転はセンサアレイ設計では重要な点ではない。さらに、ピクセル設計は余分に複雑になるが、信号をより線形にすることができる。もしより高いソースバイアスを増幅器（Ａ）１０８に加えれば、ゲートとソース間の電圧の相対的変化が減少して、応答はより線形になる。これは、センサ１０２と増幅器（Ａ）１０８へ異なるバイアス電圧を加えることができる第２バイアスラインを追加することによって達成できるであろう。しかし、非線形性は一定の用途では重要な点でないこともある。たとえば、線形性は一般にＸ線光子カウンタでは重要ではない。

図５に、図２に示したアレイの読出しサイクルのための考えられるタイミング図を示す。このタイミング図は、時間に対するゲートラインＧ_n ２００上の電圧の大きさを示す。一般にゲートラインを読み取るのにかかる時間は「ライン時間」と呼ばれ、３０〜１００μ秒のオーダーである。すべてのゲートラインの完全な読出しを行うのに要する時間は「フレーム時間」と呼ばれ、ミリ秒から秒にわたる。このアレイ内の読出しエレクトロニクスのＲＣ時定数は一般に２〜５μ秒である。

読出しプロセスは一般に二重相関サンプリング手法を使用する。このサンプリング手法はすべての余分の信号を除去する２つの連続する測定を含んでいる。図２のピクセルｎを読み取る前に、前のピクセル（ｎ−１）が読み出されており、そのあとｔ_OFF(n-1)からｔ_ONまでの時間間隔の間、すべてのゲートラインはオフのままである。ゲートラインＧ_n ２００がｔ_ONにおいて高位になった後、そして前に読み出されたピクセルが正しくリセットされた後、最初の測定がｔ₁ に行われる。期間ｔ_ONからｔ₁ までの期間中、図２のデータライン２３０の電圧はアース電位に保たれ、そして図２に示したフィードバックスイッチ２３１を閉じることによって積分器２３２が使用不能にされる。最初のリセット期間は一般に５μ秒続く。ｔ₁ において、フィードバックスイッチ２３１を開くことによって、積分器２３２が起動され、その時点で最初の測定が行われる。積分時間の終端のｔ₂ において、フィードバックスイッチ２３１が再び閉じられる前に、第２の測定が行われる。２つの測定値の差が記録される。２つの測定値を格納するサンプリング・キャパシタは図面に示してない。それらは一般に図２に示した外部積分器２３２の一部分である。その測定法のもとで、すべての余分な信号が除去される。ｔ₂ において第２の測定を行った後、センサ（Ｓ_n-1 ）２２０の出力（点Ｘ_n-1 ）を異なる電圧にリセットできるように、ゲートラインＧ_n ２００はｔ_OFF まで高位のままでもよい。最後に、ゲートラインＧ２００がｔ_OFF において低位になると、次のゲートラインＧ_n+1 ２１０がｔ_ON(n+1) においてオンになり、その時点で読出しサイクルが繰り返される。

図６に、非晶質シリコンセンサアレイ用の現在の製造プロセスを使用して作り出すことができる本発明のピクセル・レイアウトを示す。現在の製造プロセスは、一般に３つの金属層を用いて、相互接続ラインと、センサと表面接触させる追加の透明な金属膜を形成する。ＴＦＴのゲート電極を形成する相互接続層は「ゲート金属」層１０１である。そのゲート金属層１０１の上に、ＴＦＴのソース領域とドレイン領域の電極を形成するもう１つの金属層１０３がある。この金属層１０３は、通常、ソース／ドレイン金属すなわち「Ｓ／Ｄ金属」と呼ばれる。Ｓ／Ｄ金属層１０３の上に、一般に「上部金属」層１０５と「ＩｎＳｎＯ」または「ＩＴＯ」層１０７と呼ばれる２つの追加の金属層がある。

図６に示すように、リセットトランジスタ（Ｒ）１０４、増幅器（Ａ）１０８、およびパストランジスタ（Ｐ）のゲート電極は、ゲート金属層１０１で形成され、そして上部金属層１０５を用いて形成されたバイアスライン（Ｖ_B ）１１０で被覆されている。バイアスライン１１０はトランジスタのゲート電極を照明から遮蔽する。この実施例の場合、ゲートラインＧ_n+1 １１６はリセットトランジスタ（Ｒ）１０４のゲートに接続されているのに対し、ゲートラインＧ_n １１２はパストランジスタ（Ｐ）１０６のゲートに接続されている。ピクセルのピッチは一般に１００〜５００μｍである。

増幅器トランジスタ（Ａ）１０８のゲート電極は導体６０２を介してセンサ１０２の最下部電極に接続されている。増幅器トランジスタ（Ａ）１０８のゲート電極はゲート金属層１０１で形成されているのに対し、センサ１０２の底部電極はＳ／Ｄ金属層１０３で形成されている。導体６０２はゲート金属層１０１とＳ／Ｄ金属層１０３の間に短絡回路を提供する。

センサ１０２の底部電極は、それほかに、図６に示すように、リセットトランジスタ（Ｒ）１０４のソース領域を形成している。他方、リセットトランジスタ（Ｒ）１０４のドレイン領域はＳ／Ｄ金属層１０３で形成され、導体６００を介してデータライン１１４に接続されている。導体６００はＳ／Ｄ金属層１０３と上部金属層１０５とを接続する。

データライン１１４は別の導体６０６を介してパストランジスタ（Ｐ）１０６のドレインに接続されている。導体６０６は、Ｓ／Ｄ金属層１０３を上部金属層１０５に接続するという点で、導体６００に似ている。さらに、図６に示すように、パストランジスタ（Ｐ）１０６のソースを形成しているＳ／Ｄ金属層１０３の一部は、そのほかに、増幅器トランジスタ（Ａ）１０８のドレインを形成している。

図６から判るように、センサ１０２は１５０μｍ² のピクセルの面積の５０％以上（これは適度なセンサ充填係数を示す）を占めることがある。一般に、ピクセルサイズが大きければ大きいほど、より高い充填係数を達成することができる。もしＴＦＴの上にセンサ層を置いてアレイを作れば、より小さいピクセルサイズ、すなわちより複雑な回路を含むことができるであろう。

図７に、第２バイアスラインを使用した本発明の代替実施例を示す。この第２バイアスラインはゲート金属層１０１で形成されている。この手法のもとで、増幅器トランジスタ（Ａ）１０８のソースをバイアスからセンサ１０２へ別個にバイアスすることができる。さらに、センサの出力点を＋５ボルトにリセットすることに結びつけられた、より低いバイアス（たとえば−２ボルト）は、充填係数の低下なしに、よりすぐれた線形性を与える。

この手法のもとで、第２バイアスを与えるため、追加の導体７１０が必要である。増幅器トランジスタ（Ａ）１０８のソース領域は導体７１０を介して第２バイアスライン７００に接続されている。導体７１０はＳ／Ｄ金属層１０３をゲート金属層１０１に接続している。図６の導体６０４と異なり、導体７１２はセンサ１０２の上部電極をバイアスライン１１０に接続するだけである。導体７１４は図６に示した導体６００と機能的に同じである。

以上、特定の実施例について発明を説明したが、以上の説明からこの分野の専門家が多くの代替物、修正物、および均等物を容易に思いつくことは明らかである。従って、本発明は、発明の精神および特許請求の範囲に入るすべての代替物、修正物、および均等物を包含するものとする。

１０１ ゲート金属層
１０２ センサ
１０３ Ｓ／Ｄ金属層
１０４ リセットトランジスタ
１０５ 上部金属層
１０６ パストランジスタ
１０７ ＩＴＯ層
１０８ 増幅器トランジスタ
１１０ バイアスライン
１１２ ゲートライン
１１４ データライン
１１６ ゲートライン
２００，２１０，２２０ ゲートライン
２０２，２１２，２２２ センサ
２０６，２１６，２２６ 増幅器トランジスタ
２０８，２１８，２２８ パストランジスタ
２３０ データライン
２３１ フィードバックスイッチ
２３２ 外部積分器
６００，６０２，６０４，６０６ 導体
７００，７１０，７１２，７１４ 導体

Claims (6)

1. 複数のゲートライン；
   複数のデータライン；
   複数のバイアスライン；
   共通の基板上の複数のピクセル増幅器回路であって、個別のピクセル増幅器回路は、
   第１接点及び第２接点を有するフォトセンサと、
   前記フォトセンサの前記第１接点に接続されたソース接点、前記フォトセンサの前記第２接点に接続されたゲート接点及びドレイン接点を有する増幅器トランジスタと、
   前記増幅器トランジスタの前記ドレイン接点に接続されたソース接点、前記複数のゲートラインの１つに接続されたゲート接点、前記複数のデータラインの１つに接続されたドレイン接点を有する薄膜のパストランジスタと、
   前記複数のデータラインの１つに接続されたソース接点と、前記第２ゲートラインに接続されたゲート接点と、前記フォトセンサの前記第２接点に接続されたドレイン接点とを有する薄膜のリセットトランジスタと、
   を有する、複数のピクセル増幅器回路；並びに
   前記データラインを流れる電流を積分するように、前記データラインに接続されている積分器；
   を有するイメージセンサアレイであって：
   前記複数のゲートラインは、前記複数のゲートラインの前記１つが前記個別のピクセル増幅器回路の読出し及び先行して読み出された個別のピクセル増幅器回路のリセットの両方をトリガするように設定されている；
   ことを特徴とするイメージセンサアレイ。
2. 請求項１に記載のイメージセンサアレイにおいて、前記フォトセンサの前記第１接点と前記増幅器トランジスタの前記ソース接点とが前記バイアスラインに接続されている、ことを特徴とするイメージセンサアレイ。
3. 請求項１に記載のイメージセンサアレイにおいて、第２のピクセル増幅器回路が隣接して配置されており、該第２のピクセル増幅器回路は、そのパストランジスタのゲート接点が前記第２のゲートラインに接続されている、ことを特徴とするイメージセンサアレイ。
4. 複数のゲートライン；
   複数のデータライン；
   複数のバイアスライン；並びに
   共通の基板上の複数のピクセル増幅器回路であって、個別のピクセル増幅器回路は、
   第１接点及び第２接点を有するフォトセンサと、
   前記フォトセンサの前記第１接点に接続されたソース接点、前記フォトセンサの前記第２接点に接続されたゲート接点及びドレイン接点を有する増幅器トランジスタと、
   前記増幅器トランジスタの前記ドレイン接点に接続されたソース接点、前記複数のゲートラインの１つに接続されたゲート接点、前記複数のデータラインの１つに接続されたドレイン接点を有する薄膜のパストランジスタと、
   前記複数のデータラインの１つに接続されたソース接点と、前記第２ゲートラインに接続されたゲート接点と、前記フォトセンサの前記第２接点に接続されたドレイン接点とを有する薄膜のリセットトランジスタと、
   を有する、複数のピクセル増幅器回路；
   を有するイメージセンサアレイであって、
   前記複数のゲートラインは、前記複数のゲートラインの前記１つが前記個別のピクセル増幅器回路の読出し及び先行して読み出された個別のピクセル増幅器回路のリセットの両方をトリガするように設定されている；
   ことを特徴とするイメージセンサアレイ。
5. 請求項４に記載のイメージセンサアレイにおいて、前記フォトセンサの前記第１接点と前記増幅器トランジスタの前記ソース接点とが前記バイアスラインに接続されている、ことを特徴とするイメージセンサアレイ。
6. 請求項４に記載のイメージセンサアレイにおいて、第２のピクセル増幅器回路が隣接して配置されており、該第２のピクセル増幅器回路は、そのパストランジスタのゲート接点が前記第２のゲートラインに接続されている、ことを特徴とするイメージセンサアレイ。

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