JP4376350B2

JP4376350B2 - ピクセル増幅器回路

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Publication number: JP4376350B2
Application number: JP12093599A
Authority: JP
Inventors: メイピン; ジェイ．ムーアアンドリュー; ビー．アプテラージ; イー．レディスティーブン; エー．ストリートロバート; ビー．ボイスジェームズ
Original assignee: Xerox Corp
Current assignee: Xerox Corp
Priority date: 1998-04-28
Filing date: 1999-04-28
Publication date: 2009-12-02
Anticipated expiration: 2019-04-28
Also published as: US6031248A; JP2000031453A

Description

【０００１】
【発明の属する技術分野】
本発明は概してセンサの分野に関し、より詳細には信号対雑音比が増大され、充填比の減少が最小である、改良されたピクセル構成（アーキテクチャ）に関する。
【０００２】
【従来の技術】
２次元大面積センサアレイは医学用画像形成、光学式走査、化学又は放射線検出、温度感知及びその他の技術において広範囲な用途がある。そのようなセンサはピクセルのグリッドを有し、各ピクセルは少なくともセンサデバイスと、（光学的画像、シンチレーション層の助力がある又はないＸ線画像、化学的な物質の存在、温度等のような）センサデータを電気的信号（典型的にはディスプレイ又はアラーム等を処理、記憶、駆動をするために用いられるデータ）に変換する回路を構成する一つ又は複数のトランジスタと、から構成される。センサは概して逆バイアスダイオードであり、トランジスタは概して薄膜電界効果トランジスタ（TFT）である。好都合なことに、ピクセルの構成要素の各々は大面積アレイの製造の容易さ、低リーク（漏れ）電流デバイス、及びこの非結晶材料を使用するその他の利点を利用するために、水素が付加されたアモルファス（非晶質）シリコン（a-Si）で形成されてもよい。（構成要素の少なくとも一つの層が前記の材料で形成されている場合、構成要素は本明細書中でa-Siで形成されていると称される。例えば、本明細書中で用いられているように、a-Si TFTとはアモルファスシリコンチャネル層を有する薄膜トランジスタのことを言う。）
【０００３】
本発明に関連するタイプのセンサが種々のセンサデータ（例えば、光、放射、化学、熱等）の一つ又は複数を検出するように設計されていることは、上記から明らかなはずである。この一群のセンサの重要なサブセットは、画像データを検出するために最適化されたセンサから成る。本明細書中の議論はセンサデータに広く適応可能であるが、次の議論は説明をわかりやすくするために画像データに焦点を合わせる。
【０００４】
画像センサのアレイの重要なパラメータは、アレイの信号対雑音比であることが知られている。即ち、信号と比較した雑音の減少は一般に望ましい。典型的には、信号増幅器が検出された信号を下流での使用のためにブースト（増幅）するのに用いられる。画像センサの一列全体を単一の増幅器に接続することが一般的な方法である。この構造には、アレイへのコンタクトの数を最小限に抑えることや、充填比（入射画像に敏感なアレイ領域の分数として定義される）を最大にすること等を含む、数多くの利点がある。
【０００５】
しかし、そのような構造における雑音は、長いデータラインの大きなキャパシタンス（静電容量）による読出し雑音と、ピクセル構造自体の関数であり信号自体と共に増幅されるピクセル雑音との、両方に関連している。例えば、読出し増幅器の熱雑音は増幅器の入力時のキャパシタンスに比例する。
【０００６】
従って、各ピクセルが独自の増幅器回路を備えることが提唱されている。典型的には、そのような回路は、逆バイアス状態で電荷を蓄積するための固有のキャパシタンスを有する光センサから成る。蓄積された電荷は光の入射により激減される。入射光の強度の決定は、光センサに残っている電荷を調べることによって達成される。光センサは、逆バイアスモードでデータラインとバイアスラインとの間に接続されてもよい。バイアスラインとデータラインとの間の、トランジスタを介した電圧が光センサ上の光入射量の関数となるように、光センサはトランジスタに接続される。この構成は増幅ピクセルと称される。
【０００７】
信号対雑音比を増大させることに加え、センサアレイの解像度を増大させることも、画像センサ技術における長年の目標である。例えば、およそ１５０μｍの２乗程度の面積を持つピクセルは、およそ１７０ｄｐｉの解像度に該当し、現在の基準によれば低解像度センサであるとされる。
【０００８】
ピクセル面積を減少させることが解像度を増大させる手段であることは、一般に理解されている。しかし、ピクセル面積が減少されると、通常課されるいくつかの不利益がある。第一に、光センサの面積が減少されることである。これは、光センサの感度が減少するという結果をもたらす。第二に、ピクセルトランジスタの寸法のうち一つ又は複数が減少されることである。増幅ピクセルの場合には、これはゲイン（利得）を許容閾値より下に低減させるという危険を冒すことである。例えば、単一トランジスタ増幅器の場合には、チャネル幅（Ｗ）のチャネル長（Ｌ）に対する比率が４であるa-Si TFTはおよそ１０という望ましいゲインを供与する。しかし、長さに対する幅の比（Ｗ／Ｌ）を減少させると、ゲインの低減という結果が生じる。a-Siデバイスに対してＬ≧５μｍという最小デバイス寸法をもたらす、現在のプロセス限界の組み合わせは、a-Siの低いキャリア移動度と相まって、５μｍＸ２０μｍのチャネルが、十分なゲインを供与しつつ現在の科学技術が許容する最も小さいものであることを意味する。
【０００９】
ピクセルサイズを減少させたいという要望と反目する、センサ回路の２つのパラメータがあることは理解されるであろう。第一に、ピクセルの感度を最大にしたいという要望である。これは回路の光センサ部分の物理的な大きさを増大させることによって達成することができるが、ピクセルサイズ全体を増大させるという損失を伴う。ピクセルサイズを増大させるのではなくて、充填比と称される、光センサ専用のセルの面積を増大させることが、技術上一般的である。光センサ面積のみが異なる２つのセンサピクセル間でのように、より広い光センサ面積（より大きな充填比）を持つセンサピクセルは概してよりよい感度を供与する。しかし、所与のピクセルサイズにとって、トランジスタに占められる面積が広くなれば広くなる程、光センサが使用できる面積は狭くなる。トランジスタの大きさに下限が与えられたら、解像度と感度との間にトレードオフが達成されるはずである。
【００１０】
ピクセルサイズを減少させたいという要望と反目する第２のパラメータは、回路の複雑さである。最小の回路は光センサとセレクタスイッチ（例えば、トランジスタ）とを必要とする。しかしこの回路は、いくらかの増幅又は現位置での信号加工等をする必要がある場合に対処できない。付加回路はピクセルの性能という点から見ると望ましいが、ピクセルの面積を使ってしまい（そして歩留まりを減少させ）不適当である。従って、ピクセルサイズ又は充填比と、回路の複雑さとの間に、トレードオフが達成されなければならない。
【００１１】
本発明は、従来技術の制約を克服する新規なピクセル回路構成である。本発明は、必要なゲインを５μｍＸ２０μｍより小さいチャネル寸法に供与する、センサピクセルを製造する能力を提供する。更に、本発明はゲインを犠牲にせずに、トランジスタ寸法を減少することによって所与の大きさのピクセルの充填比を増大させる。信号ゲインを犠牲にせずに、ピクセルの付加される大きさを最小にすること及び／又は充填比を最大にする一方、複雑さが高いレベルのピクセル回路を用いることができる。
【００１２】
本発明は、多結晶シリコン（poly-Si）がa-Siと比較して向上したキャリア移動度を供与するという了解に基づいている。a-Siの回路の他のトランジスタを製造する一方、poly-Siのピクセル回路を含むトランジスタのうち選択されたトランジスタを製造することによって、許容できるゲイン及び回路のその他の特性を維持しながらも、トランジスタの大きさを減少することができる。（本明細書中で用いられているように、多結晶シリコンで形成された少なくとも一つの層を有するデバイスは本明細書中で、poly-Si TFT等のpoly-Siデバイスと称される。）本発明によるpoly-Siデバイスとa-Siデバイスとの両方を含む回路は、本明細書中でハイブリッド（混成）回路と称される。
【００１３】
本発明の一つの実施の形態によると、バイアスライン及びデータラインは第１及び第２薄膜トランジスタ（TFT）を介して接続される。第１TFTのゲートは、その導電率が光センサの電荷状態の関数となるように、逆バイアス光センサに接続される。第１TFTは増幅器トランジスタと称される。第２TFTのゲートは、第２TETの導電率がゲートライン上の電圧の関数となるように、ゲートラインに接続される。第２TFTはパストランジスタと称される。第３TFTは、第３TETの導電率が光センサをリセットできるように、光センサに接続される。第３TFTはリセットトランジスタと称される。
【００１４】
a-Si TFTが同等の多結晶シリコン（poly-Si）TFTより低いオフ電流を有することは知られている。これは、例えばリセットトランジスタにおいて、リーク電流を最小に抑えたい要望がある場合に重要なことである。反対に、poly-Si TFTは同等のa-Si TFTと比較して向上したキャリア移動度を供与する。これは、例えばパスTFT及び増幅TFT等においてトランジスタを介したゲインが問題となる場合、重要である。従って、ハイブリッド回路はこの２つの異なるタイプのTFTを活用するために用いられる。
【００１５】
パスTFT及び増幅器TFTは、許容できるゲインを維持するのと同時にチャネルの大きさを減少させるためにも、poly-Siとなるように製造されてもよい。パスTFT及び増幅器TFTはa-Siを再結晶することによって適切に形成されてもよいが、その他のプロセスが用いられてもよい。
【００１６】
a-Si TFTがもたらす低オフ状態電流はリセット間の光センサからのリーク電流を最小に抑えるので、リセットTFTは、a-Siとなるように製造されてもよい。用いられるリセットトランジスタのタイプ（a-Si又はpoly-Si）に関わらず、リーク電流はアレイのピクセルによって異なると仮定されているので、a-SiリセットTFTはそれぞれのピクセルからのリークレベルの偏差（固定パターン雑音と称される）も減少させる。a-Siリセットトランジスタによって供与されるこの利点は、固定パターン雑音がある程度はセンサ上の電荷信号によって決まり、従ってピクセルによって異なるので、ソフトウエア又はその他の外部デバイスによって整合させることが困難である。
【００１７】
本明細書中で開示されるハイブリッド回路を製造する一つの実施の形態は、再結晶化と称されるプロセスである。この再結晶プロセスによると、a-Siの領域は脱水素化され、部分的に溶融され、再凝固され結晶化される。種々のエネルギーでのレーザ光線が、脱水素化及び溶融を行ってもよい。レーザ光線に露光される領域を制限するために、光学マスクが用いられてもよい。レーザ結晶化によって引き起こされる脱水素化反応を補償するために、プラズマ水素付加プロセスが用いられてもよい。
【００１８】
リーク電流を更に低減させるために、ゲートライン電圧及びドライブライン電圧を同期させるための特殊な回路が提供されてもよい。特殊な回路は又、一層の線形回路出力を得るために用いられてもよい。又、本明細書中で開示されている回路の一つの変形が、Ｘ線散乱のピーク検出等のような単一の事象の検出のために用いられてもよい。
【００１９】
【課題を解決するための手段】
このように、本発明及び本発明の種々の実施の形態は、下記で更に詳細に説明されるように、ピクセル回路によって占められるピクセル領域が縮小されること、ピクセル増幅器ゲインが向上されること、センサ充填率が向上されること、センサレベルの損失が低減されること、固定パターン雑音が減少されること、信号対雑音比等が向上されることを含む数多くの利点を提供するが、利点はこれらに限られている訳ではない。
【００２０】
【発明の実施の形態】
本発明及び本発明に付随する利点の多くの、より完全な理解は、次に述べる詳細な説明と添付図面を参照することにより、容易に得られ理解されるであろうが、添付図面においては、同様の参照番号は種々の図面中の同様の要素を示す。下記に簡潔に説明されている図面は、正確な縮尺率で書かれたものではない。
【００２１】
次の詳細な説明において、トランジスタチャネル長及び幅、材料蒸着パラメータ、デバイス性能特性等のような数値による値域が、説明されている実施の形態の種々の態様に提供される。これらの列挙される値域は例としてのみ扱われるべきものであり、本明細書の請求項の範囲を限定することを意図するものではない。加えて、多くの材料が基板、金属接続部等のような実施の形態の種々の面に適しているとされる。これらの列挙される材料も又、代表的な例として扱われるものであり、本明細書の請求項の範囲を限定することを意図するものではない。
【００２２】
下記で説明されるデバイスの結晶状態（例えば、非晶質即ちアモルファス、多結晶等）は、構造状態と称される。変換された第１の構造状態は、第１の構造状態を変換することによってもたらされ、第１の構造状態とは異なる構造状態である。例えば、第１の構造状態はアモルファスであり、変換された第１の構造状態は、サーマルプロセスによってアモルファスから変換された多結晶である。もう一つの例としては、第１の構造状態は多結晶であり、変換された第１の構造状態は、注入によって多結晶から変換されたアモルファスであってもよい。
【００２３】
本発明によるハイブリッドピクセル回路１０の一つの実施の形態が、図１に示されている。回路１０は固有のキャパシタンスＣ_sを有する二端子光センサ１２（例えば、光ダイオード）から成り、逆バイアス下で電荷を蓄積する。光センサ１２は、データライン（Data）に接続されてもよいデータ端子２２と、バイアスライン（Ｖ_Bias）に接続されてもよいバイアス電圧端子１４との間に、例えば−５ボルトのバイアス電圧で、逆バイアスモードで接続される。本明細書中で増幅器トランジスタと称される第１トランジスタ１６のソースも又、バイアス電圧端子１４に接続される。増幅器トランジスタ１６のゲートは、光センサ１２の第１端子に接続される。増幅器トランジスタ１６のドレインも又、本明細書中でパストランジスタと称される第２トランジスタ１８のソースに接続される。パストランジスタ１８のゲートは、例えばゲートライン（Ｇ_n）に接続されてもよいゲート端子２０に接続され、パストランジスタ１８のドレインはデータ端子２２に接続される。本明細書中でリセットトランジスタと称される第３トランジスタ２４のソースは、光センサ１２の第１端子に接続される。リセットトランジスタ２４のゲートは、例えばゲートライン（Ｇ_n+1）に接続されてもよいゲート端子２６に接続される。第３トランジスタ２４のドレインはデータ端子２２に接続される。
【００２４】
光センサ１２はn-i-pアモルファスシリコン光センサであってもよく、「ｎ」はｎドープ層のことであり、「ｐ」はｐドープ層のことであり、各層はおよそ１０から１００ナノメートル（ｎｍ）程度の厚さである。「ｉ」はおよそ１から２ミクロン（μｍ）程度の厚さの、真性又はドープされていないアモルファスシリコン材料のことである。逆バイアスモードでは、光センサ１２のＰドープ領域はバイアス電圧端子１４に接続される。Ｘ線画像装置の場合、セレン又はヨウ化鉛のような他のタイプのセンサが代わりに用いられてもよい。光センサ以外のセンサを用いてもよいことことも又、理解されたい。例えば、温度センサ、化学センサ等は当業界では周知である。従って、本明細書中で用いられているように、「センサ」とは、電荷状態（例えば、その中に蓄積されている電荷のレベル）が、検出されている選択された量の存在又は非存在の関数であるデバイスのことである。この一般的な種類のセンサは、本明細書の開示の範囲内である。
【００２５】
回路１０は以下のように動作する。リセットTFTをオンし、それからオフすることにより初期充電が完了する。光センサ１２上への光入射がピクセルコンデンサを部分的に放電させる結果となるが、この放電量は光センサ１２上への光入射量に比例する。次に光センサ１２に蓄積されている電荷は、増幅器トランジスタ１６のゲートに印加され、これにより増幅器トランジスタ１６のソースとドレインとの間の電流が決定される。ゲートラインＧ_nが選択されると（即ち、電圧がゲートラインＧ_nに印加されると）、電圧はパストランジスタ１８のゲートに印加され、パストランジスタ１８をソースとドレインとの間で導通する。増幅器トランジスタ１６及びパストランジスタ１８は両方とも導通しているので、バイアスラインからの電圧はデータ端子２２に印加されるが、これはデータラインを監視する回路によって検出されてもよい。この構造は増幅ピクセル（amplified pixel）と称される。
【００２６】
従って、増幅器ピクセルにおいて、データ端子２２に印加される電流のレベルは、光センサ１２上の電荷の関数である。しかしながら、このプロセスが正確な結果をもたらすためには、光センサ１２によって蓄積された電荷は検出及び／又は読出しサイクルの前にリセットされなければならない。これがリセットトランジスタ２４の機能である。次のピクセルの読出しサイクルの間に、リセットトランジスタ２４のゲートをゲートラインＧ_n+1に接続することによって、リセットトランジスタ２４はソースとドレインの間で導通となる。このことで光センサ１２での電流の再充電が可能になる。ピクセルはこれによって「リセット」され、次の検出及び／又は読出しサイクルの準備が整う。
【００２７】
本発明によると、増幅器トランジスタ１６及びパストランジスタ１８は好都合にもpoly-Siで形成されるので、回路からのゲインを最適化する。リセットトランジスタ２４は好都合にもa-Siで形成されるので、光センサ１２からのリーク電流を最小限に抑える。
【００２８】
本発明の一つの実施の形態が図２に平面図で示されている。図２（及び本明細書中に示されている他の図）を見ると、本発明をより明確に図示することができるように、いくつかの層は示されていない。絶縁層、接触層、蛍光層又はシンチレーション層、等のような示されていない層は、当業者にはよく知られているが、本発明に関連するので説明される。図２に示される実施の形態によると、回路３０は画像検出用に設計されたセルのアレイにおける１つのセルを形成する。図２の座標系において、回路３０は左方へはゲートラインＧ_nによって、及び右方へはゲートラインＧ_n+1によって境界付けされている。このようなアレイのセルのピッチは、例えば、１００μｍから１５０μｍの間である。
【００２９】
底端部において、回路３０はBiasと表示されたバイアスライン及びDataと表示されたデータラインによって境界付けされている。回路３０は、図５に関して断面図に示され下記で更に説明される上部センサコンタクト７４及び下部センサコンタクト８１を有する光センサ３２から成る。
【００３０】
第１トランジスタ（増幅器トランジスタ）４０は、図３に関して示され更に説明されるように、種々の層にゲートコンタクト４２、ソースコンタクト４４及びドレインコンタクト４６を含んで形成される。第１バイア（通路）６４はソースコンタクト４４と、バイアスラインと、上部センサコンタクト７４との間の電気的接続を可能にするために形成される。第２バイア６６はゲートコンタクト４２と下部センサコンタクト８１との間の電気的接続を可能にするために形成される。
【００３１】
第２トランジスタ（パストランジスタ）４８は、図４に関して示され更に説明されるように、種々の層にゲートコンタクト５０、ソースコンタクト５２及びドレインコンタクト５４を含んで形成される。第３トランジスタ（リセットトランジスタ）５６は、図５に関して示され更に説明されるように、種々の層にゲートコンタクト５８、ソースコンタクト６０及びドレインコンタクト６２を含んで形成される。
【００３２】
ここで図３を参照すると、図２の矢印３−３の方向で見た回路３０の一部が断面図で示されている。その上に回路が形成されることになる基板７２はセラミック、ガラス、又は当業界で知られているその他の材料であってもよい。基板７２上に最初に形成されるのはゲート金属４２である。ゲート金属４２は、第１トランジスタ４０のゲート電極を形成する。ゲート金属４２の上には絶縁層８２が形成されるが、この絶縁層８２はＳｉＮのような材料の単一の層であってもよいし、例えばＳｉＮ及びＳｉＯ₂の、複数のサブ層から構成されてもよい。
【００３３】
次にチャネル層８５が、絶縁層８２の上に蒸着される。チャネル層８５は最初はa-Siから構成されるが、増幅器トランジスタ４０の領域８４は以下で更に説明される結晶化プロセスを経る。結晶化に続き、酸化物誘電体層８６が次に基板上に蒸着される。吸収層８８が次に酸化誘電体層８６上に蒸着される。吸収層８８の役割は、下記に説明される後続の裏面リソグラフィ工程の間、a-Siとpoly-Siとの間の異なる透過性を補償することである。吸収層８８はa-Si又はその他の適切な材料で形成されてもよい。ここで、ゲート電極４２をマスクとして用いて、裏面リソグラフィが酸化誘電体層８６を画定するために用いられてもよい。従って、酸化誘電体層８６の幅はゲート電極４２の幅とおおよそ同じである。
【００３４】
次に電極層９０が形成されるが、この電極層９０は例えば、ｎ＋ドープa-Siから構成されてもよい。金属コンタクト層９３が次に電極層９０の上に形成される。ギャップ９４が形成され、増幅器トランジスタ４０の領域において少なくとも吸収層８８、電極層９０及び金属コンタクト層９３を、電気的に絶縁した第１及び第２領域に分割するが、この第１領域と第２領域との間にはチャネル層８５を介する導電路が形成される。ソースコンタクト４４及びドレインコンタクト４６がこうして形成される。トランジスタチャネル９６が、トランジスタ４０の動作の間にチャネル層８５において形成されることになる。本実施の形態の場合、トランジスタ４０はpoly-Siチャネル層を含む薄膜トランジスタである（従ってpoly-Si TFTと称される）。
【００３５】
第１パッシベーション層９５が次に形成され、第２パッシベーション層９７がその上に形成される。ここで、バイア６４がパッシベーション層９５及び９７において形成されてもよい。バイアスライン金属８３が（ゲート金属４２を完全に覆い、電極を照射からシールドするために）次に蒸着される。バイア６４の中に配置されるバイアス金属８３の一部９２は、金属コンタクト層９３との電気的導電接続部を形成する。酸化スズインジウム（ＩＴＯ）のような透過性導電層９８が次に形成され、バイアス金属８３と電気的に通じる。
【００３６】
断面図には示されないが、下部センサコンタクト８１とゲート金属４２との間に電気的接続部を形成するために、バイア６６も形成される。上部センサコンタクト７４はバイア６４でバイアスラインに接続される。
【００３７】
ここで図４を参照すると、図２の矢印４−４の方向で見た回路３０の一部が断面図で示されている。基板７２の上にはゲート金属５０が形成されるが、ゲート金属５０はパストランジスタ４８のゲート電極を形成する。ゲート金属５０はゲート金属４２と共通の一連の工程で形成されてもよく、パターンニングされ適切な大きさで適切に配置された構造体を形成する。ゲート金属５０の上には絶縁層８２が形成される。チャネル層８５が絶縁層８２の上に形成される。ここでも又、チャネル層８５は最初はa-Siから構成されるが、パストランジスタ４８の領域９９でチャネル層８５は以下で更に説明される結晶化プロセスを経る。
【００３８】
誘電体層８６及び吸収層８８がこの構造体の次の層である。電極層９０は誘電体８６及び吸収層８８の上に位置し、コンタクト金属層９３は電極層９０の上に位置する。
【００３９】
ギャップ１０４は、パストランジスタ４８の領域において少なくとも吸収層８８、電極層９０及びコンタクト金属層９３を、電気的に絶縁した第１及び第２領域に分割するが、この第１領域と第２領域との間にはチャネル層８５を介する導電路が形成される。ソースコンタクト５２及びドレインコンタクト５４がこうして形成される。トランジスタチャネル１０６が、トランジスタ４８の動作の間にチャネル層８５において形成されることになる。第１パッシベーション層９５及び第２パッシベーション層９７が次の層であり、バイアス金属８３が第２パッシベーション層９７の上に配置される。本実施の形態の場合、トランジスタ４８はpoly-Siチャネル層を含む薄膜トランジスタである（従ってpoly-Si TFTと称される）。
【００４０】
図５を参照すると、図２の矢印５−５の方向で見た回路３０の一部が示されている。基板７２の上にはゲート金属５８が形成され、ゲート金属５８はリセットトランジスタ５６のゲート電極を形成する。ゲート金属５８の上には絶縁層８２がある。次の層はチャネル層８５である。ここでも又、チャネル層８５はa-Siとして蒸着される。しかし、トランジスタ４０の領域８４及びトランジスタ４８の領域９９それぞれにおけるチャネル層とは異なり、トランジスタ５６におけるチャネル層の領域８７は結晶化されず、a-Siのまま残る。
【００４１】
窒化物誘電体層１１０がこの構造体における次の層である。チャネル層８５の領域８７はa-Siであるので、窒化物は、トランジスタ４０及び４８のpoly-Siチャネル領域の上に用いられる酸化物より、インターフェイス層には適している。前述の酸化誘電体層８６が次の層である。
【００４２】
（トランジスタ４０及び４８とは異なり）トランジスタ５６の領域に吸収層８８は用いられない。これは、チャネル層８５の領域８７を構成するようなa-Siが、チャネル層８５を構成する領域８４及び９９のようなpoly-Siより透過性が少ないからである。吸収層８８は透過性の差を補償するために用いられるので、トランジスタ５６の領域８７では必要とされない。
【００４３】
電極層９０がこの構造体の次の層であり、コンタクト金層層９３が電極層９０の上に位置する。ギャップ１１４は、リセットトランジスタ５６の領域において少なくとも電極層９０及びコンタクト金属層９３を、電気的に絶縁した第１及び第２領域に分割するが、この第１領域と第２領域との間にはチャネル層８５を介する導電路が形成される。ソースコンタクト６０及びドレインコンタクト６２がこうして形成される。チャネル１１６が、トランジスタ５６の動作の間にチャネル層８５において形成されることになる。本実施の形態の場合、トランジスタ５６はa-Siチャネル層を含む薄膜トランジスタである（従ってa-Si TFTと称される）。
【００４４】
第１パッシベーション層９５がこの構造体における次の層である。このようにして形成された構造体の領域１２０において開口部が画定され、金属コンタクト層９３の一部を露出する。ｎ＋ドープa-Si層７６が、金属コンタクト層９３の上に金属コンタクト層９３と電気的に通じるように形成されるが、このｎ＋ドープa-Si層７６は例えば、およそ数百オングストローム（Å）程度の厚さであってもよい。層７６の上には、およそ0.1ミクロン程度の厚さ又はそれより厚くてもよい真性a-Si層７８がある。層７８の上には、およそ数百オングストローム程度の厚さであってもよいｐ＋ドープa-Si層８０がある。次に形成されるのは第２パッシベーション層９７であり、この第２パッシベーション層９７においてｐ＋ドープa-Si層８０の領域を露出するために開口部が形成される。バイアスライン金属８３がこの構造体の次の構成要素であり、第２パッシベーション層９７の上に位置する。上部センサコンタクト７４は、酸化スズインジウム（ＩＴＯ）のような光に対して透過性を有する導電材料でできているのだが、次にこの構造体を覆い、バイアスライン金属８３及びｐ＋ドープa-Si層８０を電気的に相互接続させる。シンチレーション層（図示せず）が、Ｘ線等のようなあるタイプの放射線の検出の助けとなるように、上部コンタクト７４の上に配置されてもよい。
【００４５】
上述のように、増幅器トランジスタ４０及びパストランジスタ４８の領域（領域８４及び９９）におけるチャネル層８５は、選択的にa-Siからpoly-Siに変換される。即ち、領域８４及び９９は第１の構造状態（例えば、アモルファス）で始まり、適切な過程を介して変換された第１の構造状態（例えば、多結晶）に至る。
【００４６】
選択的シリコン結晶化の典型的な過程は、a-Si層の誘電体層上への蒸着に続いて開始する。窒化物層がまず蒸着され、次にa-Siのままにしておきたいチャネル層の領域の上以外は除去される。次に、酸化物絶縁層が蒸着される。上述のa-Si吸収層が、結晶化させたいチャネル層の領域上の、酸化物層上に蒸着される。このa-Si補償層の厚さは、製造中のデバイスのチャネル等の導電性領域を形成するのに用いられる、裏面リソグラフィープロセスで使用される紫外線（ＵＶ）の吸収を、最適化するように選択される。次に裏面リソグラフィが行われ、ドープされた又は真性シリコン層が構造体上に蒸着される。シリコンが真性である場合、所望の構造体を得るためにドーピングが次に行われる。次に、デバイスを完成するために、ギャップとコンタクト金属が形成される。
【００４７】
更に、結晶化に先立って、チタンタングステン(TiW)合金のようなブロッキング材料の層が、チャネル層をa-Siのままで残したい領域上に形成される。このTiW層は、窒化物層と共に、その領域をレーザ結晶化から保護する光学マスクの役割をする。レーザー結晶化に続いて、TiW層が除去される。
【００４８】
この構造体は又、レーザ結晶化の間の脱水素化を補償するために再水素付加される。a-Siデバイスとなるようにしたい領域上の窒化物層は、a-Si層を脱水素プロセスから保護する役割をする。その後処理は、前述のように続く。
【００４９】
従って、再び図１を参照すると、増幅器トランジスタ１６及びパストランジスタ１８はpoly-Si TETsとなるので、a-Siより高いpoly-Siの移動度（及びそれ故に向上した相互コンダクタンス及びゲイン）という利点を享受するが、リセットトランジスタ２４はa-Si TETとなるので、a-Siの低いオフ状態の（従ってリーク）電流という利点を享受することになる。このような回路のアレイにおいて、a-SiリセットTETからの（poly-Si TETと比較して）総合的なより低いリーク電流は、固定パターン雑音を最小に抑える。
【００５０】
図６に示されるのは、本発明の一つの実施の形態に従う、上記で説明されたタイプの回路を用いるアレイ１３０の一部である。アレイ１３０は多くの回路から成り、各回路はピクセル１３２、１３４、１３６等を含む。ピクセル１３２はアレイ１３０におけるピクセルのそれぞれを代表する。ピクセル１３２は、例えば−５ボルトで保持されるバイアスラインＶ_biasに接続された光センサ１３８から成る。光センサ１３８は又、poly-Si増幅器トランジスタ１４０のゲート及びa-Siリセットトランジスタ１４２のソースに接続される。poly-Si増幅器トランジスタ１４０のソースはドライブラインＶ_DDに接続されるが、このドライブラインＶ_DDは例えば、−１０ボルトで保持されてもよい。poly-Si増幅器トランジスタ１４０のドレインは、poly-Siパストランジスタ１４４のソースに接続される。a-Siリセットトランジスタ１４２のドレイン及びpoly-Siパストランジスタ１４４のドレインは、Dataと表示されたデータラインに接続される。poly-Siパストランジスタ１４４のゲートは、Ｇ_nと表示されたゲートラインに接続される。a-Siリセットトランジスタ１４２のゲートは、Ｇ_n+1と表示されたゲートラインに接続される。
【００５１】
アレイ１３０のピクセル１３２、１３４、１３６等の回路は、Ｖ_bias及びＶ_DDという別個のラインが用いられているという点で、図１に示される回路１０とは異なる。ピクセル当たりのラインの数は、図１に示されるようにＶ_biasの機能とＶ_DDの機能との間で単一のラインを共用することによって、低減することができる。しかし、−５ボルトが光センサ１３８にとっての最適バイアスでありうる一方、それより低い電圧は図６に示されるpoly-Si増幅器トランジスタ１４０に対し、よりよいリニアリティ（直線性）を供与する。従って、例えば−１０ボルトでの、別個のＶ_DDが用いられてもよい。図７に示されるのは、チャンネル幅Ｗ＝１５μｍ及びチャンネル長１＝１２μｍの寸法を有する増幅器トランジスタのシミュレーションである。−１０ボルトで設定されたＶ_DDを用いれば、現在のゲインとリニアリティとの両方が、−５ボルトのＶ_DDと比較して向上する。
【００５２】
有効電荷ゲインは次のように見積られる。光センサ１３８上の０ボルトと−５ボルトの間での最大電流変化は、約２０μＡである。公平な比較をするために、読出し時間は５ＲＣとすべきだが、これはＲがa-Si TETのオン抵抗でありＣがセンサキャパシタンスである従来型のピクセルでの読出し時間である。Ｒが１ＭΩ及びＣが１ｐＦというa-Si TETに対する典型的な値を用いると、読出し時間は約５*（１ＭΩ）*（１ｐＦ）、即ち約５μ秒である。この時間の間に読み出される積分電荷量は、ピクセル増幅器を用いると：
Ｑ＝Ｉ*Δｔ＝（２０μＡ）*(５μ秒）＝１００ｐＣである。センサ上の最大電荷は：
Ｑ＝Ｃ*Ｖ＝（１ｐＦ) *（５Ｖ)＝５ｐＣである。従って、有効電荷ゲインは２０であり、これは単純なピクセル回路の１というゲインと比較して、信号対雑音比の著しい向上を表す。実際には、アレイのゲインは、適応する方法で適切な画像形成動的領域を提供するそれぞれ個別の画像の光強度に従って読出し時間を変えることによって、調節することができる。
【００５３】
図８に示されるのは、本発明のもう一つの実施の形態に従うアレイ１５０である。アレイ１５０は多くの回路から成り、各回路はピクセル１５２、１５４等を含む。この回路は図６に関して上述された回路と本質的には同じであるが、次の相違点がある。図６のアレイ１３０において、各ピクセルのリセットトランジスタ１４２及びパストランジスタ１４４は共通のデータラインに接続されたが、図８のアレイ１５０は、各ピクセルのパストランジスタ１４４が接続されるデータラインとは別個のリセットラインに接続される、各ピクセルのリセットトランジスタ１４２を有する。
【００５４】
ドライブラインの電圧をゲートラインと同期させる（即ち、ゲートラインがピクセル回路にデータライン上のデータを読めるようにするときのみ、駆動電圧を印加する）ことにより、増幅トランジスタ（及びパストランジスタ）のいかなるリークの影響も最小限に抑えることができる。この同期化を達成する多くの回路装置があり、それらの回路装置はそれぞれ本開示の範囲内であるが、図９に示されるのは駆動電圧とゲートライン電圧Ｖ_Gとを同期させるピクセルレベルでのバイアス回路を含むピクセル回路１６０の一つの例である。基本回路は前述の回路と類似しているが、２つのラインＶ₁及びＶ₂が前述のＶ_DDラインに置き代わる。第１同期トランジスタ１６２は、ソースがＶ₁に接続されるように接続される。第１同期トランジスタ１６２のゲートは、Ｇ_nのようなゲートラインに接続される。第１同期トランジスタ１６２のドレインは、第２同期トランジスタ１６４のソースに接続される。第２同期トランジスタ１６４のゲート及びドレインはＶ₂に接続される。トランジスタ１６２及び１６４はそれぞれTETであり、非常に好都合なことにpoly-Siで形成される導電チャネル層を有する。例えば、ラインＶ₂は０ボルトで保持され、ラインＶ₁は−１０ボルトで保持される。
【００５５】
図１０は、図９に示される実施の形態の変形である回路１６６を図示している。図１０に示されるように、光センサ１３８をリセットする電荷は、この目的のためにデータラインを使用する場合とは異なり、Resetと表示されたリセットライン上で得られる。
【００５６】
動作中、電圧がＧ_nに印加されると、ピクセルのデータが読み出されるようにパストランジスタ１４４がオンされる。同時にトランジスタ１６２が導電性となるので、ノードＸでの電圧をＶ₁に近い電圧レベルにさせる。この電圧が増幅器トランジスタ１４０を駆動する。低電圧がＧ_nに印加されると、パストランジスタ１４４はオフとなる。同時にトランジスタ１６２は抵抗性となるので、ノードＸでの電圧をＶ₂に近いものにさせる。これらの条件下では、パストランジスタ１４４のソースとドレインとの間の電圧差は小さい。従って、パストランジスタ１４４を介するリーク電流は小さい。
【００５７】
図１１及び図１２の刻時図は、図９及び図１０に示された２つの実施の形態にそれぞれ対応する。図１１に関して、各ゲートが特定のオンタイムｔ₂、ｔ₄等を有することは注目されるであろう。各ゲートオンタイムの開始時に、データラインは、直前のピクセルの光センサキャパシタンスをリセットするための電荷を与えられる。光センサが再充電されたら、データラインはｔ_sという時間に安定化に向い、その結果電流レベルは光センサ上に入射する光に反比例したものとなる。前回のピクセルの光センサをリセットするために電荷が既知の時限（リセットタイム）データラインに印加されるので、このリセットタイム後に（即ち、適切な読出しウィンドウにおいて）データラインが観測され、光センサ電荷を決定する。読出しプロセスを早めるために、光センサをリセットするための電荷は別個のリセットライン上に与えられてもよい。
【００５８】
図１２に関して、別個のリセットラインが用いられるが、データラインは光センサからのデータを受け取るためだけに用いられるので、ゲートオンタイムは縮小されてもよい。このことは、図１１と比較して図１２のゲートタイムがより狭いことによって示される。即ち、ｔ₁’＜ｔ₁、ｔ₂’＜ｔ₂等である。
【００５９】
駆動電圧（ノードＸでの電圧であるＶx）が、ゲートラインが高いときに駆動電圧が低くなるようにゲートアドレッシングと同期されることも又、図１１及び図１２から認めることができる。ピクセルを読み出すときのみ駆動電圧を与えることにより、poly-Si増幅器トランジスタ及びpoly-Siパストランジスタを介するリーク電流に起因する固定パターン雑音が除去される。この同期化は（１）ゲートアドレッシングと同期されたＶ_DDを外部的にアドレスすること、（２）Ｖ_DDの各コラムに周辺バイアス回路を形成すること、又は（３）ピクセルレベルでバイアス回路を形成すること、によって達成されてもよい。
【００６０】
上記で説明された回路のいくつかの変形例が、アモルファスシリコン画像形成センサアレイ用の改善されたピクセル増幅回路を得るために、用いられてもよい。図１に示され、図１を参照して説明されたような最も単純な増幅回路において、増幅器は共通ソース増幅器として構成されるトランジスタであり、そのゲートは光センサに連結され、そのソースはセンサリセット電圧に対し負である電圧にあり、そのドレインは、そのドレインがデータラインに接続されるパストランジスタのソースに連結されている。このタイプの共通ソース増幅器に伴う一つの困難は、その出力電流がゲートからソースへの電圧Ｖ_gsの非線形関数であることである。特に、閾値より下で動作するｎチャネル電界効果トランジスタ（FET）ではドレイン-ソース電流Ｉ_dsはＶ_gsの関数として指数関数的であるが、閾値より上で動作するｎチャネルFETではＩ_dsは量[Ｖ_gs-Ｖ_threshold]²に比例する。図１に示されるタイプの回路の単純な伝達関数が、図１３に示される。
【００６１】
実際には、ｐ-ｉ-ｎ光センサはゲイン及びオフセットの偏差を示す。これらの偏差は、当業界で知られている２点（線形）補正によって、読出し後に補正されてもよい。線形偏差を有する素子が指数又は二次伝達関数を有する素子によって増幅されると、その結果生じる歪みはアレイ全体に渡るべき法則（power law）偏差の形態を取る。べき法則偏差は、三点（スプライン）又はより一般的なルックアップ表計算が必要とされるので、読出し後に補正することがより困難である。これらの計算の費用は、従来型のデジタルハードウエアを用いた穏当な読出し速度から高い読出し速度にとっては、法外なものとなりうる。更に、べき法則偏差は出力信号に不自然に高いダイナミックレンジを生じせしめることがある。信号をデジタル化したい場合、更に費用がかかることがある。これは、信号対雑音比を維持するために、アナログからデジタルへの変換器がビットの深さを必然的に増大させるからである。例えば、正確な１２ビット信号対雑音比を有する信号をきちんと得るために、１４ビットＡＤＣが必要とされることがある。従って、用途によっては、光センサ信号の直線性を広く維持する必要性がある場合もある。
【００６２】
微分ペア増幅器を備えるハイブリッドピクセル増幅器が、非線形性という問題に対処するために用いられてもよい。そのような回路１７０の例が図１４に示されている。この回路は図１の共通ソース回路１０の代わりをしてもよい。光センサ１２、増幅器トラジスタ１６、poly-Siパストランジスタ１８及びa-Siリセットトランジスタ２４に加えて、回路１７０はバイアストランジスタ１７４及び基準トランジスタ１７６を含む。更に、単一のバイアスラインの代わりに、回路１７０はバイアスラインＶ_bias及び基準電圧ラインＶ_refを含む。一例として、Ｖ_biasは−５ボルトであってもよく、Ｖ_refは０ボルトであってもよい。バイアストランジスタ１７４のソースはセンサリセット電圧に対し負の電圧に連結され、そのゲートはグローバルバイアス電圧に連結される。バイアストランジスタ１７４のドレインは基準トランジスタ１７６のソースに接続され、そのそれぞれは次に増幅器トランジスタ１６のソースに接続される。基準トランジスタ１７６のゲートはＶ_refに連結されるが、これは光センサ１２がリセットされる電圧と、光子に露光された後の予想される最高の光センサ電圧に相当する電圧との間に存する電圧である。基準トランジスタ１７６のドレインは適切な正システム電圧に連結される。バイアストランジスタ１７４及び基準トランジスタ１７６はそれぞれ、poly-Siチャネル層を有するTFTであってもよい。
【００６３】
この装置の正味の効果は、図１の単一トランジスタからなる共通ソース増幅器の場合のように、電源を介して増幅器トランジスタ１６に対するソース電流を減少させることではなく、増幅器トランジスタ１６が、基準トランジスタ１７６と競合するバイアストランジスタ１７４を介して電流を減少させることである。図１５に示される、Ｓ字型の双曲線正接伝達関数が結果として生じる。バイアストランジスタ１７４のゲート電圧をＶ_g(bias)及び基準トランジスタ１７６のゲート電圧をＶ_g(ref)とすると、電圧差[Ｖ_g(amp)−Ｖ_g(ref)]は図１５の横軸であり、増幅器トランジスタ１６を介するＩ_outは図１５の縦軸である。Ｖ_sensorを光センサ電圧とすると、[Ｖ_g(amp)−Ｖ_g(ref)]＝[Ｖ_sensor−Ｖ_ref]≒０である点は、電流平衡の点と称される。電流平衡付近の領域において、伝達関数はほぼ直線である。
【００６４】
ここで図１６から図１９を参照すると、図中に２つのハイブリッドピクセル増幅器回路と、ハイブリッドピクセル増幅器回路のそれぞれの伝達関数とが示されるが、これらはＸ線の散乱測定、又はアレイの画定され間欠的な照明を用いるその他の用途のような、単一事象測定、計数、又はその他の応答に用いられてもよい。このような検出は、後にデジタル化及び閾値計算が続くアレイの連続レベル（グレースケール）読出しを介して実行することができる。しかし、そのような比較的高い精度での読出しに必要なハードウェアの費用は、多大である場合がある。従って、この用途に適した上記で説明されたa-Siアレイ技術を適応するために、ピクセル回路の改良が進められている。ピクセルレベルでのそのような検出のために、各ピクセルに２つの素子が必要である。つまり、閾値素子及び高ゲイン増幅素子である。
【００６５】
図１６に図示される回路１８０は、図１４に示される微分ペア回路１７０に類似している。回路１８０において、poly-Siパストランジスタ１８及びa-Siリセットトランジスタ２４は、本質的には前述の通りである。バイアストランジスタ１８４のソースはセンサリセット電圧に対し負の電圧に連結され、そのゲートはグローバルバイアス電圧に連結される。バイアストランジスタ１８４のドレインは閾値トランジスタ１８６のソース及び増幅器トランジスタ１６のソースに接続される。閾値トランジスタ１８６のドレインは、適切な正システム電圧と連結される。閾値トランジスタ１８６のゲートは、光センサがリセットされる電圧と、光子に露光された後の予想される最高の光センサ電圧に相当する電圧との間に存する電圧θに連結される。例えば、リセット電圧は０ボルトであってもよく、最大電圧は＋５ボルトであってもよく、バイアストランジスタ１８４のソ−ス電圧は−５ボルトであってもよい。この場合、電圧θは０ボルトから＋５ボルトの値域におかれるべきである。光センサ電圧は、光センサでの電圧（Ｖ_p）がθより大きいときのみ、データライン上に読み出される。この回路の伝達関数は前述と同様、Ｓ字型であり、図１７に示される。
【００６６】
単一事象応答ハイブリッド増幅器回路１９０の第２の実施の形態が、図１８に示されている。この実施の形態は改良反転閾値増幅器と称される。前述の回路と比較すると、この場合の増幅器トランジスタ１９４は、ｎ型電界効果（nEFT）のような第１極性タイプの共通ソーストランジスタ増幅器である。a-Siリセットトランジスタ２４は前述の通りである。反転トランジスタ１９６はそのゲートが電圧θに接続され、そのドレインが反転トランジスタ１９４のドレイン及びpoly-Siパストランジスタ１８のソースに接続されるように接続される。反転トランジスタ１９６は、第１極性タイプとは逆の、ｐ型電界効果（pFET）のような第２極性タイプの共通ソーストランジスタ増幅器である。増幅器トランジスタ１９４のソースは回路中最も負の電圧に接続されるが、これはセンサバイアス電圧の役割も果たす。反転トランジスタ１９６のソースは、適切な正の電圧である。増幅器トランジスタ１９４のソース電圧に関するセンサ電圧（Ｖs）が、反転トランジスタ１９６のソース電圧に関するθ（即ち、反転トランジスタ１９６のゲートで）を超えると、回路は閾値を超える。この場合出力電圧は下がり、増幅器トランジスタ１９４のソース電圧に等しくなる。トランジスタ１９４及び１９６それぞれのソース−ドレイン間電圧をＶ_SD（１９４）及びＶ_SD（１９６）とし、閾値より低く、[Ｖ_S−Ｖ_SD（１９４）]＜[Ｖ_SD（１９６）−θ]であれば、出力電圧は反転トランジスタ１９６のソース電圧まで上昇し、従って反転閾値出力を提供する。この回路の伝達関数は逆Ｓ字形であり、図１９に示される。
【００６７】
上述の説明が例示として意図されていることは、理解されるであろう。本明細書中で提供された説明の変形や改良は、当業者には見出されるであろう。例えば、本明細書中の説明は種々のタイプのトランジスタを含む回路に焦点が当てられている。しかし、抵抗器、コンデンサ等のような他の構成要素も又、特定の実施に対しては有益であるという理由から、本明細書中で説明されているタイプの回路において形成されてもよい。更なる例として、上述のバイアス、閾値、及び反転トランジスタは各ピクセル内に又は各ピクセルの外部に形成されてもよく、増幅器トランジスタ、リセットトランジスタ及びパストランジスタと共に共用の基板の上に（例えば、各ピクセル内、若しくはアレイ周辺部に）形成されてもよく、又は別個の基板の上に形成され外部回路として取りつけられてもよい。そのような選択は、本発明が向けられている個々の用途によって決まる。従って、本明細書の記載は特に述べない限りは、請求の範囲を制限するように解釈するべきではない。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態による回路の略図である。
【図２】本発明の一つの実施の形態の種々の層を示す、この実施の形態の平面図である。
【図３】図２の線３−３に沿った部分断面図である。
【図４】図２の線４−４に沿った部分断面図である。
【図５】図２の線５−５に沿った部分断面図である。
【図６】本発明の一つの実施の形態によるアレイの一部の略図である。
【図７】−１０ボルトのＶ_DDでTFTを駆動した場合の直線性を図示する、TFTの電圧に対する電圧の図である。
【図８】本発明のもう一つの実施の形態によるアレイの一部の略図である。
【図９】ゲート電圧と駆動電圧とを同期させることによってリーク電流を低減する、本発明の実施の形態による回路を示す図である。
【図１０】データラインとリセットラインとが別個である本発明のもう一つの実施の形態を示す図である。
【図１１】本発明の一つの実施の形態による回路における、種々の時点でのいくつかのラインの状態を示すタイミング図である。
【図１２】本発明のもう一つの実施の形態による回路における、種々の時点でのいくつかのラインの状態を示すタイミング図である。
【図１３】図１に示されるタイプの回路の伝達関数を示す図である。
【図１４】非線形応答という問題に対処するために用いられる、本発明の微分ペア増幅器の実施の形態の略図である。
【図１５】図１４の回路の伝達関数を示す図である。
【図１６】本発明の一つの実施の形態による単一事象検出を提供する回路の略図である。
【図１７】図１６の回路の伝達関数を示す図である。
【図１８】本発明のもう一つの実施の形態による単一事象検出を提供する回路の略図である。
【図１９】図１８の回路の伝達関数を示す図である。
【符号の説明】
１０回路
１２センサ
１６増幅器トランジスタ
１８パストランジスタ
２４リセットセンサ

Claims

共通の基板の上に複数のデバイスを含むピクセル増幅器回路であって、
第１ゲートラインと、
第２ゲートラインと、
データラインと、
バイアスラインと、
第１及び第２コンタクトを有するセンサと、
第１デバイスであって、薄膜センサリセットトランジスタである前記第１デバイスが、
前記基板の上にあり前記基板に接触する第１ゲート電極であって、所望の幅を有する第１ゲート電極と、
前記第１ゲート電極及び基板の上に接触する第１誘電体層と、
前記第１誘電体層の上に接触する第１アモルファスシリコン層であって、前記第１ゲート電極の幅より広い幅を有する前記第１アモルファスシリコン層と、
前記第１アモルファスシリコン層の上に接触して配置される第２誘電体層であって、前記第１ゲート電極の幅とほぼ等しい幅を有し、窒化物である前記第２誘電体層と、
前記第２誘電体層の上に接触して配置される第３誘電体層であって、前記第２誘電体層の幅とほぼ等しい幅を有し、酸化物である前記第３誘電体層と、
前記第１アモルファスシリコン層及び前記第３誘電体層の上に接触して配置される第２アモルファスシリコン層であって、更に前記第２誘電体層と接触して配置され、第１アモルファスシリコン層の幅とほぼ等しい幅を有する前記第２アモルファスシリコン層と、
前記第２誘電体層の上に接触して配置される電気接触層であって、前記第２アモルファスシリコン層の幅とほぼ等しい幅を有する前記電気接触層と、
前記第２アモルファスシリコン層及び前記電気接触層がギャップによって前記第２アモルファスシリコン層及び前記電気接触層の第１及び第２領域に分けられるように、前記第２アモルファスシリコン層及び前記電気接触層によって画定される前記ギャップであって、第１及び第２領域がそれぞれ印加される電圧がないときはお互いを電気的に絶縁するギャップと、
を含む第１デバイスと、
第２デバイスであって、薄膜増幅トランジスタである前記第２デバイスが、
前記基板の上に接触する第２ゲート電極であって、所望の幅を有する前記第２ゲート電極と、
前記第２ゲート電極及び基板の上に接触する第１誘電体層と、
前記第１誘電体層の上に接触する多結晶シリコン層であって、前記第２ゲート電極の幅より広い幅を有する前記多結晶シリコン層と、
前記多結晶シリコン層の上に接触して配置される第２誘電体層であって、前記第２ゲート電極の幅とほぼ等しい幅を有し、酸化物である前記第２誘電体層と、
前記第２誘電体層の上に接触して配置される吸収層であって、前記第２誘電体層の幅とほぼ等しい幅を有し、アモルファスシリコンである前記吸収層と、
前記多結晶シリコン層及び前記吸収層の上に接触して配置されるアモルファスシリコン層であって、更に前記第２誘電体層に接触して配置され、前記多結晶シリコン層の幅とほぼ等しい幅を有する前記アモルファスシリコン層と、
前記アモルファスシリコン層の上に接触して配置される電気接触層と、
前記吸収層、前記アモルファスシリコン層及び前記電気接触層が第１及び第２領域に分けられるように、前記吸収層、前記アモルファスシリコン層及び前記電気接触層によって画定されるギャップであって、第１及び第２領域がそれぞれ印加される電圧がないときはお互いを電気的に絶縁するギャップと、
を含む第２デバイスと、
第３デバイスであって、薄膜パストランジスタである前記第３デバイスが、
前記基板の上に接触する第３ゲート電極であって、所望の幅を有する前記第３ゲート電極と、
前記第３ゲート電極及び基板の上に接触する第１誘電体層と、
前記第１誘電体層の上に接触する多結晶シリコン層であって、前記第３ゲート電極の幅より広い幅を有する前記多結晶シリコン層と、
前記多結晶シリコン層の上に接触して配置される第２誘電体層であって、前記第３ゲート電極の幅とほぼ等しい幅を有し、酸化物である前記第２誘電体層と、
前記第２誘電体層の上に接触して配置される吸収層であって、前記第２誘電体層の幅とほぼ等しい幅を有し、アモルファスシリコンである前記吸収層と、
前記多結晶シリコン層及び前記吸収層の上に接触して配置されるアモルファスシリコン層であって、更に前記第２誘電体層に接触して配置され、前記多結晶シリコン層の幅とほぼ等しい幅を有する前記アモルファスシリコン層と、
前記アモルファスシリコン層の上に接触する電気接触層と、
前記吸収層、前記アモルファスシリコン層及び前記電気接触層が第１及び第２領域に分けられるように、前記吸収層、前記アモルファスシリコン層及び前記電気接触層によって画定されるギャップであって、第１及び第２領域がそれぞれ印加される電圧がないときはお互いを電気的に絶縁するギャップと、
を含む第３デバイスと、
前記バイアスラインと電気的に通じる前記センサの前記第１コンタクトと、
前記センサの前記第２コンタクトと電気的に通じる前記リセットトランジスタの前記第１領域と、
前記データラインと電気的に通じる前記リセットトランジスタの前記第２領域と、
前記第１ゲートラインと電気的に通じる前記第１ゲート電極と、
前記バイアスラインと電気的に通じる前記増幅トランジスタの前記第１領域と、
前記センサの前記第２コンタクトと電気的に通じる前記第２ゲート電極と、
前記パストランジスタの前記第１領域と電気的に通じる前記増幅トランジスタの前記第２領域と、
前記第２ゲートラインと電気的に通じる前記第３ゲート電極と、
前記データラインと電気的に通じる前記パストランジスタの前記第２領域と、
を含むピクセル増幅器回路。