JPH0412675B2 - - Google Patents

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JPH0412675B2
JPH0412675B2 JP59056489A JP5648984A JPH0412675B2 JP H0412675 B2 JPH0412675 B2 JP H0412675B2 JP 59056489 A JP59056489 A JP 59056489A JP 5648984 A JP5648984 A JP 5648984A JP H0412675 B2 JPH0412675 B2 JP H0412675B2
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gate
line
capacitor
transistor
sit
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Junichi Nishizawa
Naoshige Tamamushi
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
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    • H04N3/1512—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation with addressing of the image-sensor elements for MOS image-sensors, e.g. MOS-CCD
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers

Description

【発明の詳細な説明】 本願発明は静電誘導トランジスタを用いたゲー
ト蓄積方式の２次元固体撮像装置及びその信号検
出方法に関するもので、特に微弱光検出感度が優
れ、かつＸ−Ｙアドレス方式における信号読み出
し線のキヤパシタを利用する読み出し方式により
安定で均一に画像を検出する、低消費電力、高
速、大容量の固体撮像装置を提供するものであ
る。
従来の静電誘導トランジスタ（以下SIlTとい
う）を用いたゲート蓄積方式による２次元固体撮
像装置の構成及びその信号検出方法には種々な方
式が本発明者らにより既に提案され、特開昭58−
105672号、特開昭59−108463号、特開昭59−
148473号、特開昭59−153381号に開示されてい
る。さらに公知文献としてＪ、Nishizawa、T.
Tamamushi and S.Suzuki、“SIT image
converter”、JARECT（Japan Annual Review
in Electronics、Computers and
Telecommunications）in Semiconductor
Technologies Vol8（1983、Oct）edited by J.
Nishizawa（OHM＆NorthHolland）に実験結果
の発表が行なわれている。
さらに本発明者らは、従来のSITイメージセン
サの構成及び信号読み出し方法とは異なり、Ｘ−
Ｙアドレス方式における信号読み出し線のキヤパ
シタを利用する読み出し方式を「２次元固体撮像
装置及びその信号検出方法」（特開昭60−100886
号）の名称で出願した。第１図ａは一画素部分の
動作回路、第１図ｂは動作波形である。さらにマ
トリツクス構成として２次元固体撮像装置の構成
図、及び代表的な動作波形図を第２図ａ，ｂに示
す。第１図及び第２図の原理及び２次元構成は上
記「２次元固体撮像装置及びその信号検出方法」
において開示された新しい構成と読み出し方式で
あるが、本発明に最も近い従来例であるため本発
明との対比においてまず従来例を説明する。
第１図ａにおいて、一画素Cijはノーマリオフ
の静電誘導トランジスタとゲートキヤパシタCG
によつて構成されており、アドレスゲートライン
GLjはゲートキヤパシタCGを介してSITのゲート
に接続され、信号読み出しラインSLiはSITのド
レイン３０に接続されている。さらに信号読み出
しラインSLiには二つのスイツチングトランジス
タQP及びQSが接続されており、QSのドレイン端
子（出力端子）１０には負荷抵抗RLを介してビ
デオバイアス電圧VDDが印加されており、一方QP
のドレイン端子２０にも一定バイアス電圧VDD′が
印加されている。ここで信号読み出しラインSLi
の寄生容量をCSLと表示している。光入力hνによ
る画素Cijの情報はSITのゲートに蓄積される。次
に読み出し動作を説明する。第１図ｂに示すよう
に、画素Cijの光情報を読み出す際には、まずプ
リチヤージパルスφPによつてプリチヤージトラ
ンジスタQPを導通させて、信号読み出しライン
SLiを所定の電圧VDD′−Vthpまで充電を行なう。
ここでVthpはプリチヤージトランジスタQPの閾値
電圧である。次にアドレスゲートラインGLj上に
アドレスゲートパルスφGjを加え、画素Cijのゲー
トキヤパシタCGを介してSITのゲート部分３１に
ゲートパルスを加え、SITを導通させると、SIT
のドレイン３０とソース３２間のインピーダンス
が下がることからキヤパシタCSLに、予めプリチ
ヤージされた電圧VDD′−Vthpは放電する。この
時、SITのゲート３１に蓄積されていた光情報と
してのキヤリアによるゲート電位は、外部からの
アドレスゲートパルスφGjによつて加算されてゲ
ート電位を上昇させるため、SITのドレイン３
０、ソース３２間を流れる放電電流は、光強度が
強いもの程、大きくなる。
入射光電流をILとし、SITのゲートの周囲の
pinダイオードの逆方向飽和電流をISとすると、
光入射によつて発生したキヤリアによるSITのゲ
ート３１の電位上昇分△VGはほぼ次式で与えら
れる。ここでｋはボルツマン定数、Ｔは絶対温
度、ｑは単位電荷量を表わす。
△VG＝kT／ｑln（１＋IL／IS） ……(1) 一方、ノーマリオフSITのゲート電圧VGとド
レイン電流IDの関係は、指数関数関係にあり、 ID∝expqη／kTVG ……(2) で表わされる。ここでηはSITのゲート電圧が真
性ゲート点に及ぼす割合を示す。
一方、入射光電流ILは光強度が弱い場合は入射
強度Ｐ（μW／cm2）に比例するから、上記の読み
出し動作において、SITのドレイン３０とソース
３２間を流れる放電電流IDCは入射光電流ILと IDC∝expqη／kT△VG ＝expqη∞kT｛kT／ｑln（１＋IL／IS）｝ IDC∝（１＋IL／IS）η ……(3) ノーマリオフSITの場合η１としてよいから、
VDD′−Vthpに充電されたキヤパシタCSLの放電電
流IDCは入射光電流IL、あるいは入射光強度Ｐ
（μW／cm2）に比例することがわかる。
第１図ｂにおいてVSLiの波形はCSLの両端の電
圧波形、あるいは信号読み出しラインSLiの電圧
変化を示しており、アドレスゲートパルスφGjの
印加とともにａの点線、ｂの一点鎖線、ｃの実線
のように変化してVDD′−Vthpの電圧から、電圧降
下を起こしているのは、ａは暗電流状態、ｂは通
常の光強度の場合、ｃは飽和露光状態の場合にそ
れぞれ対応している。この放電の時定数は、第１
図ａの回路ではSITのドレイン・ソース間のオン
抵抗Rpo(SIT)とCSLの積でほぼ決まる。暗電流状態
においては、第１図ｂの点線に示す如くアドレス
ゲートパルスφGjが印加されても、SITが導通し
ないことが望ましい条件である。暗電流状態にお
いて、アドレスゲートパルスφGjの印加のみで、
CSLの放電が起こるとすると、暗電流信号が、出
力波形上に現われ、通常の光信号との間のＳ／Ｎ
が悪くなるからである。
上述のようにアドレスゲートパルスφGjの印加
によつてCSLを放電させた後、このCSLの放電量分
を再充電することによつて外部抵抗RLの両端に
は再充電信号が現れる。
スイツチングトランジスタQSのゲートへの読
み出しアドレスパルスφSiの印加によつて、QSを
導通させると、キヤパシタCSLへは、VDD−Vthsま
での電圧が充電される。ここでVthsは、スイツチ
ングトランジスタQSの閾値電圧である。通常は VDD−Vths＝VDD′−Vthp ……(4) となるように選ぶ。第１図ｂのVSLiの波形には、
CSLが、φsiの印加によつて再充電される様子が示
されており、この再充電と同時に負荷抵抗RLの
両端にはVput（拡大波形）で示された信号が検出
される。ａ，ｂ，ｃはそれぞれ放電量に対応した
波形であり、ａは暗電流状態、ｂは通常の光強度
の場合、ｃは飽和露光状態に対応している。
以上が本発明に最も近い従来発明による読み出
し動作の基本的動作である。
上述の説明から明らかなように、従来発明の信
号読み出し方法では、信号読み出しラインSLiの
寄生キヤパシタCSLを利用しており、プリチヤー
ジトランジスタQpによるCSLの充電、アドレスゲ
ートパルスφGjによるCSLの光情報に比例した放
電、スイツチングトランジスタ（信号読み出しラ
インSLiの選択用トランジスタ）QSを介したCSL
の再充電によつて内部の画素Cijの情報を負荷抵
抗RLに取り出している。プリチヤージトランジ
スタQpを介して、読み出し時に、常に信号読み
出しラインSLiの電位を所定の電位に充電し、
SITのドレイン３０、ソース３２間に一定電圧が
加わるように設定した状態からゲートパルスφGj
のアドレスを行なう点が、安定で、均一な信号を
得られる特徴となつている。CSLの放電量の読み
出しは極めて容易にスイツチトランジスタQSを
介して行なわれる。第１図ａ，ｂの動作の場合出
力端子１０における出力波形Vputの時定数は、負
荷抵抗RL，QSのオン抵抗RONS及び信号読み出し
ラインSLiの寄生容量CSLによつて、（RL＋
RONS）・CSL程度である。
次に、第１図ａ，ｂに示された従来発明の動作
原理に基づく従来発明の２次元固体撮像装置の構
成例と動作波形例を第２図ａ，ｂに示す。
ｍ×ｎのマトリツクス状に配列された各画素
Cijはノーマリオフの静電誘導トランジスタとゲ
ートキヤパシタCGから構成されており、各SITの
ゲートはアドレスゲートラインGL１，GL２，
GL３，…，GLmとゲートキヤパシタCGを介して
ｍ列に接続され、一方各SITのドレインは信号読
み出しラインSL１，SL２，SL３，…，SLnとｎ
列に接続されている。各SITのソースは全画素共
通に接地電位になされている。さらに各信号読み
出しラインSLi上にはプリチヤージ用トランジス
タQPと二つのスイツチ用トランジスタQT及びQS
が接続されており、QPのゲートライン５４は、
各信号読み出しラインSLi上のプリチヤージトラ
ンジスタQpのゲートにおいてすべて共通に接続
されるようになされ、スイツチ用トランジスタ
QTのゲートライン５３も各信号読み出しライン
上のスイツチトランジスタQTのゲートにおいて
すべて共通に接続されるようになされている。各
スイツチトランジスタQSのゲートには水平シフ
トレジスタ５０からの信号読み出しライン選択パ
ルス列φS1，φS2，φS3，…，φSoが印加されるよう
に構成されており、各スイツチトランジスタQS
のドレイン端子は共通にビデオ出力ライン５１に
接続され、このビデオ出力ライン５１上には一負
荷RLとビデオバイアス電源VDDが接続されてい
る。信号出力は負荷抵抗RLの両端より得られる。
垂直シフトレジスタ５２からは、各アドレスゲー
トラインGL1，GL2，GL3，…，GLn上へアドレ
スゲートパルスφG1，φG2，φG3…，φGnが印加され
るように構成されている。さらに詳しく説明する
と、各プリチヤージトランジスタQpのドレイン
端子は共通にプリチヤージ電圧VDD′の与えられた
電源ライン５５に接続されている。
第２図ａにおいて、各信号読み出しラインSL
１，SL２，SL３，…，SLnの寄生キヤパシタは
CSLと表現されており、スイツチトランジスタQT
のゲート・ドレイン間キヤパシタをCT，QTのド
レイン及びQSのソース端子が接地電位との間に
持つキヤパシタをCSL′と表現されている。各キヤ
パシタの大小関係は、有効に各画素の光情報をビ
デオライン５１に取り出すために CG＜CSL′CTCSL ……(5) としている。さらに各プリチヤージトランジスタ
Qpの閾値電圧をVthp、スイツチトランジスタQT、
及びQSの閾値電圧をVtht，Vthsとし、プリチヤー
ジパルスφpの高さをVDD′、転送ゲートパルスφTの
高さをVDD′、各水平シフトパルスφS1，φS2，…，
φSoの高さをVDDに等しいと仮定すると、 VDD′−Vthp−Vtht＝VDD−Vths ……(6) となるように電源電圧の値を選定している。逆に
言うと、信号読み出しラインSLiがプリチヤージ
され、キヤパシタCSL′が充電される電圧レベル
は、スイツチトランジスタQSの導通により再充
電される電圧レベルに等しくなるように、VDD′，
φPの高さ、Vthp、Vtht、φTの高さ、Vths、φSi（ｉ
＝１〜ｎ）の高さを選定することで、安定で均一
な条件における読み出しが行われるわけである。
各画素を構成するSITのソースはn+基板もしくは
n+埋め込み層によつて全画素共通になされてお
り、さらに各画素を構成するSITは互いに画素信
号の分離がなされるべく、同一半導体基板内にお
いて互いにドレイン及びゲートは分離されてい
る。同一の信号読み出しラインSLiに接続される
SITのドレインのみは電気的に共通になされてい
る。
第２図ｂは第２図ａに示された２次元固体撮像
装置の読み出し動作波形の一例を示す。第２図ｂ
に示した動作波形では、ｍ×ｎのマトリツクス状
に配列された画素の光情報を順次（C11，C21，
C31，…，Co1）、（C12，C22，C32，…，Co2）、…
（C1j，C2j，C3j，…，Coj）、（C1j+1，C2j+1，C3j+1
，
…，Coj+1）、…（C1o，C2o，C3o，…，Con）と読
み出していく場合の読み出し動作波形を示してい
る。同様の信号読み出しラインの寄生キヤパシタ
CSL、もしくはCSL＋CSL′の充放電を利用する動作
原理を応用して、読み出し信号ラインを一本毎に
飛び越し走査を行なう等の改良型も存在するが、
本質的な部分は第２図ｂにおいて、示されてい
る。さらに第２図ｂの動作波形を改良する方法も
存在する。一例として、一水平読み出し期間後の
わずか数μsec存在する一水平帰線期間において、
φGjのパルス高さよりも高いパルス、例えば2.5V
以上、パルス幅数μsec以内のリフレツシユパルス
を同一信号ラインGLj上に加える機能を各アドレ
スゲートパルスに加える方法も存在する。第２図
に示した信号読み出し方式においては、アドレス
ゲートパルスφGjが加わつてから、充分φGjのパル
ス幅（数μsec以下）以内の短い時間内において各
画素の光情報はキヤパシタCSL，CSL′へ移行して
おり、アドレスゲート時にφGj（高さ2V、パルス
幅数μsec以内）を加え、ほぼ一水平期間経過後の
水平帰線期間において、或いはφTのパルスが切
れて、CSLとCSL′の分離が行なわれた直後におい
て同一ライン上にφGjよりも高い（2.5V以上、数
μsec以内）リフレツシユパルスを加えることにな
る。しかし、最も簡単には、第２図ｂに示される
ようにφGjとしてパルス高さ2.5V以上、パルス幅
数μsec以内のアドレスゲートパルスを用いれば、
φGjのアドレス時に、殆んどのゲートに蓄積され
たキヤリアはリフレツシユされるため、リフレツ
シユゲートパルスを水平帰線期間もしくはφTの
パルスが切れた直後に加える必要はなくなる。ゲ
ートのパルス高さは高くなるにつれてスイツチン
グに伴うスパイクノイズが大きくなるため、スイ
ツチングスパイクノイズが、問題となる場合には
アドレスゲートパルスφGjの高さは2V以内に抑
え、一水平帰線期間もしくはφTのパルスが切れ
た直後においてリフレツシユパルスを加える機能
が有効になるわけである。従つて、ここでは最も
簡単な動作波形を第２図ｂに示してある。
第２図ｂの動作を説明する。第２図ａの構成
で、第１図の原理図と異なる点は、信号読み出し
ラインSLi（ｉ＝１〜ｎ）上にスイツチ用トラン
ジスタQTが付加されている点であるが、これは
次のような理由による。同一信号読み出しライン
SLiにはｍ個のSITが接続されているが、光検出
状態においては、SLiと接地点との間のインピー
ダンスは各SITに光が照射されて、ゲートにキヤ
リアが蓄積されることによつて各SITのソース・
ドレイン間のチヤンネル内に存在する電位障壁の
高さが減少するため、光積分とともに、次第に減
少してくる。SLiと接地点との間のインピーダン
スが減少するとCSL＋CSL′に予めプリチヤージさ
れた電位が放電されることになるが、この放電量
は、一列分の光情報の和に相当したものであり、
どの画素の光情報であるかを特定することはでき
なくなつてしまう。一方、光情報は各SITのゲー
トに蓄積されるためSLiの電位が変動しても殆ん
ど失われることはない。水平シフトパルスφS1が
加わつてからφSoが加わるまでの時間は略々一水
平期間に等しく、TV信号では60μsec程度であ
る。従つて、第１図に示した原理図のままで、プ
リチヤージ信号により信号読み出しラインSLi
（ｉ＝１〜ｎ）がプリチヤージされてGLjがアド
レスされφS1により初めの画素C1jが読み出されて
から、φSoによりCojが読み出されるまでの間に、
後半の信号読み出しライン程、予めプリチヤージ
された電圧レベルが放電しやすくなつているわけ
である。特にSLnのラインのプリチヤージ電位
は、φSoによつてCojが読み出されるまでの60μsec
程度は一定に保たれる必要があり、その間、同一
SLnラインに接続された他の画素の光受光による
影響は極力抑えられなければならない。しかし、
実験的に明らかになつたことであるが、一水平ラ
インSLiに並べる画素が増加すればするほど半積
分とともにSLiと接地間のインピーダンスは下が
るわけで、一水平期間である60μsec程度の時間と
いえども無視できるものではない。そこで新たに
第２図ａに示されたスイツチトランジスタQTを
挿入し、予め信号読み出しラインをプリチヤージ
する際に、寄生キヤパシタCSL＋CSL′を充電して
おき、充電後ただちにアドレスゲートパルスφGj
を印加して、各画素C1j，C2j，C3j，…，Cojの光
情報を各信号読み出しラインSL１，SL２，SL
３，…SLnの寄生キヤパシタCSL＋CSL′の放電量と
して蓄積させ、その後、ただちにQTをオフさせ、
キヤパシタCSL′にのみ各画素の情報を蓄積させ
て、φS1，φS2，…，φSoによつてCSLの放電量とは
無関係に出力ラインに各画素の情報を取り出す方
式を従来例においては実施したわけである。従来
方式の動作波形を第２図ｂは二つの水平期間にわ
たつて示している。
時刻t1においてφTを印加して、各信号読み出し
ライン上のスイツチトランジスタQTを同時に導
通させ、時刻t2においてφPを印加して、各信号読
み出しライン上のプリチヤージトランジスタを同
時に導通させて、各信号読み出しラインのキヤパ
シタCSL＋CSL′を所定のプリチヤージ電圧レベル
まで充電を行なう。その後、時刻t3においてアド
レスゲートパルスφGjによつて画素C1j，C2j，C3j，
…，Cojの各SITを同時に導通させて、各SITのゲ
ートに蓄積されていた光情報を寄生キヤパシタ
CSL＋CSL′の放電量として各信号読み出しライン
SL１，SL２，…，SLn上に移行させ、その後た
だちに時刻t4においてQTをオフさせて、CSLと
CSL′の分離を行なう。その後時刻t5，t6，t7，…に
おいて順次φS1，φS2，φS3，…，φSoの水平シフト
パルスを各信号読み出しライン上のスイツチトラ
ンジスタQSのゲートに加えることで、ビデオ電
圧VDDから各キヤパシタCSL′の放電量を再充電す
ることで、負荷抵抗RLの両端において出力電圧
Vputを得ることができる。同様にして、次の水平
期間において、次の画素例C1j+1，C2j+1，C3j+1，
…，Coj+1が読み出される。
実際に用いられる時間的数値を述べると、TV
信号の場合、画素数は500×500程度必要であるこ
とから、一水平読み出し期間は65μsec程度とな
る。本願発明のSITのエリアセンサにおいて一画
素の読み出し時定数は、数10nsecは容易に実現さ
れており、φTのパルス幅は、φPのパルス幅、φG
のパルス幅の和程度としても5μsec以下で充分で
ある。従つて第２図に示した方式による読み出し
方式を用いれば、500×500素子程度の画像情報は
容易にTV信号を用いて読み出される。第２図に
示した従来方式の場合、φSのパルスによつて読み
出される際の時定数は、前述の如く、CSL′を充電
する時定数となつており、CSL＋CSL′を充電する
わけではないため高速化が容易であり、数10nsec
程度の時定数は容易に実現される。さらに高速化
を計るためにはビデオ出力ライン５１の寄生キヤ
パシタンス、実効抵抗を下げる。
しかるに、第２図に示した２次元固体撮像装置
の構成においては、各画素Cijを構成するSITのソ
ース領域は全画素にわたり電気的に共通となつて
おり、かつ同一信号読み出しラインSLi上に並ぶ
各画素Ci1，Ci2、…，Cinのドレイン領域は信号読
み出しラインSLiに共通に接続されているため、
各画素Cijを構成するSITとしてはノーマリオフの
SITを用いる必要があつた。さらにノーマリオフ
のSITとしても暗電流状態においてドレインソー
ス間のリーク電流の極めて少ない、例えば50μ×
50μの寸法のセルサイズでゼロゲートバイアス時
に10-13(A)以下のようなデバイスを均一に並べる
必要があつた。このようなノーマリオフSITの光
感度は、バイポーラトランジスタの光感度に近く
102〜103程度の光増幅度とあまり高光感度ではな
かつた。第２図の構成において一本の信号読み出
しラインSLiにｍ個の画素が並んでおり、理想的
にはゲートパルスφGjによつて選択された画素の
み光強度に対応した電流が流れればよいが、実際
には選択されない（ｍ−１）個の画素にも非選択
時におけるドレインソース間にリーク電流が流れ
る。この電流を抑えるためにノーマリオフである
ことが必要である。今、最悪条件として選択され
ない画素すべてに飽和露光量程度の強い光が入射
している場合、光によつてゲートバイアスされた
各画素に流れるドレインソース間のリーク電流を
I′とする。この電流がキヤパシタ（CSL＋CSL′）に
流れるのはプリチヤージパルスφPが切れてから
トランスフアパルスφTが切れるまでの時間tptで
あり、キヤパシタ（CSL＋CSL′）から流れ出す電
荷の総量は近似的に、 Q′＝（ｍ−１）I′tpt ……(7) となる。
この電荷による（CSL＋CSL′）両端の電位変化
V′は V′＝Ｑ／CSL＋CSL′＝（ｍ−１）I′tpt／CSL＋CSL′
……(8) となる。
（CSL＋CSL′）両端の電位変化の最大値はほぼ、
ビデオ電圧レベルVDDであるから、V′と比をとる
と V′／VDD＝（ｍ−１）I′tpt／（CSL＋CSL′）VDD……(
9) となる。実際に近い数値として、VDD＝1V，CSL
＋CSL′＝1PF、tpt＝1μsecとすると（V′／VDD）を
0.1％以下に抑えるために必要なI′の値は ｍ＝500の時 I′＜２×10-12(A) ｍ＝1000の時 I′＜１×10-12(A) と極めて小さいことが要求される。
このように極めて小さなリーク電流が要求され
る理由は、同一信号読み出しライン上の画素Ci1，
Ci2，Ci3，…，Cinを構成するSITのドレインとソ
ースがそれぞれ電気的に共通になされているため
であつた。従来例の場合プリチヤージパルスφP
が切れてからトランスフアパルスφTが切れるま
での時間tptの間に非選択状態の画素を通して放
電する量を抑えるための条件は上述の如く相当厳
しい。
そこで、同一信号読み出しライン上の画素Ci1，
Ci2，Ci3，…，Cinを構成する各SITのソース領域
を各々別々のソースラインBL１，BL２，BL３，
…，BLmに接続し、非選択状態では一定のキヤ
パシタCBLを持たせSITを通しての放電を抑制し、
選択時のみ選択されたソースラインを接地して
SITを通して（CSL＋CSL′）のプリチヤージレベル
を放電してやれば画素間のクロストークが解決す
ることを見出した。
本発明の目的は光増幅度が106〜108もあり、
10-4μW／cm2程度の極めて微弱な光まで受光でき
るSITによる画素をマトリツクスに並べ、２次元
読み出しが可能なゲート蓄積方式による２次元固
体撮像装置の構成を提供することである。
静電誘導トランジスタとゲートキヤパシタCG
からなる構成を一画素の基本構成とするゲート蓄
積方式のSITイメージセンサの光感度は、丁度、
ゲート開放状態におけるSITの光感度に相当す
る。ゲート開放状態でのSITの光増幅度は、SIT
の持つ固有のゲート構造に大きく依存する。ソー
スn+領域から見たn-チヤンネル内の電位障壁高
さをVbiG*S、p+ゲートとn+ソース領域との間の拡
散電位をVbiGSとすると、直流的な光増幅度の最
大値は近似的に Gnax＝nsVo／PGVPexpｑ／kT （VbiGS−VbiG*S） ……(10) で表わされる。ここでns，PG，Vo，Vp，ｑ，ｋ
及びＴはそれぞれソース領域の電子密度、ゲート
領域の正孔密度、真性ゲート点における電子の平
均速度、ゲートの正孔のソース領域への拡散速
度、単位電荷、ボルツマン定数、及び絶対温度で
ある。光強度が弱ければ弱いほど光増幅度は大き
いという特徴があり、(7)式は光強度が無限小にお
ける値である。(10)式のexpｑ／kT（VbiGS−VbiG*S）の 項はゲートに蓄積された正孔の持つ電位障壁高さ
と電子の持つ電位障壁高さの差に関するものであ
り、107〜108程度にもなる。しかるにノーマリオ
フのSITの中でもVbiGSVbiG*Sとなるような、高
いVbiG*Sを持つデバイスの場合には、光増幅度は
102〜103程度である。第２図に示した２次元固体
撮像装置の画素を構成するノーマリオフのSITと
しては、ドレインソース間の暗電流状態における
リーク電流は、例えば50μ×50μのセルサイズの
デバイスで10-13(A)以下とする必要がある。この
ようにドレインソース間のリーク電流の少ないデ
バイスは、必然的にチヤンネル内の電位障壁高さ
VbiG*Sを高く設計する必要があり、SIT本来の高
光感度性を充分に利用してはいない。この大きな
理由は、前述の如くマトリツクス状に並べた際の
画素間の信号クロストークである。第２図の従来
例では同一信号読み出しラインSLi（ｉ＝１〜ｎ）
上の各画素を構成するSITのドレインとソース領
域がそれぞれ電気的に共通になつている。第２図
の従来例の場合の画素を構成するSITの光感度は
102〜103程度であるが、同一n+基板もしくはn+埋
め込み層を利用できるため、２次元配列の構成が
簡単であり、読み出し方法も簡単ではあつた。
本発明はSIT本来の高光感度性を充分に利用す
る２次元固体撮像装置の構成に関するもので、具
体的には、垂直信号アドレスラインGLj（ｊ＝１
〜ｍ）上の各画素C1j，C2j，…，Cojを構成する
SITのソース領域を共通のソースラインBLjに接
続し、かつ各BLj（ｊ＝１〜ｍ）には接地電位と
の間にソースライン選択用トランジスタQBを接
続し、かつ各QBのゲートは各々垂直信号アドレ
スGLjに接続することで、垂直アドレスライン
GLjの選択と同時にソースラインBjが接地電位と
なるように構成した点を特徴としている。各信号
読み出しラインには接地電位との間にキヤパシタ
（CSL＋CSL′）を持たせ、各SLi（ｉ＝１〜ｎ）ライ
ンの（CSL＋CSL′）へのプリチヤージは電源VDD′よ
りプリチヤージパルスφPによつてプリチヤージ
トランジスタQPを導通させることで同時に行な
う。垂直シフトレジスタよりの垂直アドレスパル
スφGjによつてGLj上の各画素列C1j，C2j，…，
Cojは同時に選択され、各（CSL＋CSL′）に充電さ
れた電位レベルは各画素のSITのゲートに蓄積さ
れた光情報に応じて各SITを通してソースライン
BLj及びQBを通して接地点へ放電される。各
（CSL＋CSL′）の放電量は、従来例と同様にトラン
スフアパルスφTを切つてトランスフアトランジ
スタQTをオフしてCSL′のみの放電量として検出す
る。各CSL′の光情報は、水平シフトレジスタから
の読み出しライン選択パルスφS1，φS2，…，φSo
によつて順次選択されるスイツチトランジスタ
QSを通して共通ビデオライン上の負荷RLの信号
変化として検出する。或いはCSL′の光情報は、
CCDシフトレジスタ等へ同時に入力して、CCD
出力として取り出してもよいことは従来例と同様
である。
本発明による２次元固体撮像装置の構成を用い
れば、光増幅度が106〜108もあり、10-4μW／cm2
程度の極めて微弱な光まで受光できるSITを各画
素の構成に用いることができ、しかも各画素間の
クロストークも確実に抑えることができる。２次
元的なマトリツクスの配列において従来例と異な
る点は、前述の如く、GLj（ｊ＝１〜ｍ）上の各
画素のSITのソース領域を共通のソースライン
BLj（ｊ＝１〜ｍ）に接続した点であり、同一の
信号読み出しラインSLi（ｉ＝１〜ｎ）上に並ぶ
各画素のSITのソース領域は別々のソースライン
BL１，BL２，…，BLmに接続されている点で
ある。
本発明による２次元固体撮像装置の各画素を構
成するノーマリオフのSITの特性としては、暗電
流状態においてドレインソース間のリーク電流の
値は例えば50μ×50μのセルサイズで10-9〜10-6(A)
程度のデバイスまでクロストークを確実に抑えつ
つ配列可能でありこのようなSITの光感度は106
〜108の値にもなることが実験的に明らかになつ
た。(10)式よりチヤンネル内の電位障壁の高さ
VbiG*Sの値がVbiGSの値に比べ0.3〜0.5eV程度低い
場合、expｑ／kT（VbiGS−VbiG*S）の値は105〜108程 度となることがわかる。
第３図ａは本発明による２次元固体撮像装置の
構成の一画素部分の原理説明図であり第３図ｂは
その読み出し動作波形である。第３図ａにおいて
一画素CijはノーマリオフのSITとゲートキヤパシ
タCGから構成されており、SITのドレイン４０は
信号読み出しラインSLiに接続されたSITのゲー
ト４１はゲートキヤパシタCGを介してアドレス
ゲートラインGLjに接続され、SITのソース４２
はソースラインBLjに接続されている。信号読み
出しラインSLiにはプリチヤージトランジスタQP
トランスフアトランジスタQTが接続されかつQT
のドレインにはスイツチトランジスタQS及び負
荷抵抗RLを介してビデオ電圧VDDに接続されてい
る。
第１図ａの従来例と異なる点はSITのソース４
２が接地電位ではなく、ソースライン選択用トラ
ンジスタQBを介して接地電位に接続されている
点であり、QBの選択はGLjの選択パルスφGjで同
時に行なつている。第３図ａにおいて信号読み出
しラインSLiが接地点との間に持つキヤパシタを
CSLとし、QTのゲートドレイン間キヤパシタを
CT、QTのドレイン部分及びQSのソース部分が接
地点との間に持つキヤパシタをCSL′と表わしてい
る。さらにソースラインBLjが接地点との間に持
つキヤパシタをCBLと表わしている。
第３図ｂを参照して第３図ａの動作を説明す
る。光は連続的に照射されている場合を想定し、
一定の光積分時間TLI毎に読み出す場合の読み出
し動作時の動作波形を第３図ｂは示している。画
素Cijの光情報を読み出す際、まずトランスフア
トランジスタQTのゲートへのトランスフアパル
スφTによつてQTを導通させ信号読み出しライン
SLiのキヤパシタCSLにCSL′を結合させる。φTのパ
ルス幅は数μsec以内である。φTの印加状態にお
いて、プリチヤージパルスφPをプリチヤージト
ランジスタQpに印加し、プリチヤージ電源VDD′か
らキヤパシタ（CSL＋CSL′）をVDD′−Vthpのレベル
まで充電した後、アドレスゲートパルスφGjを画
素Cij及びソースライン選択トランジスタQBのゲ
ートに加え、トランジスタQBを導通させてソー
スラインBLjを接地電位にすると同時に画素Cijの
ドレインソース間にはゲートに蓄積された正孔に
よる光情報に応じた放電電流が流れる。キヤパシ
タCSL′の電位変化の様子をVTLの波形で示してい
る。点線ａは暗電流状態、一点鎖線ｂは通常の光
照射状態、実線ｃは飽和露光量の光が照射された
状態に対応している。次に、φTが切れてQTがオ
フ状態になつてもキヤパシタCSL′の放電状態は変
化しない。CSL′の放電量をスイツチトランジスタ
QSを通して再充電することで、CSL′の放電量に相
当した画素Cijの光信号が負荷抵抗RLの両端から
検出される。VDD′、VDD、Vthp、Vths。の関係は
通常(6)式のように選ぶ。また各部分のキヤパシタ
の大小関係は、有効に画素Cijの光情報をビデオ
出力ラインに取り出すために CG＜CSL′CTCSLCBL ……(11) としている。
第４図ａは本発明による２次元固体撮像装置の
構成の実施例を示し、第４図ｂはその読み出し動
作波形例を示す。第２図ａの従来例と異なる点は
垂直アドレスゲートラインGLjに接続された画素
C1j，C2j，C3j，…，Cojのソース領域を共通のソ
ースラインBLjに接続し、かつ各BLjには別々の
スイツチトランジスタQBが接地電位との間に接
続されている点である。同一信号読み出しライン
SLi上の画素Ci1，Ci2，Ci3，…，Cinを構成する
SITのドレイン領域は信号読み出しラインSLiに
接続されているが、ソース領域は別々のソースラ
インBL１，BL２，BL３，…，BLmに接続され
ている。各ソースラインBLj（ｊ＝１〜ｍ）には
スイツチトランジスタQBが接地電位との間に接
続され、アドレスゲートラインGLj（ｊ＝１〜ｍ）
が非選択時にはQBはオフ状態にあり、各ソース
ラインBLj（ｊ＝１〜ｍ）はキヤパシタCBLを持
ち、アドレスゲートラインGLj（ｊ＝１〜ｍ）が
選択時にのみQBは導通しソースラインBLjが接地
され、かつアドレスゲートラインGLjによつて選
択された画素C1j，C2j，C3j，…，Cojを構成する
SITも各画素のゲートに蓄積された光情報に応じ
て導通するため、別々の信号読み出しライン上の
キヤパシタCSLをそれぞれ放電することになる。
第４図ａで４００，４０１はそれぞれ水平シフト
レジスタ、垂直シフトレジスタを示す。４０２は
ビデオ出力ライン、４０３はトランスフアトラン
ジスタQTのゲートの共通ラインでトランスフア
パルスφTを同時に印加するためのラインである。
４０４はプリチヤージトランジスタQpのゲート
の共通ラインでプリチヤージパルスφpを同時に
印加するためのラインである。４０５はプリチヤ
ージ電源ラインである。第４図ｂに第４図ａの動
作波形が２つの水平期間について示されている。
各パルスのタイミング周期、パルス高さパルス
幅、位置関係等はすべて第２図ｂに示した従来例
と同じである。アドレスゲートパルス波形φGj，
φGj+1において、VGはアドレスゲートパルスの高
さを示し、VRはリフレツシユパルスの高さを示
している。このようにリフレツシユパルスを加え
てもよいことは従来例と同様である。
第５図は本発明の２次元固体撮像装置の構成の
別の実施例である。５００，５０１はそれぞれ水
平シフトレジスタ、垂直シフトレジスタを示し、
５０２，５０３，５０４、及び５０５はそれぞ
れ、ビデオ出力ライン、トランスフアパルスφT
印加用ゲートライン、プリチヤージパルスφp印
加用ゲートライン、及びプリチヤージ電源ライン
を示す。第４図ａと異なる点は、各ソースライン
BL１，BL２，BL３，…，BLmと接地点との間
に接続されたトランジスタが静電誘導トランジス
タとなつている点である。通常、各ソースライン
BL１，BL２，BL３，…，BLmはn+埋め込み層
で形成されるため（第７図ａ参照）集積化して製
造する場合にトランジスタQBとしてSITを用いる
と集積化が容易である。すなわち、ゲートキヤパ
シタCGを持つSITから構成される画素列C1j，
C2j，C3j，…，CojとQBとしてのSITは、QBのゲ
ートがGLjに接続されるため一体化製造するとき
に適しているわけである。第５図の他の構成及び
動作方法はすべて第４図ａ，ｂの実施例と同様で
ある。
第６図は本発明による２次元固体撮像装置の構
成の別の実施例を示す。CSL′の放電量を検出する
方法として、スイツチトランジスタQSのゲート
ライン６０２に同時にゲートパルスφSを印加し
て、同時に各CSL′の放電量として蓄積された光情
報を水平信号転送用CCD６００の蓄積領域へ入
力しCCD出力として取り出す例を示している。
CCD６００は２相クロツクパルスφH1，φH2で動作
する。６０６はバツフアアンプ、６０７は出力端
子を示す。６０１は垂直シフトレジスタ、６０３
はトランスフアパルスφT印加用ゲートライン、
６０４はプリチヤージパルスφP印加用ゲートラ
イン、６０５はプリチヤージ電源ラインを示す。
各ソースラインBL１，BL２，BL３，…，BLm
と接地点との間にはスイツチトランジスタQBと
してMOSトランジスタが接続されている。QBと
してはSITであつてもよい。読み出し動作として
は、φTが切れた後に、ゲートパルスφSを同時に
すべてのQSのゲートに印加して、各CSLに放電量
として蓄積されている光情報をCCD６００内の
電位ウエルによる蓄積領域へ転送し、その後一水
平期間内に出力端子にｎ個の信号出力を取り出せ
ばよい。
第７図ａは本発明による２次元固体撮像装置の
一画素部分の断面構造を示す。第７図ｂ，ｃは２
×２のマトリツクスを例にSITの正立、倒立両動
作によつて２通りのマトリツクスの構成方法があ
ることを説明するための回路図である。
第７図ａの各部分を説明する。第７図ａには半
導体基板内に集積化製造される静電誘導トランジ
スタ及びゲートキヤパシタが示されている。７０
１はｐ基板を示す。n+埋め込み層７０４及び７
０５は隣接する画素列（C1j，C2j，…，Coj）及び
（C1j+1，C2j+1，…，Coj+1）の共通のソースライ
ンBLj及びBLj＋１に対応している。領域７１９
は分離領域であり、n-もしくはp-もしくはｉ層
で形成されたSITのチヤンネル領域７１５及び７
１６を互いに分離している。ｐ領域７１８は隣接
する画素のp+ゲート領域７０６と７０７を互い
に絶縁するための拡散領域である。表面n+領域
７１３−１，７１３−２，７１３−３は一画素を
構成するSITのドレイン領域を示す。ドレイン領
域７１３−１，７１３−２，７１３−３は紙面に
示されていない部分においてn+ポリシリコン電
極７１１等で電気的に接続されている。すなわ
ち、第７図ａに示す実施例では一画素を構成する
SITは３つのチヤンネル領域を有している。この
ようにマルチチヤンネルにするのは電流を稼ぐた
めであるが、一画素のセルサイズを小さくする必
要がある場合には単一チヤンネルとしてもよい。
その場合には電流は1/3となる。n+ドレイン領域
７１３−１，７１３−２，７１３−３を囲むp+
ゲート領域７０６の上部にはSi3N4膜、SiO2膜等
で形成された薄い絶縁膜７１０が全面に形成され
ている。７０８は透明電極であり、７０２は透明
電極７０８とのAlコンタクトラインである。n+
領域７１４−１は隣りの画素のSITのn+ドレイン
領域であり、n-もしくはp-もしくはｉ層７１６
は隣りの画素のSITのチヤンネル領域である。７
０９は７０８と同様透明電極であり、７０３は透
明電極７０９とのAlコンタクトラインである。
Al電極ライン７０２及び７０３は隣接する画素
列（C1j，C2j，C3j，…，Coj）及び（C1j+1，
C2j+1，C3j+1，…，Coj+1）へのそれぞれアドレス
ゲートラインGLj及びGLj＋１となつている。n+
ポリシリコン電極７１１及び７１２は同一信号読
み出しラインSLiに接続されている。信号読み出
しラインSLiは紙面に示されていない分離領域７
１９の上部においてアドレスゲートラインと直交
するようにAl電極等で配線されている。領域７
１７は絶縁層である。光照射hν７２０はデバイ
ス表面から行なわれる。ゲートキヤパシタCGは
透明電極７０８、薄い絶縁物層７１０及びp+ゲ
ート領域７０６からなるMISキヤパシタによつて
形成されている。ソースラインBLj７０４はアド
レスゲートラインGLj７０２と平行に形成される
ため、スイツチトランジスタQBとしてSITを紙面
に示されていない部分において、形成することは
容易である。
第７図ｂは第４図乃至第６図の実施例のマトリ
ツクス構成と同様に表面n+領域７１３−１，７
１３−２，７１３−３をドレイン領域、n+埋め
込み層７０４をソース領域として形成する場合の
マトリツクス構成を示しているが、第７図ｃは表
面n+領域７１３−１，７１３−２，７１３−３
をソース領域、n+埋め込み層７０４をドレイン
領域として形成する場合のマトリツクス構成を示
している。この場合には埋め込み層ラインBLj，
BLj＋１等が信号読み出しラインとなり、ソース
領域を共通に接続したラインSLi，SLi＋１等は
ソースラインとなる。アドレスゲートライン
GLj，GLj＋１等は信号読み出しラインBLj，
BLj＋１等と直交することになる。各ソースライ
ンSLi，SLi＋１等と接地点との間に接続される
トランジスタQBは前述の第７図ａ，ｂの場合と
はちがつて、表面n+ソース領域７１３，７１４
等が接続されたソースラインSLiと接地点との間
に接続されるため、特にSITである必要はない。
第７図ｂは倒立型のSITを一画素の構成要素とす
る場合のマトリツクス構成例であり、第４図乃至
第６図の実施例でも同様であつた。一方第７図ｃ
は正立型のSITを一画素の構成要素とする場合に
相当している。
第７図ｃの構成方法を２次元固体撮像装置に応
用した実施例を第８図に示す。第８図の画素Cij
は正立型SITとゲートキヤパシタCGから構成され
ており、ｍ×ｎのマトリツクス状に配列されてい
る。８００は水平シフトレジスタ、８０１は垂直
シフトレジスタであり、８０２はビデオ出力ライ
ン、８０３はトランスフアトランジスタQTへの
アドレスゲートラインである。８０４はプリチヤ
ージトランジスタQPへのアドレスゲートライン
を示す。８０５はプリチヤージ電源ラインを示
す。画素Cijを構成するSITのソース領域はソース
ラインSLiに接続され、ドレイン領域は読み出し
信号ラインBLiに接続され、ゲート領域はゲート
キヤパシタCGを介してアドレスゲートラインGLj
に接続されている。さらにソースラインには接地
点との間にスイツチトランジスタQBが接続され、
QBのゲートにはアドレスゲートラインGLiが接続
されている。GLiの選択と同時にアドレスゲート
パルスφGiによつて、画素列（Ci1，Ci2，Ci3，…，
Cio）が選択され、かつQBが導通してソースライ
ンSLiの電位が接地されるようになされている。
信号読み出しラインBLj上にはプリチヤージ用ト
ランジスタQPがプリチヤージ電源VDD′との間に接
続されている。さらにBLjには、ビデオ出力ライ
ン８０２との間にトランスフアトランジスタQT
及びスイツチトランジスタQSが直列に接続され
ている。各信号読み出しラインBLj（ｊ＝１〜ｎ）
には接地点との間にキヤパシタCBLを持たせ、さ
らにトランスフアトランジスタQTのドレイン及
びスイツチトランジスタQSのソース領域と接地
点との間にはキヤパシタCBL′を持たせている。ま
たトランスフアトランジスタQTのゲートドレイ
ン間容量をCTで表現している。各ソースライン
SLi（ｉ＝１〜ｍ）はスイツチトランジスタQBが
オフ状態の場合にはキヤパシタCSLを持つている。
垂直シフトレジスタ８０１から各アドレスゲート
ラインGLi（ｉ＝１〜ｍ）にはアドレスゲートパ
ルスφGi（ｉ＝１〜ｍ）が順次印加され、また水平
シフトレジスタ８００からは各信号読み出しライ
ンBLj（ｊ＝１〜ｎ）上のスイツチトランジスタ
QSのゲートに対して水平シフトパルスφsj（ｊ＝１
〜ｎ）が順次印加される。出力信号はビデオライ
ン８０２とビデオ電源VDDとの間の負荷抵抗RLの
両端から検出される。第８図の２次元固体撮像装
置の画素を構成するSITは正立動作のSITを用い
ることができるため、第４図乃至第６図の実施例
に比べさらに高光感度となる。これは第７図ａの
断面構造から明らかなように、表面n+領域７１
３をソース領域、埋め込みn+領域７０４をドレ
インとして使用するため、デバイス動作上、ソー
スから注入された電子のドレインへの到達率が逆
動作（倒立動作）の場合に比べ大きくすることが
できるからである。ゲート電位の変化が及ぼすソ
ースドレイン間電流への変化率（Gn）の値も大
きくとれる。第８図の２次元固体撮像装置の読み
出し動作は基本的には第４図の実施例と同様であ
る。すなわち、トランスフアパルスφTを数μsec
のパルス幅加え、そのパルス期間内において、プ
リチヤージパルスφPをプリチヤージトランジス
タQpに印加し、すべての信号読み出しライン上
のキヤパシタ（CBL＋CBL′）をVDD′−Vthpのレベル
までプリチヤージする。φPを切つた後、直ちに
アドレスゲートパルスφGiをアドレスゲートライ
ンGLiに印加してGLi上の画素列Ci1，Ci2，Ci3，
…，Cioを選択し、QBの導通とともに各画素の
SITを通して各画素のゲートに蓄積された光情報
としての正孔の蓄積状態に応じてキヤパシタ
（CBL＋CBL′）の放電を起こさせる。次にφGi及びφT
を同時に切ると、画素列Ci1，Ci2，…，Cioの光情
報はCBL′にのみ現われることになる。従つて、一
水平期間内にわたつて、順次水平シフトパルス
φs1，φs2，…，φsoを各スイツチトランジスタQS
のゲートに加えて、CBL′の放電分をビデオ電圧
VDDから再充電してやることで、出力信号Vputが
シリアルに得られる。次の水平期間では、φTを
加え、プリチヤージパルスφpを加え、同様に
φGj+1を加えることで隣りの画素列Ci+11，Ci+12，
Ci+13，…，Ci+1oの光情報を同様に読み出す。各
パルス幅、パルス高さ等は従来例もしくは第４図
ｂの実施例と同様である。(6)式が成立している。
各部の容量の大小関係は（11）式と同様にして CG＜CBL′CTCBLCSL ……(12) としている。
第２図において示した従来例では、画素を構成
するSITは全画素電気的に共通となつており、同
一信号読み出しライン上に並ぶ画素のSITはソー
ス領域、ドレイン領域が共通となつている。この
ため、ゲートが選択されない画素に光が入射して
SITのソースドレイン間のインピーダンスが低下
することにより（CSL＋CSL′）から放電電流とし
て流れる電流が疑似信号として検出される可能性
がある。この疑似信号を飽和出力、例えばVDD＝
1Vの0.1％以下に抑えるためには非選択時に光で
ゲートがバイアスされた状態で画素に流れる電流
は、500×500画素のマトリツクスにおいては２×
10-12(A)以下とする必要があり、かなりのノーマ
リオフ特性であることが要求される。しかも、こ
のようなSITの光感度は、(10)式によつて説明した
ように、チヤンネル内の電位障壁高さVbiG*sの値
がゲートソース間の電位差VbiGsに近くなつてく
るため、あまり高感度ではなくなつてくる。さら
に従来例の場合、マトリツクス中に不良な画素
（短絡）がある場合、同一の信号読み出しライン
に接続されている他の画素まで短絡状態のように
見なされてしまい、隣接する画素への影響が大き
かつた。これらを解決するために従来電気的に共
通とされていたSITのソース領域をストライプ構
造にしてライン毎に選択できる回路形式を用いる
ことを本発明では開示したわけである。以上説明
した本発明による２次元固体撮像装置の構成を用
いると、ノーマリオフのSITとしてもゼロゲート
バイアス時に50μ×50μのセルサイズで10-9(A)〜
10-6(A)程度のドレインソース間電流の流せる素子
を一画素の構成として用いることができ、しかも
画素間のクロストークの問題も解決できた。さら
にこのような特性を示すSITの光増幅度は106〜
108程度と極めて高い。さらに本発明による２次
元化構成を用いれば、特定の画素が短絡状態にあ
つたとしても他の隣接する画素への影響はない。
第９図は第８図に示した本発明による２次元固体
撮像装置の構成と、第２図に示した従来型２次元
固体撮像装置の構成を用いて、読み出した一画部
分の光電変換特性の比較を示している。一画素素
の寸法はいずれも50μ×50μである。ビデオ電圧
VDD＝1V、RL＝1KΩ、光積分時間は20ｍsecであ
る。波長6550の光を照射しており、横軸はその
入射光強度Ｐ（μW／cm2）、縦軸は負荷RLの両端か
ら得られた出力信号のピーク値を暗電流レベルか
ら差引いた値を示している。出力の飽和レベルが
ビデオ電圧1Vより小さくなつているのはスイツ
チMOSトランジスタの閾値分減つているからで
ある。ここで、図中ａ乃至ｄを用いて説明する。
ａ乃至ｃのカーブが本発明による構成の実験結果
であり、ｄは第２図に示した従来例の実験結果で
ある。ａ乃至ｃの特性が異なるのは、チヤンネル
内の電位障壁高さVbiG*sの異なるSITを画素とし
ているものについて測定したためである。ａ，
ｂ，ｃとなるにつれてVbiG*sの高さも高くなり
VbiGsに近づいている。さらにｄの画素のSITはゼ
ロゲートバイアス時、暗電流状態においてドレイ
ンソース間のリーク電流が10-13(A)以下と極めて
小さい素子を用いている。前述の如く従来例の構
成ではｄのような光電変換特性しか得られなかつ
たものが、本発明による構成を用いれば、微弱光
感度として約３桁改善される。特に10-4（μW／
cm2）の極微弱光まで検出されており、非常に高感
度でダイナミツクレンジも広い。またＸ−Ｙアド
レス方式における信号読み出し線のキヤパシタを
利用しており、読み出し時に必ず一定のプリチヤ
ージレベルに充電してから光情報を放電量として
検出しており、動作的に安定で均一に画像を検出
している。また直流電流を検出する方式ではない
ため完全ダイナミツク動作となつており低消費電
力である。読み出し速度の点では第２図の従来例
と同様高速である。
本発明による２次元固体撮像装置の構成では、
SITの持つ高光感度性を充分に利用でき、例えば
10-4μW／mgの強度の光を光積分時間20ｍsec′で
検出しており、従来の撮像管のうち最も高感度と
云われるSIT管（Silicon Intensified Target
Tube）の特性に近づいている。
本発明による２次元固体撮像装置は、非常に微
弱な光検出を特徴としており、工業的価値の高い
ものである。
【図面の簡単な説明】
第１図は従来の読み出し方式の原理説明図で、
ａは一画素の回路構成図、ｂは動作波形、第２図
ａは従来の２次元固体撮像装置の構成例、ｂは従
来例の信号読み出し動作波形例（2H分）、第３図
ａは本発明による２次元固体撮像装置の一画素部
分の原理説明図、ｂはａ及びその動作波形例、第
４図ａは本発明による２次元固体撮像装置の構成
の実施例、ｂはａ及びその読み出し動作波形例、
第５図は本発明の２次元固体撮像装置の構成の別
の実施例、第６図は本発明による２次元固体撮像
装置の構成の別の実施例、第７図ａは本発明によ
る２次元固体撮像装置の一画素部分の断面構造
例、ｂは２×２マトリツクスによる回路表現、ｃ
は２×２マトリツクスによる別な回路表現、第８
図は本発明による２次元固体撮像装置の構成のさ
らに別の実施例を示し、特に第７図ｃを発展させ
た構成例を示す図、第９図は本発明による２次元
固体撮像装置と従来例（第２図）の２次元固体撮
像装置の光電変換特性の比較を示し、図中ａ〜ｃ
は本発明に関する実験結果、図中ｄは従来例にお
ける実験結果を示す図である。 ４０……SITのドレイン、４１……SITのゲー
ト、４２……SITのソース、４００，５００，８
００……水平シフトレジスタ、４０１，５０１，
６０１，８０１……垂直シフトレジスタ、４０
２，５０２，８０２……ビデオ出力ライン、４０
３，５０３，６０３，８０３……トランスフアパ
ルスφT用アドレスゲートライン、４０４，５０
４，６０４，８０４……プリチヤージパルスφp
用アドレスゲートライン、４０５，５０５，６０
５，８０５……プリチヤージ電源ライン、６０２
……トランスフアパルスφS用アドレスゲートライ
ン、６０６……CCD出力バツフアアンプ、６０
７……出力端子、７０１……ｐ基板、７０２，７
０３……アドレスゲートライン用Al電極配線、
７０４，７０５……n+埋め込み層、７０６，７
０７……p+ゲート領域、７０８，７０９……透
明電極、７１０……薄い絶縁層、７１１，７１２
……n+ポリシリコン層、７１３−１，７１３−
２，７１３−３，７１４−１……n+ソースもし
くはドレイン領域、７１５，７１６……n-（p-，
ｉ）高抵抗エピタキシヤル層、７１７……絶縁物
層、７１８……分離用ｐ拡散層、７１９……絶縁
物分離領域、７２０……光入射hν。

Claims (1)

  1. 【特許請求の範囲】 １ ノーマリオフの静電誘導トランジスタ
    （SIT）とゲートキヤパシタCGから構成された画
    素Cijをｎ×ｍのマトリツクスに構成した２次元
    固体撮像装置であつて、垂直アドレスゲートライ
    ンGL1，GL2，GL3，…，GLnは各GLj（ｊ＝１〜
    ｍ）上の各画素C1j，C2j，C3j，…，Cojを構成す
    る前記SITのそれぞれのゲートにゲートキヤパシ
    タCGを介して接続され、信号読み出しライン
    SL1，SL2，SL3，…，SLoは各SLi（ｉ＝１〜ｎ）
    上の各画素Ci1，Ci2，Ci3，…，Cinを構成する前
    記SITのそれぞれのドレインに共通に接続され、
    ソースラインBL1，BL2，BL3，…，BLnは各
    BLjの前記垂直アドレスゲートラインが接続され
    た各画素C1j，C2j，C3j，…，Cojを構成する前記
    SITのそれぞれのソースに共通に接続され、前記
    各信号読み出しラインSLiはプリチヤージトラン
    ジスタQpを介して所定の電源電圧VDD′端子に共通
    に接続され、さらに前記各信号読み出しライン
    SLiは接地電位との間に所定のキヤパシタCSLをそ
    れぞれ持ち、かつトランスフアトランジスタQT
    のソースにそれぞれ接続され、前記各ソースライ
    ンBLjには接地電位との間に所定のキヤパシタ
    CBLをそれぞれ持ち、かつ接地電位との間にソー
    スライン選択用トランジスタQBがそれぞれ接続
    され、前記各ソースライン選択用トランジスタ
    QBのゲートは前記各垂直アドレスゲートライン
    にそれぞれ接続され、前記各トランスフアトラン
    ジスタQTのゲートはすべて共通にトランスフア
    パルスφT用アドレスラインに接続され、前記各
    トランスフアトランジスタQTのゲート・ドレイ
    ン間には所定のキヤパシタCTを持たせ、前記各
    トランスフアトランジスタQTのドレインは接地
    電位との間にキヤパシタCSL′をそれぞれ持ち、か
    つスイツチトランジスタQSの一方の主電極にそ
    れぞれ接続され、前記各スイツチトランジスタ
    QSの他方の主電極はビデオ出力ラインに共通に
    接続され、ビデオ出力ラインには直列に接地電位
    との間に一つの負荷抵抗RL及び一つのビデオ電
    源VDDが接続され、各キヤパシタの大小関係はCG
    ＜CSL′〓CT〓CSL〓CBLとなされていて、各アドレ
    スゲートラインGL1，GL2，…，GLnには垂直シ
    フトレジスタ４０１，５０１より垂直シフトパル
    スφG1，φG2，…，φGnが印加され、各スイツチト
    ランジスタQSのゲートには水平シフトレジスタ
    ４００，５００より水平シフトパルスφS1，φS2，
    φS3，…，φSoが印加されることでＸ−Ｙアドレス
    が行われるように構成された２次元固体撮像装
    置。 ２ 前記第１項記載の各画素を構成する静電誘導
    トランジスタが、正立型であることを特徴とする
    前記特許請求の範囲第１項記載の２次元固体撮像
    装置。 ３ 前記第１項記載の各画素を構成する静電誘導
    トランジスタが倒立型であることを特徴とする前
    記特許請求の範囲第１項記載の２次元固体撮像装
    置。 ４ ノーマリオフの静電誘導トランジスタ
    （SIT）とゲートキヤパシタCGから構成された画
    素Cijをｎ×ｍのマトリツクスに構成した２次元
    固体撮像装置であつて、垂直アドレスゲートライ
    ンGL1，GL2，GL3，…，GLnは各GLj（ｊ＝１〜
    ｍ）上の各画素C1j，C2j，C3j，…，Cojを構成す
    る前記SITのそれぞれのゲートにゲートキヤパシ
    タCGを介して接続され、信号読み出しライン
    SL1，SL2，SL3，…，SLoは各SLi（ｉ＝１〜ｎ）
    上の各画素Ci1，Ci2，Ci3，…，Cinを構成する前
    記SITのそれぞれのドレインに共通に接続され、
    ソースラインBL1，BL2，BL3，…，BLnは各
    BLj上の前記垂直アドレスゲートラインが接続さ
    れた各画素C1j，C2j，C3j，…，Cojを構成する前
    記SITのそれぞれのソースに共通に接続され、前
    記各信号読み出しラインSLiはプリチヤージトラ
    ンジスタQpを介して所定の電源電圧VDD′端子に共
    通に接続され、さらに前記各信号読み出しライン
    SLiは接地電位との間に所定のキヤパシタCSLをそ
    れぞれ持ち、かつトランスフアトランジスタQT
    のソースにそれぞれ接続され、前記各ソースライ
    ンBLjには接地電位との間に所定のキヤパシタ
    CBLをそれぞれ持ち、かつ接地電位との間にソー
    スライン選択用トランジスタQBがそれぞれ接続
    され、前記各ソースライン選択用トランジスタ
    QBのゲートは前記各垂直アドレスゲートライン
    にそれぞれ接続され、前記各トランスフアトラン
    ジスタQTのゲートはすべて共通にトランスフア
    パルスφT用アドレスラインに接続され、前記各
    トランスフアトランジスタQTのゲート・ドレイ
    ン間には所定のキヤパシタCTを持たせ、前記各
    トランスフアトランジスタのドレインは接地電位
    との間にキヤパシタCSL′をそれぞれ持ち、かつス
    イツチトランジスタQSの一方の主電極にそれぞ
    れ接続され、前記各スイツチトランジスタQSの
    他方の主電極は水平信号転送用CCD６００の蓄
    積領域へそれぞれ接続されており、前記各スイツ
    チトランジスタQSのゲートはすべて共通にゲー
    トパルスφS用アドレスゲートラインへ接続され、
    各キヤパシタの大小関係はCG＜CSL′CTCSL
    CBLとなされていて、各アドレスゲートライン
    GL1，GL2，…，GLnに垂直シフトレジスタ６０
    １より垂直シフトパルスφG1，φG2，…，φGnが印
    加される毎に画素列C1j，C2j，C3j，…，Cojの画
    像情報はトランジスタQT及びQSの開閉によつて
    CCDに並列に入力され、一水平期間内において
    一列の画素列に転送を完了し、順次（C1j+1，
    C2j+1，C3j+1，…，Coj+1）、（C1j+2，C2j+2，C3j+2，
    …，Coj+2），…，（C1n，C2n，C3n，…，Con）と
    一水平期間毎に上記画素列の情報をCCD内にお
    いて転送を行うことでCCD出力端子に順次画像
    情報を得る２次元固体撮像装置。 ５ ノーマリオフの正立型静電誘導トランジスタ
    （SIT）とゲートキヤパシタCGから構成された画
    素Cijをｎ×ｍのマトリツクスに構成した２次元
    固体撮像装置であつて、垂直アドレスゲートライ
    ンGL1，GL2，GL3，…，GLnは各GLj（ｊ＝１〜
    ｍ）上の各画素C1j，C2j，C3j，…，Cojを構成す
    る前記SITのそれぞれのゲートにゲートキヤパシ
    タCGを介して接続され、信号読み出しライン
    BL1，BL2，BL3，…，BLoは各BLi（ｉ＝１〜ｎ）
    上の各画素C1i，C2i，C3i，…，Cniを構成する前
    記SITのそれぞれのドレインに共通に接続され、
    ソースラインSL1，SL2，SL3，…，SLnは各SLj
    上の前記垂直アドレスゲートラインが接続された
    各画素Cj1，Cj2，Cj3，…，Cjoを構成する前記
    SITのそれぞれのソースに共通に接続され、前記
    各信号読み出しラインBLiはプリチヤージトラン
    ジスタQpを介して所定の電源電圧VDD′端子に共通
    に接続され、さらに前記各信号読み出しライン
    BLiは設置電位との間に所定のキヤパシタCBLを
    それぞれ持ち、かつトランスフアトランジスタ
    QTのソースにそれぞれ接続され、前記各ソース
    ラインSLjには接地電位との間に所定のキヤパシ
    タCSLをそれぞれ持ち、かつ接地電位との間にソ
    ースライン選択用トランジスタQBがそれぞれ接
    続され、前記各ソースライン選択用トランジスタ
    QBのゲートは前記各垂直アドレスゲートライン
    にそれぞれ接続され、前記各トランスフアトラン
    ジスタQTのゲートはすべて共通にトランスフア
    パルスφT用アドレスラインに接続され、前記各
    トランスフアトランジスタQTのゲート・ドレイ
    ン間には所定のキヤパシタCTを持たせ、前記各
    トランスフアトランジスタQTのドレインは接地
    電位との間にキヤパシタCBL′をそれぞれ持ち、か
    つスイツチトランジスタQSの一方の主電極にそ
    れぞれ接続され、前記各スイツチトランジスタ
    QSの他方の主電極はビデオ出力ラインに共通に
    接続され、ビデオ出力ラインには直列に接地電位
    との間に一つの負荷抵抗RL及び一つのビデオ電
    源VDDが接続され、各キヤパシタの大小関係はCG
    ＜CBL′CTCBLCSLとなされていて、各アドレ
    スゲートラインGL1，GL2，…，GLnには垂直シ
    フトレジスタ８０１より垂直シフトパルスφG1，
    φG2，…，φGnが印加され、各スイツチトランジス
    タQSのゲートには水平シフトレジスタ８００よ
    り水平シフトパルスφS1，φS2，φS3，…，φSoが印
    加されることでＸ−Ｙアドレスが行われるように
    構成された２次元固体撮像装置。
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