JPH07176712A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH07176712A JPH07176712A JP5320289A JP32028993A JPH07176712A JP H07176712 A JPH07176712 A JP H07176712A JP 5320289 A JP5320289 A JP 5320289A JP 32028993 A JP32028993 A JP 32028993A JP H07176712 A JPH07176712 A JP H07176712A
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Abstract
(57)【要約】
【目的】 高Ｓ／Ｎ比で、バラツキ分布が少なく、低コ
スト、高歩留りの光電変換装置を提供する。 【構成】 光導電層と対向して設けられ電源電圧が印加
される第１の電極と、光電変換された電荷を得る第２の
電極と、光導電層に絶縁層を介して設けられた第３の電
極を含む光電変換部を有し、光電変換された電荷を蓄積
する蓄積コンデンサの容量値（Ｃs ）と、前記蓄積コン
デンサの電位をリセットするリセット用トランジスタの
オン抵抗値（ＲUon ）との積（Ｃs ×ＲUon ）を、前記
第３電極における寄生容量値（Ｃp ）と、前記第３電極
にバイアスを印加するバイアス用トランジスタのオン抵
抗値（ＲRon ）との積（Ｃp ×ＲRon ）に、実質的に等
しくすることを特徴とする光電変換装置。
スト、高歩留りの光電変換装置を提供する。 【構成】 光導電層と対向して設けられ電源電圧が印加
される第１の電極と、光電変換された電荷を得る第２の
電極と、光導電層に絶縁層を介して設けられた第３の電
極を含む光電変換部を有し、光電変換された電荷を蓄積
する蓄積コンデンサの容量値（Ｃs ）と、前記蓄積コン
デンサの電位をリセットするリセット用トランジスタの
オン抵抗値（ＲUon ）との積（Ｃs ×ＲUon ）を、前記
第３電極における寄生容量値（Ｃp ）と、前記第３電極
にバイアスを印加するバイアス用トランジスタのオン抵
抗値（ＲRon ）との積（Ｃp ×ＲRon ）に、実質的に等
しくすることを特徴とする光電変換装置。
Description
【０００１】
【産業上の利用分野】本発明は、バーコードリーダ、フ
ァクシミリ、デジタル複写機等に用いられる光電変換装
置に係り、特に、半導体層に絶縁層を介してゲート電極
を設けて構成される薄膜トランジスタ（以下ＴＦＴと言
う）型の光電変換装置に関する。
ァクシミリ、デジタル複写機等に用いられる光電変換装
置に係り、特に、半導体層に絶縁層を介してゲート電極
を設けて構成される薄膜トランジスタ（以下ＴＦＴと言
う）型の光電変換装置に関する。
【０００２】
【従来の技術】初めに、従来のＴＦＴ型の光センサの構
成例として、平面図を図８に、図８のＸ−Ｘ’断面図を
図９に示す。図において、１はガラス等の基板、２はゲ
ート電極、３は絶縁層、４は光導電性の半導体層、６お
よび７はそれぞれソース、ドレイン電極、５は半導体層
４と、ソース、ドレイン電極６，７とオーミック接触す
る為のｎ+ 層である。
成例として、平面図を図８に、図８のＸ−Ｘ’断面図を
図９に示す。図において、１はガラス等の基板、２はゲ
ート電極、３は絶縁層、４は光導電性の半導体層、６お
よび７はそれぞれソース、ドレイン電極、５は半導体層
４と、ソース、ドレイン電極６，７とオーミック接触す
る為のｎ+ 層である。
【０００３】ＴＦＴ型センサはゲート電極にバイアス電
圧を印加することにより絶縁層界面の影響を制御し、暗
電流を抑制できるため、光電変換出力の光量依存特性
（以下γと呼ぶ）が１に近い良好な特性を持つ。また、
センサのゲート・ソース間に安定した負のバイアスを印
加できるので、電子・ホールの再結合時間を実効的に短
くすることが可能となり、光応答の立ち下がりが速い良
好な特性が得られる。更に、再現性も良く、ロット内及
びロット間のバラツキが少ないという特徴も有してい
る。
圧を印加することにより絶縁層界面の影響を制御し、暗
電流を抑制できるため、光電変換出力の光量依存特性
（以下γと呼ぶ）が１に近い良好な特性を持つ。また、
センサのゲート・ソース間に安定した負のバイアスを印
加できるので、電子・ホールの再結合時間を実効的に短
くすることが可能となり、光応答の立ち下がりが速い良
好な特性が得られる。更に、再現性も良く、ロット内及
びロット間のバラツキが少ないという特徴も有してい
る。
【０００４】
【発明が解決しようとする課題】以上のような特性は、
静的な（ＤＣ電圧的な）駆動条件では好ましい結果を示
すが、通常ファクシミリＧ３規格としてラインセンサ等
に用いるような動的な動作、即ち、センサをｎ×ｍ個の
アレー状に配置してブロック駆動して用いた（例えばＡ
４原稿を８ｐｅｌで１ラインあたり２ｍｓ〜１０ｍｓで
読み取る場合、１，７２８ビットとなり４８ビット×３
６ブロックで構成されることがある。）場合には問題点
があった。以下、その問題点について述べる。
静的な（ＤＣ電圧的な）駆動条件では好ましい結果を示
すが、通常ファクシミリＧ３規格としてラインセンサ等
に用いるような動的な動作、即ち、センサをｎ×ｍ個の
アレー状に配置してブロック駆動して用いた（例えばＡ
４原稿を８ｐｅｌで１ラインあたり２ｍｓ〜１０ｍｓで
読み取る場合、１，７２８ビットとなり４８ビット×３
６ブロックで構成されることがある。）場合には問題点
があった。以下、その問題点について述べる。
【０００５】図１０は、ＴＦＴ型センサを用いた蓄積モ
ードの読出し回路を示す（特開昭６３−１６１６６６号
公報参照）。
ードの読出し回路を示す（特開昭６３−１６１６６６号
公報参照）。
【０００６】図１０の回路では、転送スイッチｓｗ２の
他に蓄積コンデンサＣs の転送残りを放電するためのリ
セット用スイッチｓｗ１−ａを設けている。また、光電
変換部のドレイン電極Ｄにはセンサ電極Ｖs が接続さ
れ、ゲート電極には、前記スイッチｓｗ１−ａと連動す
るゲートバイアス用スイッチｓｗ１−ｂが接続されてい
る。ここで、スイッチｓｗ−ａのオン抵抗をＲUon 、ス
イッチｓｗ−ｂのオン抵抗値をＲRon とし、光電変換部
のゲート電極Ｇに生じる寄生容量をＣp とする。
他に蓄積コンデンサＣs の転送残りを放電するためのリ
セット用スイッチｓｗ１−ａを設けている。また、光電
変換部のドレイン電極Ｄにはセンサ電極Ｖs が接続さ
れ、ゲート電極には、前記スイッチｓｗ１−ａと連動す
るゲートバイアス用スイッチｓｗ１−ｂが接続されてい
る。ここで、スイッチｓｗ−ａのオン抵抗をＲUon 、ス
イッチｓｗ−ｂのオン抵抗値をＲRon とし、光電変換部
のゲート電極Ｇに生じる寄生容量をＣp とする。
【０００７】次に図１０の回路構成による光電変換装置
の動作について図１１を用いて説明する。
の動作について図１１を用いて説明する。
【０００８】スイッチｓｗ１−ａ，ｂがＯＮになると、
蓄積コンデンサＣs の電荷が放電され、ＶC ＝０（Ｖ）
となる。同時にバイアス用コンデンサＣgs及びゲート電
極Ｇに生じる寄生容量Ｃp は−ＶB に充電される。スイ
ッチｓｗ１−ａ，ｂがＯＦＦになると、光電変換部で生
じた光電流ｉs は、蓄積コンデンサＣs に充電される。
蓄積コンデンサＣs の電位ＶC は充電されるに従い上昇
する。一方、バイアス用コンデンサＣgsはスイッチｓｗ
１−ｂがＯＦＦ状態であるため、電流の流れる経路はな
い。
蓄積コンデンサＣs の電荷が放電され、ＶC ＝０（Ｖ）
となる。同時にバイアス用コンデンサＣgs及びゲート電
極Ｇに生じる寄生容量Ｃp は−ＶB に充電される。スイ
ッチｓｗ１−ａ，ｂがＯＦＦになると、光電変換部で生
じた光電流ｉs は、蓄積コンデンサＣs に充電される。
蓄積コンデンサＣs の電位ＶC は充電されるに従い上昇
する。一方、バイアス用コンデンサＣgsはスイッチｓｗ
１−ｂがＯＦＦ状態であるため、電流の流れる経路はな
い。
【０００９】従って、理想的にはゲート電極Ｇの電位Ｖ
G はゲート・ソース間電圧ΔＶGS＝ＶG −ＶC を一定に
保った状態で蓄積コンデンサＣs の電位ＶC の変化に追
従するように動作する。この時の電圧ＶC 及びＶG の様
子を図１１に実線で示す。
G はゲート・ソース間電圧ΔＶGS＝ＶG −ＶC を一定に
保った状態で蓄積コンデンサＣs の電位ＶC の変化に追
従するように動作する。この時の電圧ＶC 及びＶG の様
子を図１１に実線で示す。
【００１０】しかしながら、実際に図１０の回路で駆動
したところ、（ア）Ｃp ×ＲRon ＞Ｃs ×ＲUon の場合
は、電圧ＶG が、また（イ）Ｃp ×ＲRon ＜Ｃs ×Ｒ
Uon の場合は、電圧ＶC が図１１の破線で示したような
歪んだ波形となった。
したところ、（ア）Ｃp ×ＲRon ＞Ｃs ×ＲUon の場合
は、電圧ＶG が、また（イ）Ｃp ×ＲRon ＜Ｃs ×Ｒ
Uon の場合は、電圧ＶC が図１１の破線で示したような
歪んだ波形となった。
【００１１】この原因は、図１０におけるゲートバイア
ス用コンデンサの両電極の電位をリセットする時定数が
大きくずれていることによるものである。詳細には、転
送ｓｗ２がＯＦＦした時に蓄積コンデンサＣs の残留電
荷が存在する。この時点ではゲート・ソース間電圧ΔＶ
GSはゼロである。しかし、ゲートバイアス用コンデンサ
の両電極の電位をリセットする時定数が大きくずれてい
る場合、例えば、ゲート電極の電位をリセットする時定
数（Ｃp ×ＲRon ）が、ソース電極の電位をリセットす
る時定数（Ｃs ×ＲUon ）より大きい場合（ア）は、ス
イッチｓｗ−ａ，ｂがオンしている間にゲート電極が−
ＶB まで完全にリセットされない。そのため、ゲート電
極電位ＶG は１ライン経過するごとに次第に上昇し、そ
の結果、ゲート・ソース間電圧ΔＶGSも図１１の実線の
ように次第に増加していく。時定数の大小関係が逆の場
合（（イ）の場合）も同様であり、ゲート・ソース間電
圧ΔＶGSは反対に減少していく。その結果、ラインごと
に暗電流、光電流及びγが変化し、Ｓ／Ｎ比が悪くな
る。
ス用コンデンサの両電極の電位をリセットする時定数が
大きくずれていることによるものである。詳細には、転
送ｓｗ２がＯＦＦした時に蓄積コンデンサＣs の残留電
荷が存在する。この時点ではゲート・ソース間電圧ΔＶ
GSはゼロである。しかし、ゲートバイアス用コンデンサ
の両電極の電位をリセットする時定数が大きくずれてい
る場合、例えば、ゲート電極の電位をリセットする時定
数（Ｃp ×ＲRon ）が、ソース電極の電位をリセットす
る時定数（Ｃs ×ＲUon ）より大きい場合（ア）は、ス
イッチｓｗ−ａ，ｂがオンしている間にゲート電極が−
ＶB まで完全にリセットされない。そのため、ゲート電
極電位ＶG は１ライン経過するごとに次第に上昇し、そ
の結果、ゲート・ソース間電圧ΔＶGSも図１１の実線の
ように次第に増加していく。時定数の大小関係が逆の場
合（（イ）の場合）も同様であり、ゲート・ソース間電
圧ΔＶGSは反対に減少していく。その結果、ラインごと
に暗電流、光電流及びγが変化し、Ｓ／Ｎ比が悪くな
る。
【００１２】［発明の目的］本発明は、前述した問題点
を解決し、センサ部と同一基板上に容易に作ることがで
きる駆動回路を提案し、ＴＦＴ型センサの特徴である高
Ｓ／Ｎ比とバラツキ分布が少ない特性を生かし、低コス
ト、高歩留りの光電変換装置を提供することにある。
を解決し、センサ部と同一基板上に容易に作ることがで
きる駆動回路を提案し、ＴＦＴ型センサの特徴である高
Ｓ／Ｎ比とバラツキ分布が少ない特性を生かし、低コス
ト、高歩留りの光電変換装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の光電変換装置
は、光導電層と該光導電層と対向して設けられ電源電圧
が印加される第１の電極及び光電変換された電荷を得る
第２の電極と、前記光導電層に絶縁層を介して設けられ
た第３の電極とで構成された光電変換部と、該光電変換
部の第３の電極にバイアスを印加するバイアス用トラン
ジスタと、前記第２の電極と第３の電極の間に設けるバ
イアス用コンデンサと前記光電変換された電荷を蓄積す
る蓄積コンデンサと、該蓄積コンデンサに蓄積された電
荷を転送する転送用トランジスタと、前記蓄積コンデン
サの電位をリセットするリセット用トランジスタと、を
有する光電変換装置において、前記蓄積コンデンサの容
量値（Ｃs ）と前記リセット用トランジスタのオン抵抗
値（ＲUon ）との積（Ｃs ×ＲUon ）を前記光電変換部
の第３電極における寄生容量値（Ｃp ）と前記バイアス
用トランジスタのオン抵抗値（ＲRon ）との積（Ｃp ×
ＲRon ）に実質的に等しくすることを特徴とする光電変
換装置である。
は、光導電層と該光導電層と対向して設けられ電源電圧
が印加される第１の電極及び光電変換された電荷を得る
第２の電極と、前記光導電層に絶縁層を介して設けられ
た第３の電極とで構成された光電変換部と、該光電変換
部の第３の電極にバイアスを印加するバイアス用トラン
ジスタと、前記第２の電極と第３の電極の間に設けるバ
イアス用コンデンサと前記光電変換された電荷を蓄積す
る蓄積コンデンサと、該蓄積コンデンサに蓄積された電
荷を転送する転送用トランジスタと、前記蓄積コンデン
サの電位をリセットするリセット用トランジスタと、を
有する光電変換装置において、前記蓄積コンデンサの容
量値（Ｃs ）と前記リセット用トランジスタのオン抵抗
値（ＲUon ）との積（Ｃs ×ＲUon ）を前記光電変換部
の第３電極における寄生容量値（Ｃp ）と前記バイアス
用トランジスタのオン抵抗値（ＲRon ）との積（Ｃp ×
ＲRon ）に実質的に等しくすることを特徴とする光電変
換装置である。
【００１４】なお、前記第１の電極および第２の電極
は、光導電層と同一平面上に設けることが望ましい。
は、光導電層と同一平面上に設けることが望ましい。
【００１５】
【作用】本発明の光電変換装置によれば、光電変換部の
ゲート・ソース間に常に安定した負のバイアスを印加で
きることから、光電変換部の絶縁層側の界面の状態を常
に同じ状態に制御することが可能となり、Ｓ／Ｎ比の高
い再現性のすぐれた光電変換装置を得ることができる。
ゲート・ソース間に常に安定した負のバイアスを印加で
きることから、光電変換部の絶縁層側の界面の状態を常
に同じ状態に制御することが可能となり、Ｓ／Ｎ比の高
い再現性のすぐれた光電変換装置を得ることができる。
【００１６】
［第１の実施例］本発明の第１の実施例の等価回路図を
図１に示す。
図１に示す。
【００１７】図１の回路では図１０で示した従来例と等
価回路的には同様である。異なる点はゲートバイアス用
コンデンサの両電極をリセットする時定数即ち、ゲート
電極側は、ゲートバイアスＴＦＴのオン抵抗（ＲRon ）
と寄生容量（Ｃp ）との積（Ｃp ×ＲRon ）、ソース電
極側はリセットＴＦＴのオン抵抗値（ＲUon ）と蓄積コ
ンデンサ（Ｃs ）の積（Ｃs ×ＲUon ）がほぼ等しい点
である。
価回路的には同様である。異なる点はゲートバイアス用
コンデンサの両電極をリセットする時定数即ち、ゲート
電極側は、ゲートバイアスＴＦＴのオン抵抗（ＲRon ）
と寄生容量（Ｃp ）との積（Ｃp ×ＲRon ）、ソース電
極側はリセットＴＦＴのオン抵抗値（ＲUon ）と蓄積コ
ンデンサ（Ｃs ）の積（Ｃs ×ＲUon ）がほぼ等しい点
である。
【００１８】次に図１の回路構成による光電変換装置の
動作について図２を用いて説明する。
動作について図２を用いて説明する。
【００１９】スイッチｓｗ−ａ，ｂがＯＮになると、蓄
積コンデンサＣs の電荷が放電され、ＶC ＝０（Ｖ）と
なる。同時にバイアス用コンデンサＣgsは−ＶB に充電
される。スイッチｓｗ１−ａ，ｂがＯＦＦになると、光
電変換部で生じた光電流ｉsは、蓄積コンデンサＣs に
充電される。蓄積コンデンサＣs の電位ＶC は充電され
るに従い上昇する。一方、バイアス用コンデンサＣgsは
スイッチｓｗ１−ｂがＯＦＦ状態であるため、電流の流
れる経路はない。
積コンデンサＣs の電荷が放電され、ＶC ＝０（Ｖ）と
なる。同時にバイアス用コンデンサＣgsは−ＶB に充電
される。スイッチｓｗ１−ａ，ｂがＯＦＦになると、光
電変換部で生じた光電流ｉsは、蓄積コンデンサＣs に
充電される。蓄積コンデンサＣs の電位ＶC は充電され
るに従い上昇する。一方、バイアス用コンデンサＣgsは
スイッチｓｗ１−ｂがＯＦＦ状態であるため、電流の流
れる経路はない。
【００２０】従って、ゲート電極Ｇの電位ＶG はゲート
・ソース間電圧ΔＶGS＝ＶG −ＶCを一定に保った状態
で蓄積コンデンサＣs の電位ＶC の変化に追従するよう
に動作する。
・ソース間電圧ΔＶGS＝ＶG −ＶCを一定に保った状態
で蓄積コンデンサＣs の電位ＶC の変化に追従するよう
に動作する。
【００２１】蓄積時間Ｔs 後に再び転送スイッチｓｗ２
がＯＮ状態となる。この時、蓄積コンデンサＣs の充電
電圧ＶC は負荷容量ＣL へ転送される。
がＯＮ状態となる。この時、蓄積コンデンサＣs の充電
電圧ＶC は負荷容量ＣL へ転送される。
【００２２】この本実施例では、ゲート電極Ｇとソース
電極Ｓ間の電圧ΔＶGSは常に一定値（−ＶB ）に保たれ
る。従って光電変換部のゲート・ソース間バイアスは、
どのような入射光量・蓄積時間等の条件下でも最適値に
設定することが可能となり、電位ΔＶGSの変化に伴う過
渡的な光電流が流れることなく、さらに絶縁層界面の影
響を極力おさえた良好な特性を引き出すことができる。
電極Ｓ間の電圧ΔＶGSは常に一定値（−ＶB ）に保たれ
る。従って光電変換部のゲート・ソース間バイアスは、
どのような入射光量・蓄積時間等の条件下でも最適値に
設定することが可能となり、電位ΔＶGSの変化に伴う過
渡的な光電流が流れることなく、さらに絶縁層界面の影
響を極力おさえた良好な特性を引き出すことができる。
【００２３】図３に、図１に示した光電変換装置をｎ×
ｍ個アレー状に配置して構成したラインセンサ型の光電
変換装置の等価回路を示す。
ｍ個アレー状に配置して構成したラインセンサ型の光電
変換装置の等価回路を示す。
【００２４】Ｓ1 〜Ｓn*m はＴＦＴ型の光電変換部、Ｃ
gs1 〜Ｃgsn*m はゲートバイアス用コンデンサ、Ｒ1 〜
Ｒn*m はゲートバイアス用ＴＦＴ、Ｃs1〜Ｃsn*mは蓄積
コンデンサ、Ｃp1〜Ｃpn*mは光電変換部のゲート電極の
寄生容量、Ｕ1 〜Ｕn*m はリセット用ＴＦＴ、Ｔ1 〜Ｔ
n*m は転送用ＴＦＴである。
gs1 〜Ｃgsn*m はゲートバイアス用コンデンサ、Ｒ1 〜
Ｒn*m はゲートバイアス用ＴＦＴ、Ｃs1〜Ｃsn*mは蓄積
コンデンサ、Ｃp1〜Ｃpn*mは光電変換部のゲート電極の
寄生容量、Ｕ1 〜Ｕn*m はリセット用ＴＦＴ、Ｔ1 〜Ｔ
n*m は転送用ＴＦＴである。
【００２５】上記素子群は、ｎ個ずつｍブロックに分け
られｍ＋１本のゲート駆動線とｎ本の信号線とにマトリ
ックス接続される。図中１１はゲート線ＶG1〜ＶGm+1に
電圧を順次印加するためのドライバー部、１２は信号線
Ｌ1 〜Ｌn の信号電圧を取り出すための信号処理部であ
る。また、ＶS はセンサバイアス、ＶR は蓄積コンデン
サのリセット電圧である。
られｍ＋１本のゲート駆動線とｎ本の信号線とにマトリ
ックス接続される。図中１１はゲート線ＶG1〜ＶGm+1に
電圧を順次印加するためのドライバー部、１２は信号線
Ｌ1 〜Ｌn の信号電圧を取り出すための信号処理部であ
る。また、ＶS はセンサバイアス、ＶR は蓄積コンデン
サのリセット電圧である。
【００２６】この光電変換装置ではリセット用ＴＦＴ；
Ｕと、ゲートバイアス用ＴＦＴ；Ｒのゲート電極は次の
ブロックの転送用ＴＦＴ；Ｔのゲート電極と共通に接続
されている。ドライバー部１１の電圧パルスのシフトに
より次のブロックの信号が転送されると同時に前ブロッ
クのリセットが行われる。
Ｕと、ゲートバイアス用ＴＦＴ；Ｒのゲート電極は次の
ブロックの転送用ＴＦＴ；Ｔのゲート電極と共通に接続
されている。ドライバー部１１の電圧パルスのシフトに
より次のブロックの信号が転送されると同時に前ブロッ
クのリセットが行われる。
【００２７】図３の回路は、同一基板上にすべて構成す
ることができる。特に、光導電性半導体材料としてグロ
ー放電法によるａ−Ｓｉ：Ｈ膜を用いることによりＴＦ
Ｔ型光電変換部、蓄積及びバイアス用コンデンサ、転送
・リセット及びバイアス用ＴＦＴ、配線部等を下電極、
ａ−ＳｉＮ：Ｈ絶縁層、ａ−Ｓｉ：Ｈ層、ｎ+ 層、上電
極の積層構成により同時プロセスにて実現できる。以下
この種のプロセスによるラインセンサ型の光電変換装置
のパターン例を示す。
ることができる。特に、光導電性半導体材料としてグロ
ー放電法によるａ−Ｓｉ：Ｈ膜を用いることによりＴＦ
Ｔ型光電変換部、蓄積及びバイアス用コンデンサ、転送
・リセット及びバイアス用ＴＦＴ、配線部等を下電極、
ａ−ＳｉＮ：Ｈ絶縁層、ａ−Ｓｉ：Ｈ層、ｎ+ 層、上電
極の積層構成により同時プロセスにて実現できる。以下
この種のプロセスによるラインセンサ型の光電変換装置
のパターン例を示す。
【００２８】図４に図３の回路の１ビット分の構成パタ
ーン図を示す。ただし、図が煩雑になるのを避けるた
め、上下配線パターンとコンタクトホール部のみ示す。
図中１３は信号線マトリックス部、１４は光電変換部、
１５はゲートバイアス用コンデンサ、１６は蓄積コンデ
ンサ、１７はゲートバイアス用ＴＦＴ、１８は転送用Ｔ
ＦＴ、１９はリセット用ＴＦＴ、２０はゲート駆動線の
配線部である。
ーン図を示す。ただし、図が煩雑になるのを避けるた
め、上下配線パターンとコンタクトホール部のみ示す。
図中１３は信号線マトリックス部、１４は光電変換部、
１５はゲートバイアス用コンデンサ、１６は蓄積コンデ
ンサ、１７はゲートバイアス用ＴＦＴ、１８は転送用Ｔ
ＦＴ、１９はリセット用ＴＦＴ、２０はゲート駆動線の
配線部である。
【００２９】なお、図３の等価回路における負荷コンデ
ンサＣLi（ｉ＝１〜ｎ）は図４には示されていないが、
その容量は信号線マトリックス部１３で生じる信号線Ｌ
1 〜Ｌn 間の浮遊容量に対し、通常１０〜数百倍に設定
される。もちろん負荷容量Ｃ Liを用いずに、直接電流の
形で読み出してもよいことは言うまでもない。
ンサＣLi（ｉ＝１〜ｎ）は図４には示されていないが、
その容量は信号線マトリックス部１３で生じる信号線Ｌ
1 〜Ｌn 間の浮遊容量に対し、通常１０〜数百倍に設定
される。もちろん負荷容量Ｃ Liを用いずに、直接電流の
形で読み出してもよいことは言うまでもない。
【００３０】また、この例では結像用レンズを用いずに
原稿をセンサ部に直接密着させて読み取るいわゆるレン
ズレスの構成を採用している。そのため、原稿を照明す
るための窓２１を設け、さらに光電変換部の下ゲート電
極は不透明な材料で形成され、遮光膜をかねている。
原稿をセンサ部に直接密着させて読み取るいわゆるレン
ズレスの構成を採用している。そのため、原稿を照明す
るための窓２１を設け、さらに光電変換部の下ゲート電
極は不透明な材料で形成され、遮光膜をかねている。
【００３１】［第２の実施例］本発明の第２の実施例の
等価回路図を図５に示す。
等価回路図を図５に示す。
【００３２】図５の回路では、転送スイッチｓｗ−ａに
より蓄積コンデンサＣs の信号電荷を負荷容量ＣL （Ｃ
L ≫Ｃs ）にほぼ完全に転送できる。言い換えれば、前
記転送により、蓄積コンデンサＣs の電位Ｖc は負荷容
量ＣL 電位ＶL にほぼ完全にリセットされる。また、光
電変換部のゲート電極には、前記転送スイッチｓｗ−ａ
と連動するゲートバイアス用スイッチｓｗ−ｂが接続さ
れている。
より蓄積コンデンサＣs の信号電荷を負荷容量ＣL （Ｃ
L ≫Ｃs ）にほぼ完全に転送できる。言い換えれば、前
記転送により、蓄積コンデンサＣs の電位Ｖc は負荷容
量ＣL 電位ＶL にほぼ完全にリセットされる。また、光
電変換部のゲート電極には、前記転送スイッチｓｗ−ａ
と連動するゲートバイアス用スイッチｓｗ−ｂが接続さ
れている。
【００３３】動作タイミングは、第１の実施例で用いた
図２において、ｓｗ２のオンのタイミングとｓｗ１のオ
ンのタイミングが同時である場合に相当する。そのた
め、図２を用いて動作の説明を行う。
図２において、ｓｗ２のオンのタイミングとｓｗ１のオ
ンのタイミングが同時である場合に相当する。そのた
め、図２を用いて動作の説明を行う。
【００３４】スイッチｓｗ−ａ，ｂがＯＮになると、蓄
積コンデンサＣs の電荷が負荷コンデンサＣL へほぼ完
全に転送され、Ｖc ≒ＶL となる。同時にバイアス用コ
ンデンサＣgsは−ＶB に充電される。スイッチｓｗ−
ａ，ｂがＯＦＦになると、光電変換部で生じた光電流ｉ
s は、蓄積コンデンサＣs に充電される。蓄積コンデン
サＣs の電位ＶC は充電されるに従い上昇する。一方、
バイアス用コンデンサＣ gsはスイッチｓｗ−ｂがＯＦＦ
状態であるため、電流の流れる経路はない。
積コンデンサＣs の電荷が負荷コンデンサＣL へほぼ完
全に転送され、Ｖc ≒ＶL となる。同時にバイアス用コ
ンデンサＣgsは−ＶB に充電される。スイッチｓｗ−
ａ，ｂがＯＦＦになると、光電変換部で生じた光電流ｉ
s は、蓄積コンデンサＣs に充電される。蓄積コンデン
サＣs の電位ＶC は充電されるに従い上昇する。一方、
バイアス用コンデンサＣ gsはスイッチｓｗ−ｂがＯＦＦ
状態であるため、電流の流れる経路はない。
【００３５】従って、第１の実施例と同様に、ゲート電
極Ｇの電位ＶG はゲート・ソース間電圧ΔＶGS＝ＶG −
ＶC を一定に保った状態で蓄積コンデンサＣs の電位Ｖ
C の変化に追従するように動作する。
極Ｇの電位ＶG はゲート・ソース間電圧ΔＶGS＝ＶG −
ＶC を一定に保った状態で蓄積コンデンサＣs の電位Ｖ
C の変化に追従するように動作する。
【００３６】蓄積時間Ｔs 後に再び転送スイッチｓｗ−
ａ，ｂがＯＮ状態となり、前記動作が繰り返される。
ａ，ｂがＯＮ状態となり、前記動作が繰り返される。
【００３７】このように第１及び第２の実施例では、光
電変換部のゲート・ソース間に常に安定した負のバイア
スを印加できることから、光電変換部の絶縁層側の界面
の状態を、常に同じ状態に制御することが可能となる。
その結果、信号出力が安定し、Ｓ／Ｎ比の高い優れた光
電変換装置を得ることができる。
電変換部のゲート・ソース間に常に安定した負のバイア
スを印加できることから、光電変換部の絶縁層側の界面
の状態を、常に同じ状態に制御することが可能となる。
その結果、信号出力が安定し、Ｓ／Ｎ比の高い優れた光
電変換装置を得ることができる。
【００３８】図６に、図５に示した光電変換装置をｎ×
ｍ個アレー状に配置して構成したラインセンサ型の光電
変換装置の等価回路を示す。
ｍ個アレー状に配置して構成したラインセンサ型の光電
変換装置の等価回路を示す。
【００３９】図６において、図３の第１の実施例と同一
符号は同一又は相当部分を示す。又、各素子の名称及び
光電変換装置の構成の説明については、図３の第１の実
施例で説明した内容と同様の箇所は省略する。
符号は同一又は相当部分を示す。又、各素子の名称及び
光電変換装置の構成の説明については、図３の第１の実
施例で説明した内容と同様の箇所は省略する。
【００４０】図６において、第１の実施例の図３と異な
る点は、第一に蓄積コンデンサＣs〜Ｃsn*mの残留電荷
を放電するリセット用ＴＦＴ；Ｕ1 〜Ｕn*m が削除され
ている点であり、第二にゲートバイアス用ＴＦＴ；Ｒ1
〜Ｒn*m を駆動するゲート駆動線がｍ＋１本からｍ本に
減らされている点であり、第三に各ゲート駆動線は同じ
ビットの転送用ＴＦＴ；Ｔ1 〜Ｔn*m と同じゲート駆動
線に接続されているという点である。この第一及び第三
の異なる点により、等価回路上、ゲート駆動線どうしが
重なることがなくなる。
る点は、第一に蓄積コンデンサＣs〜Ｃsn*mの残留電荷
を放電するリセット用ＴＦＴ；Ｕ1 〜Ｕn*m が削除され
ている点であり、第二にゲートバイアス用ＴＦＴ；Ｒ1
〜Ｒn*m を駆動するゲート駆動線がｍ＋１本からｍ本に
減らされている点であり、第三に各ゲート駆動線は同じ
ビットの転送用ＴＦＴ；Ｔ1 〜Ｔn*m と同じゲート駆動
線に接続されているという点である。この第一及び第三
の異なる点により、等価回路上、ゲート駆動線どうしが
重なることがなくなる。
【００４１】ゲート駆動線どうしの重なりがなくなるこ
と、即ち重なり容量がなくなることによりクロストーク
がなくなる。詳細には、転送ｓｗがＯＮした時にリセッ
ト用スイッチｓｗのゲート電位を上昇させ、信号電荷の
リークを引き起こすことがなくなる。即ち、蓄積コンデ
ンサＣs に蓄積されていた信号電荷の一部を負荷容量Ｃ
L にほぼ完全に転送できる為、単ビットセンサ駆動時に
得られる負荷容量ＣLの電位ＶL と同様の正確な電位ＶL
を得ることができる。このようにゲート駆動線の重な
り容量に基づくクロストークによる信号電荷のリーク電
流がなくなる為、信号出力電位である負荷容量ＣL の電
位ＶL が正常値を示し、Ｓ／Ｎ比を向上させる。
と、即ち重なり容量がなくなることによりクロストーク
がなくなる。詳細には、転送ｓｗがＯＮした時にリセッ
ト用スイッチｓｗのゲート電位を上昇させ、信号電荷の
リークを引き起こすことがなくなる。即ち、蓄積コンデ
ンサＣs に蓄積されていた信号電荷の一部を負荷容量Ｃ
L にほぼ完全に転送できる為、単ビットセンサ駆動時に
得られる負荷容量ＣLの電位ＶL と同様の正確な電位ＶL
を得ることができる。このようにゲート駆動線の重な
り容量に基づくクロストークによる信号電荷のリーク電
流がなくなる為、信号出力電位である負荷容量ＣL の電
位ＶL が正常値を示し、Ｓ／Ｎ比を向上させる。
【００４２】本発明の光電変換装置は、第１の実施例で
の説明と同様に、同一基板、同時プロセスによるライン
センサ型の光電変換装置に好適に適用できる。以下この
種のラインセンサ型光電変換装置のパターン例を示す。
の説明と同様に、同一基板、同時プロセスによるライン
センサ型の光電変換装置に好適に適用できる。以下この
種のラインセンサ型光電変換装置のパターン例を示す。
【００４３】図７に、図６の回路の１ビット分の構成パ
ターン図を示す。図７においても、図６と同様に、図４
の第１の実施例と同一符号は同一又は相当部分を示し、
第１の実施例で説明した内容と同様の箇所は省略する。
ターン図を示す。図７においても、図６と同様に、図４
の第１の実施例と同一符号は同一又は相当部分を示し、
第１の実施例で説明した内容と同様の箇所は省略する。
【００４４】図７において、図４と異なる点は、第一に
蓄積コンデンサ１６の残留電荷を放電するリセット用Ｔ
ＦＴ１９及び蓄積コンデンサのリセット電圧配線ＶR が
削除されている点であり、第二にゲートバイアス用ＴＦ
Ｔ１７を駆動するゲート駆動線がＧj+1 ではなく、同じ
ビットの転送用ＴＦＴ１８と同じゲート駆動線がＧjと
接続されている点である。この為、実パターン上におい
てもゲート駆動線どうしが重なることがなくなる。
蓄積コンデンサ１６の残留電荷を放電するリセット用Ｔ
ＦＴ１９及び蓄積コンデンサのリセット電圧配線ＶR が
削除されている点であり、第二にゲートバイアス用ＴＦ
Ｔ１７を駆動するゲート駆動線がＧj+1 ではなく、同じ
ビットの転送用ＴＦＴ１８と同じゲート駆動線がＧjと
接続されている点である。この為、実パターン上におい
てもゲート駆動線どうしが重なることがなくなる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
ＴＦＴ型光電変換部のゲート・ソース間に設置したコン
デンサの両電極のリセットに伴う時定数をほぼ等しくし
たので、ＴＦＴ型光電変換部のゲート・ソース間に常に
安定した負のバイアスを印加することができる。
ＴＦＴ型光電変換部のゲート・ソース間に設置したコン
デンサの両電極のリセットに伴う時定数をほぼ等しくし
たので、ＴＦＴ型光電変換部のゲート・ソース間に常に
安定した負のバイアスを印加することができる。
【００４６】この結果、 常に絶縁層界面の影響を制御し、暗電流を抑制できる
為、ほぼγ＝１となり、良好なＳ／Ｎ比が得られる。 電子・ホールの再結合時間を実効的に短くすることが
可能となり、光応答の立ち下がりが速い良好な特性が得
られる。 再現性がよく、ロット内及びロット間のバラツキが少
ないため、高歩留りであり、かつ生産性の良好な光電変
換装置が得られる。 等の諸効果がある。
為、ほぼγ＝１となり、良好なＳ／Ｎ比が得られる。 電子・ホールの再結合時間を実効的に短くすることが
可能となり、光応答の立ち下がりが速い良好な特性が得
られる。 再現性がよく、ロット内及びロット間のバラツキが少
ないため、高歩留りであり、かつ生産性の良好な光電変
換装置が得られる。 等の諸効果がある。
【図１】本発明の第１の実施例の等価回路図。
【図２】本発明の第１の実施例の動作タイミング図。
【図３】本発明の第１の実施例によって構成したライン
センサ型の光電変換装置の一部等価回路図。
センサ型の光電変換装置の一部等価回路図。
【図４】本発明の第１の実施例によって構成したライン
センサ型の光電変換装置の一部のパターン図。
センサ型の光電変換装置の一部のパターン図。
【図５】本発明の第２の実施例の等価回路図。
【図６】本発明の第２の実施例によって構成したライン
センサ型の光電変換装置の一部等価回路図。
センサ型の光電変換装置の一部等価回路図。
【図７】本発明の第２の実施例によって構成したライン
センサ型の光電変換装置の一部のパターン図。
センサ型の光電変換装置の一部のパターン図。
【図８】従来の光電変換装置のパターン図。
【図９】図８中のＸ−Ｘ’線における断面図。
【図１０】従来の光電変換装置の等価回路図。
【図１１】従来の光電変換装置の動作タイミング図。
１ 基板 ２ ゲート電極 ３ 絶縁層 ４ 光導電層 ６・７ ソース・ドレイン電極 １４ 光電変換部 Ｃ コンデンサ Ｒ 抵抗 ｓｗ スイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/028 Ｚ Ｈ０１Ｌ 31/10 Ｅ (72)発明者 水谷 英正 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (1)
- 【請求項１】 光導電層と対向して設けられ電源電圧が
印加される第１の電極と、光電変換された電荷を得る第
２の電極と、前記光導電層に絶縁層を介して設けられた
第３の電極とを含んで構成された光電変換部と、該光電
変換部の前記第３の電極にバイアスを印加するバイアス
用トランジスタと、前記第２の電極と第３の電極の間に
設けるバイアス用コンデンサと、前記光電変換された電
荷を蓄積する蓄積コンデンサと、該蓄積コンデンサに蓄
積された電荷を転送する転送用トランジスタと、前記蓄
積コンデンサの電位をリセットするリセット用トランジ
スタと、を有する光電変換装置において、 前記蓄積コンデンサの容量値（Ｃs ）と、前記リセット
用トランジスタのオン抵抗値（ＲUon ）との積（Ｃs ×
ＲUon ）を、前記光電変換部の第３の電極における寄生
容量値（Ｃp ）と、前記バイアス用トランジスタのオン
抵抗値（ＲRon）との積（Ｃp ×ＲRon ）に、実質的に
等しくすることを特徴とする光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320289A JPH07176712A (ja) | 1993-12-20 | 1993-12-20 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320289A JPH07176712A (ja) | 1993-12-20 | 1993-12-20 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176712A true JPH07176712A (ja) | 1995-07-14 |
Family
ID=18119849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5320289A Pending JPH07176712A (ja) | 1993-12-20 | 1993-12-20 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176712A (ja) |
-
1993
- 1993-12-20 JP JP5320289A patent/JPH07176712A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |