JP2010045264A

JP2010045264A - 半導体装置の製造方法

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Publication number: JP2010045264A
Application number: JP2008209236A
Authority: JP
Inventors: Junichi Hashimoto; 本惇一橋; Mitsuhiro Omura; 村光広大; Yasuyoshi Hyodo; 頭靖得兵; Takanori Tsuchiya; 屋隆紀土
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-08-15
Filing date: 2008-08-15
Publication date: 2010-02-25
Anticipated expiration: 2028-08-15
Also published as: US7906434B2; JP4756063B2; US20100041235A1

Abstract

【課題】側壁転写プロセスにおいて側壁パターンの曲がりを抑制する。
【解決手段】側壁パターンをマスクとする下地絶縁膜の加工を、フルオロカーボン系のガスを用いたドライエッチングにより行い、その際に、側壁をなすシリコン膜の膜厚をｘｎｍとすると、Ｖｄｃ＜４６ｘ−８９０の関係式を満たす自己バイアス電圧Ｖｄｃを基板に印加する。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関し、例えば側壁転写プロセスを用いてリソグラフィの解像限界未満の寸法のパターンを形成する半導体装置の製造方法を対象とする。

近年、パターンの微細化のため、側壁転写プロセスが提案され使用されている。側壁転写プロセスでは、狙いの線幅の倍ピッチのレジストパターンを形成し、レジストスリミング後に下層膜を加工して芯材パターンを形成した後に側壁を堆積し、芯材を剥離した後の下層膜加工により、リソグラフィ限界以下のライン幅のパターンを形成する（特許文献１参照）。

しかしながら、より一層の微細化を進めようとすると、下層膜の加工の際に、側壁を構成する、例えばアモルファスシリコン膜の先端部が、芯材パターンが存在した側（内側）に曲がってしまい、下層膜を設計値通りに加工できないという問題が発生した。このような問題は約３２ｎｍのパターンサイズでは起こらなかった問題であり、今後３０ｎｍ以下のパターンサイズを実現しようとすると、配線やＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｎｓｕｌａｔｏｒ）を形成する際の障害となり得る問題である。
特開２００６−３０３０２２号公報

本発明の目的は、側壁転写プロセスにおいて側壁パターンの曲がりを抑制して下層膜を良好に加工できる半導体装置の製造方法を提供することにある。

本発明の第１の態様によれば、
基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記側壁をなすシリコン膜の膜厚をｘｎｍ（１９．５≦ｘ≦２２．１）とすると、前記第１の絶縁膜の加工は、
Ｖｄｃ＜４６ｘ−８９０
を満たす自己バイアス電圧Ｖｄｃを前記基板に印加することにより行う、
ことを特徴とする半導体装置の製造方法が提供される。

また、本発明の第２の態様によれば、
基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記第１の絶縁膜の加工は、複数の高周波電力を基板側電極に印加可能となるドライエッチング装置を用いて行われ、
前記複数の高周波電力のうち、周波数の低い側の電力は前記ドライエッチング時に０Ｗに設定される、
ことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、側壁パターンの曲がりを抑制して下層膜を良好に加工することが可能になる。

以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。図面において同一の部分には同一の参照番号を付し、重複説明は適宜省略する。

（１）第１の実施の形態
本発明に係る半導体装置の製造方法の第１の実施の形態について図１乃至図８を参照しながら説明する。本実施形態は、不揮発性半導体記憶装置の配線のためのトレンチ構造の形成に本発明を適用したものである。

まず、基板上に積層膜を形成する。即ち、図１（ａ）に示すように、図示しない半導体装置が形成された基板Ｗ上にシリコン酸化膜１０、シリコン窒化膜２０、シリコン酸化膜３０、シリコン窒化膜４０、アモルファスシリコン膜５０、反射防止膜６０をＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）法により順次に堆積させ、反射防止膜６０上にフォトレジストを塗布する。ここで、シリコン窒化膜２０は加工ストッパとして機能し、シリコン酸化膜３０は配線を埋め込む際の土台となる。シリコン窒化膜４０は、後に側壁パターンを形成するための芯材となる。シリコン酸化膜３０およびシリコン窒化膜４０は、本実施形態において、例えば第１および第２の絶縁膜に対応する。

次に、光蝕刻法によりフォトレジストを所望のパターン７０に加工する。本実施形態ではラインとスペースが約１：１の寸法比率を有するライン・アンド・スペースのパターンに加工する。

次いで、パターン７０をマスクにしてＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法により反射防止膜６０およびアモルファスシリコン膜５０を加工し、それぞれ反射防止膜６２およびアモルファスシリコン膜５２とする。続いて、酸素（Ｏ_２）プラズマ中に基板Ｗを曝すことによりフォトレジストのパターン７０を除去する。

次に、ウェット（Ｗｅｔ）系エッチング処理によりアモルファスシリコン膜５２をエッチングして細くする（図１（ｂ））。これにより、光蝕刻法の解像限界よりも細いパターンを、ラインとスペース約１：３の寸法比率で形成する。

次に、反射防止膜６２、アモルファスシリコン膜５２をマスクにして、シリコン窒化膜４０を加工し、シリコン窒化膜４２とする。シリコン窒化膜４２は側壁パターンを形成するための芯材となる。続いて、アモルファスシリコン膜５２を除去する（図１（ｃ））。

次に、図２（ａ）に示すように、アモルファスシリコン膜８０をＬＰＣＶＤ法によって堆積し、ＲＩＥ法を用いたエッチバックによってアモルファスシリコン膜８０を加工し、シリコン窒化膜４２の頂面とシリコン酸化膜３０の表面の一部を露出させる（図２（ｂ））。続いて、ウェット（Ｗｅｔ）系エッチング処理によって、芯材であるシリコン窒化膜４２を除去すると、アモルファスシリコン膜８２によってパターンが形成される（図２（ｃ））。このパターンは側壁パターンと呼ばれる。

次いで、側壁パターン８２をマスクとして下地層のシリコン酸化膜３０をＲＩＥ処理により加工することにより、配線を埋め込むための土台となる溝を形成する。このとき、マスクの先端が内側に曲がること（以下、単に「マスク曲がり」という。）を避けるため、以下に詳述する低イオンエネルギー条件を用いる。

まず、マスク曲がりの程度を表す指標について、図３を参照して説明する。図３に示すように、一つの芯材に対応する側壁パターン８２ａ，８２ｂを考え、マスク曲がりが生じている場合は、側壁パターン８２ａ，８２ｂで互いに最も接近した箇所Ｐｃと、側壁パターン８２ａ，８２ｂと下地層３０との内側接点Ｐｂとを結ぶ線分Ｌｔｂが下地層頂面の法線ＮＬとの間でなんらかの角度αを有することになる。この角度αをテーパ角と定義し、測定誤差の範囲が±０．７°であることからα＜０．７°を以てマスク曲がりが生じていない領域と定義する。なお、本明細書において、下地層頂面を含む面で側壁パターンを切断した場合の側壁パターンの厚さ（図３において符号ＦＴで示す長さ）を側壁パターンの膜厚と定義する。本実施形態では、側壁パターンの膜厚を３０ｎｍ以下と想定している。

ここで、下地層の加工に際して、例えば、高周波および低周波の多周波重畳ドライエッチング装置を用いたとき、自己バイアス電圧を発生しやすい低周波のパワーを下げれば、低イオンエネルギーのＲＩＥ処理が実現される。マスク曲がりが発生する閾値となる自己バイアス電圧が存在するものと想定し、以下に詳述するように、このような閾値を評価する実験を行った。サンプルの側壁パターンは５２５℃で成膜したアモルファスシリコンを用いた。このようなアモルファスシリコンでは、マスク曲がりは３０ｎｍ以下のパターンサイズで発生する可能性があり、特に２５ｎｍ以下で顕著となる傾向があるため、サンプルの膜厚として１９．５ｎｍと２２．１ｎｍの２種類を用意した。高さはそれぞれ９０ｎｍである。なお、アモルファスシリコンを、６００℃を超える温度でアニールして結晶化した場合、６００℃を超える成膜温度で結晶性シリコン膜を成膜した場合は、マスク曲がりに対する耐性の向上した側壁パターンを形成することも可能となる。しかしながら、本実施形態のように、配線のためのトレンチ構造の形成に当たって基板が６００℃を超える高温に晒されると、基板に形成された半導体素子にダメージが及ぶことになる。このため、ここでは６００℃以下の温度で形成した非結晶のシリコン膜からなる側壁パターンをサンプルとした実験を行った。

図４は、実験に使用した多周波重畳ドライエッチング装置の一例を示すブロック図である。同図に示す平行平板型ドライエッチング装置３００は、真空反応室３１１と、基板載置台３１３と、ブロッキングコンデンサ３１５と、高周波電源３１７，３３１と、ガス排気口３１９とを備える。

真空反応室３１１は、アノードとして接地される。基板載置台３１３は、ブロッキングコンデンサ３１５に電気的に接続されるとともに、その上面に被処理基板Ｗが設置される。高周波電源３１７，３３１は、それぞれ一端が接地されるとともに他端でブロッキングコンデンサ３１５に接続される。基板載置台３１３は、カソードとしてブロッキングコンデンサ３１５および高周波電源３１７，３３１に電気的に接続される。真空反応室３１１の内部空間のほとんど全てはプラズマ形成領域ＡＰを構成する。

ここでは、例えばフルオロカーボン系ガスとしての八フッ化シクロブタン（Ｃ_４Ｆ_８）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を含む混合ガスを、図示しないガス導入口を介してドライエッチング装置３００の真空反応室３１１上面から導入し、高周波電源３１７および高周波電源３３１により高周波電力を印加することによりプラズマ形成領域ＡＰに高周波プラズマを発生させ、ブロッキングコンデンサ３１５の存在によって発生する自己バイアスを利用してプラズマ中のイオンを被処理基板Ｗに引き込んだ。これにより、側壁パターン８２をマスクとして下地層のシリコン酸化膜３０を加工した。具体的には、基板Ｗの温度を４０℃、圧力を約２０ｍＴｏｒｒに制御し、高周波電源３１７の周波数として１３．５６ＭＨｚ、高周波電源３３１の周波数として１００ＭＨｚを設定し、シリコン酸化膜３０を加工する際には、高周波１００ＭＨｚの電力を約１０００Ｗとし、低周波１３．５６ＭＨｚの電力を０Ｗから３５００Ｗにまで変化させた。このときの自己バイアス電圧Ｖｄｃは１０Ｖから１１４０Ｖ程度まで変化した。

即ち、ドライエッチングの際に周波数１３．５６ＭＨｚの電力を供給せず１００ＭＨｚの高低周波のみを印加すれば、サンプルに対するイオンの引き込みに作用する自己バイアス電圧が１０Ｖ程度にまで低減された。これにより、側壁パターン８２へのイオン衝突の影響が抑えられ、側壁パターン８２の曲がりを防止することができた。さらに、高周波電源３１７，３３１の周波数を変化させることで、自己バイアス電圧Ｖｄｃを１０Ｖ未満に低減することも可能であった。

図５は、自己バイアス電圧に対する側壁パターンのテーパ角αの変化量Δを評価した結果の一例を示すグラフである。

側壁パターン８２は、１９．５ｎｍのサンプルでは１０Ｖから曲がり始め、また、２２．１ｎｍのサンプルでは１３０Ｖから曲がり始め、自己バイアス電圧の増加とともにテーパ角αは増大した。なお、膜厚が約３２ｎｍのサンプルではマスク曲がりは起こらなかった。

図６は、アモルファスシリコン膜の膜厚ｘ［ｎｍ］（１９．５≦ｘ≦２２．１）と、マスク曲がりが発生する閾値となる自己バイアス電圧Ｖｄｃ［Ｖ］との関係を示すグラフである。同図から、Ｖｄｃ＜４６ｘ−８９０を満たす範囲ではマスク曲がりが起こらないことが分かる。

このことから、下地層のシリコン酸化膜３０のＲＩＥ処理では、関係式
Ｖｄｃ＜４６ｘ−８９０
を満たす値の自己バイアス電圧Ｖｄｃを用いることにより、配線を埋め込むためのトレンチ構造を良好に形成できることが判明した。

図７は、上記関係式を満たす値の自己バイアス電圧Ｖｄｃを用いて形成されたトレンチ構造の一例を示す略示断面図である。加工ストッパ膜であるシリコン窒化膜２０の上面が露出するまでシリコン酸化膜３０が選択的に除去され、側壁パターン８２が良好に転写されたシリコン酸化膜３４となっている。

比較例として従来の技術により形成されたトレンチ構造の一例を図８の略示断面図に示す。同図に示す例では、マスク曲がりが発生したために、下地層のシリコン酸化膜３２が良好に除去されず、隣接するトレンチ間で大きな段差が発生していることが分かる。

（２）第２の実施の形態
次に、本発明に係る半導体装置の製造方法の第２の実施の形態について図９乃至図１２を参照しながら説明する。本実施形態は、不揮発性半導体記憶装置のＳＴＩ（素子分離絶縁膜）用のトレンチ構造の形成に本発明を適用したものである。

まず、基板上に積層膜を形成する。即ち、図９（ａ）に示すように、シリコン基板Ｗ上に、ゲート酸化膜としてのシリコン酸化膜１２０、フローティングゲートとしての多結晶シリコン膜１３０を堆積する。引き続き、シリコン窒化膜１４０、シリコン酸化膜１５０、シリコン窒化膜１６０、芯材となるシリコン酸化膜１７０、アモルファスシリコン膜１８０、および反射防止膜１９０をＬＰＣＶＤ法により、順次に堆積させる。シリコン窒化膜１６０およびシリコン酸化膜１７０は、本実施形態において、例えば第１および第２の絶縁膜に対応する。

次に、反射防止膜１９０上にフォトレジストを塗布し、光蝕刻法によりフォトレジストを所望のパターン２１０に加工する。次いで、図９（ｂ）に示すように、パターン２１０をマスクにしてＲＩＥ法により反射防止膜１９０およびアモルファスシリコン膜１８０を加工し、それぞれ反射防止膜１９２、シリコン膜１８２とする。続いて、酸素（Ｏ_２）プラズマ中に基板Ｗを曝すことによりフォトレジストを除去し、アモルファスシリコン膜およびアモルファス１８２をマスクとしてシリコン酸化膜１７０を加工し、図１０（ａ）に示すように、シリコン酸化膜１７２とする。

次に、ウェット（Ｗｅｔ）系のエッチング処理によって図１０（ｂ）に示すように、シリコン酸化膜１７２を細くした後、アモルファスシリコン膜１８２を除去する。これにより、図１０（ｃ）に示すように、光蝕刻法の解像限界未満の寸法を有する芯材パターン１７４が得られる。

次に、図１１（ａ）に示すように、ＬＰＣＶＤ法によりアモルファスシリコン膜２００を堆積し、ＲＩＥ法を用いたエッチバックにより、アモルファスシリコン膜２００を加工することにより、図１１（ｂ）に示すように、芯材パターン１７４の頂面とシリコン窒化膜１６０の表面の一部を露出させる。続いて、ウェット（Ｗｅｔ）系エッチング処理によって、シリコン酸化膜からなる芯材パターン１７４を除去すると、図１１（ｃ）に示すように、アモルファスシリコン膜により形成される側壁パターン２０２が得られる。

続いて、形成された側壁パターン２０２をマスクにシリコン窒化膜１６０をＲＩＥ処理により加工すれば、図１２（ａ）に示すように、ライン・アンド・スペースのパターンを形成できる。このときのＲＩＥ処理では側壁パターン２０２の膜厚が３０ｎｍ以下の場合、マスク曲がりを避けるため、第１の実施の形態で使用した、上述の低イオンエネルギー条件を用いる。

次いで、シリコン酸化膜１５０、シリコン窒化膜１４０、多結晶シリコン膜１３０、シリコン酸化膜１２０、およびシリコン基板Ｗを順次に加工し、図１２（ｂ）に示すように、それぞれシリコン酸化膜１５２、シリコン窒化膜１４２、多結晶シリコン膜１３２、シリコン酸化膜１２２とすれば、シリコン基板Ｗ中にＳＴＩ用の溝（トレンチ）を形成することができる。

以上、本発明の実施の形態について説明したが、本発明は上記形態に限定されるものでは決してなく、その技術的範囲内で種々変更して適用することが可能である。例えば、側壁パターンの直下の第１の絶縁膜および芯材となる第２の絶縁膜として、上述した第１の実施の形態ではシリコン酸化膜３０とシリコン窒化膜４０との組合せを用い、第２の実施の形態では、シリコン窒化膜１６０とシリコン酸化膜１７０との組合せを用いた。しかしながら、絶縁膜としてこれらの組合せに限るものでは決してなく、これら以外にも、例えばシリコン酸化膜と炭素を主成分とする膜との組合せやシリコン窒化膜と炭素を主成分とする膜との組合せを用いることもできる。

本発明に係る半導体装置の製造方法の第１の実施の形態を説明する略示断面図である。本発明に係る半導体装置の製造方法の第１の実施の形態を説明する略示断面図である。テーパ角の定義の説明図である。本発明に係る半導体装置の製造方法の第１の実施の形態に使用する半導体製造装置の一例を示すブロック図である。自己バイアス電圧に対する側壁パターンの角度の変化量を評価した結果の一例を示すグラフである。アモルファスシリコン膜の膜厚と自己バイアス電圧との関係を示すグラフである。図６に示す関係に従って形成されたトレンチ構造の一例を示す略示断面図である。従来の技術により形成されたトレンチ構造の一例を示す略示断面図である。本発明に係る半導体装置の製造方法の第２の実施の形態を説明する略示断面図である。本発明に係る半導体装置の製造方法の第２の実施の形態を説明する略示断面図である。本発明に係る半導体装置の製造方法の第２の実施の形態を説明する略示断面図である。本発明に係る半導体装置の製造方法の第２の実施の形態を説明する略示断面図である。

符号の説明

３０：シリコン酸化膜
４０：シリコン窒化膜
４２，１７４：芯材パターン
８０，２００：シリコン膜
８２，２０２：側壁パターン
１６０：シリコン窒化膜
１７０：シリコン酸化膜
３００：ドライエッチング装置
３１７，３３１：高周波電源
Ｗ：基板

Claims

基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記側壁をなすシリコン膜の膜厚をｘｎｍ（１９．５≦ｘ≦２２．１）とすると、前記第１の絶縁膜の加工は、
Ｖｄｃ＜４６ｘ−８９０
を満たす自己バイアス電圧Ｖｄｃを前記基板に印加することにより行う、
ことを特徴とする半導体装置の製造方法。
基板上に第１および第２の絶縁膜を順次に堆積し、前記第２の絶縁膜にパターンを形成する工程と、
前記パターン上にシリコン膜を形成する工程と、
エッチバックにより前記第２の絶縁膜の一部が露出するまで前記シリコン膜を加工することにより、シリコン膜の側壁を形成する工程と、
前記第２の絶縁膜を除去する工程と、
フルオロカーボン系のガスを用いたドライエッチングにより、前記側壁をマスクとして前記第１の絶縁膜を加工する工程と、
を備え、
前記第１の絶縁膜の加工は、複数の高周波電力を基板側電極に印加可能となるドライエッチング装置を用いて行われ、
前記複数の高周波電力のうち、周波数の低い側の電力は前記ドライエッチング時に０Ｗに設定される、
ことを特徴とする半導体装置の製造方法。
前記シリコン膜は非晶質であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記シリコン膜は６００℃以下の温度で形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
前記第１の絶縁膜と前記第２の絶縁膜との組合せは、シリコン酸化膜とシリコン窒化膜との組合せ、シリコン酸化膜と炭素を主成分とする膜との組合せ、シリコン窒化膜とシリコン酸化膜との組合せ、および、シリコン窒化膜と炭素を主成分とする膜との組合せのいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。