JP2010041463A - 積層型電子部品およびその製造方法 - Google Patents

Abstract

【課題】外部導体層の形状に起因した問題を生じさせないようにする。
【解決手段】電子部品１は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含み、複数の誘電体層の積層方向における両端に位置する上面２０Ａおよび下面２０Ｂと、４つの側面２０Ｃ〜２０Ｆとを有する本体２０を備えている。電子部品１は、更に、本体２０の上面２０Ａに配置された２つのインダクタ用導体層２１，２２を備えている。インダクタ用導体層２１，２２は、それぞれ、本体２０の３つの側面に対して段差なく連続する３つの外端面を有している。
【選択図】図１

Description

本発明は、積層された複数の誘電体層を含む本体と、この本体の端面に配置された外部導体層とを備えた積層型電子部品およびその製造方法に関する。

ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置、ワイマックス（ＷｉＭＡＸ（登録商標）；Worldwide Interoperability for Microwave Access）規格の通信装置、携帯電話機等の無線通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。この要求に応えることの可能な電子部品としては、低温同時焼成セラミック多層基板等の積層基板を用いた電子部品がある。

積層基板を用いた電子部品は、例えば、積層された複数の誘電体層を含む積層基板からなる本体と、この本体の外面に設けられた外部導体層とを有している。外部導体層は、例えば端子として用いられるものである。ここで、積層基板を用いた電子部品の製造方法の一例について説明する。この製造方法では、まず、必要に応じて導体層やスルーホールが形成された複数のセラミックグリーンシートを積層し、焼成することによって、本体を作製する。次に、本体に対して、外部導体層を形成する。この外部導体層は、例えば、導体ペーストを本体に塗布し、この導体ペーストを焼成することによって形成される。

特許文献１には、複合電子部品を複数個同時に製造する製造方法が記載されている。この製造方法では、まず、内部に電極が設けられた少なくとも２種類の性質のセラミックシートを用意し、同じ性質のセラミックシート同士を積層し焼成して複数の積層体を形成する。次に、この複数の積層体を、接着層を介して接合してブロック状積層体を形成する。次に、このブロック状積層体を複数の単位体に分割する。次に、この単位体の接着層を焼き付けて一体化した複合電子部品素子を形成する。次に、この複合電子部品素子の切断面に露出する電極端部に電気的に接続される外部電極を形成する。

特開平７−２３５４４８号公報

積層基板を用いた電子部品としては、インダクタとキャパシタとを有する共振器を備えたものがある。一般的に、共振器を備えた電子部品では、インダクタは、積層基板の内部の導体層を用いて構成される。しかし、この場合には、インダクタを構成する導体層の厚みを大きくすることが難しいことから、インダクタのＱおよび共振器のＱを大きくすることが難しい。そこで、積層基板からなる本体における積層方向の一方の端に位置する端面に、インダクタを構成する外部導体層を配置することが考えられる。

ところで、積層基板からなる本体における積層方向の一方の端に位置する端面に外部導体層を形成する場合、従来は、まず、導体ペーストによって、本体の端面に所定のパターンの焼成前の導体層を形成する。この焼成前の導体層は、一般的に、焼成前の導体層の外縁が本体の端面の外縁よりも内側に配置されるように形成される。次に、この焼成前の導体層を焼成することによって外部導体層を形成する。

ここで、図１７を参照して、上記の方法で形成される外部導体層の形状について説明する。図１７は、積層基板からなる本体２２０と、この本体２２０における積層方向の一方の端に位置する端面である上面に形成された外部導体層２２２とを示している。外部導体層２２２は、上記の方法で形成されている。図１７に示したように、上記の方法で形成された外部導体層２２２では、本体２２０の側面に近い外縁近傍の部分の形状は、外縁に近づくに従って厚みが小さくなり、外縁において上面と下面が鋭角の角度θをなして接する形状となる。この場合、以下のような問題が発生する。

まず、積層基板からなる本体における積層方向の一方の端に位置する端面に、インダクタを構成する外部導体層を配置する場合について説明する。この場合、外部導体層において、本体の側面に近い外縁近傍の部分の形状が、外縁に近づくに従って厚みが小さくなり、外縁において上面と下面が鋭角をなして接する形状であると、外部導体層の厚みが一定である場合に比べて、インダクタのＱおよび共振器のＱが小さくなるという問題が発生する。

次に、積層基板からなる本体における積層方向の一方の端に位置する端面に、実装基板上の導体層に電気的に接続される端子を構成する外部導体層を配置する場合について説明する。端子を構成する外部導体層と実装基板上の導体層との接続は、例えば半田を用いて行われる。この場合、外部導体層において、本体の側面に近い外縁近傍の部分の形状が、外縁に近づくに従って厚みが小さくなり、外縁において上面と下面が鋭角をなして接する形状であると、外部導体層の外縁近傍に半田フィレットを形成しにくく、端子を構成する外部導体層と実装基板上の導体層とを良好に接続することが難しくなるという問題が発生する。

本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の誘電体層を含む本体と、この本体における積層方向の一方の端に位置する端面に配置された外部導体層とを備えた積層型電子部品であって、外部導体層において、本体の側面に近い外縁近傍の部分の形状が、外縁において上面と下面が鋭角をなして接する形状であることに起因した問題を生じさせないようにした積層型電子部品およびその製造方法を提供することにある。

本発明の積層型電子部品は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含み、複数の誘電体層の積層方向における両端に位置する第１および第２の端面と、この第１および第２の端面を連結する４つの側面とを有する本体を備えている。本発明の積層型電子部品は、更に、本体の第１の端面に配置された外部導体層を備えている。外部導体層は、本体の１つの側面に対して段差なく連続する１つの外端面を有している。

本発明の積層型電子部品において、外部導体層の外端面が本体の１つの側面に対してなす角度は０°であってもよい。

また、本発明の積層型電子部品において、外部導体層は、インダクタを構成していてもよい。この場合、積層型電子部品は、外部導体層によって構成されたインダクタを有する共振器を備えていてもよい。また、本発明の積層型電子部品において、外部導体層は、端子を構成していてもよい。

本発明の第１の積層型電子部品の製造方法は、
後に本体となる本体予定部を含む焼成前積層体と、焼成前積層体と一体化され、後に外部導体層となる外部導体層予定部を含む焼成前導体層とを有する基礎構造物を作製する工程と、
一体化された本体予定部および外部導体層予定部が切り出され、本体予定部に、後に４つの側面となる４つの切断面が形成されると共に、外部導体層予定部に、後に外端面となる切断面が形成されるように、基礎構造物を切断する工程と、
切り出された本体予定部および外部導体層予定部を焼成して、一体化された本体および外部導体層を完成させる工程とを備えている。

本発明の第２の積層型電子部品の製造方法は、
複数の誘電体層の積層方向に直交する方向に配列され、後に複数の本体となる複数の本体予定部を含む焼成前積層体と、少なくとも２つの本体予定部にまたがるように焼成前積層体と一体化され、後に少なくとも２つの外部導体層となる少なくとも２つの外部導体層予定部を含む１つ以上の焼成前導体層とを有する基礎構造物を作製する工程と、
複数組の一体化された本体予定部および外部導体層予定部が切り出され、各本体予定部に、後に４つの側面となる４つの切断面が形成されると共に、各外部導体層予定部に、後に外端面となる切断面が形成されるように、基礎構造物を切断する工程と、
切り出された複数組の本体予定部および外部導体層予定部を焼成して、複数組の一体化された本体および外部導体層を完成させる工程とを備えている。

本発明の第３の積層型電子部品の製造方法は、
後に本体となる本体予定部を含む焼成前積層体と、焼成前積層体と一体化され、後に外部導体層となる外部導体層予定部を含む焼成前導体層とを有する基礎構造物を作製する工程と、
焼成前積層体が、本体となる部分を含む焼成後積層体となり、焼成前導体層が、外部導体層となる部分を含む焼成後導体層となるように、基礎構造物を焼成する工程と、
一体化された本体および外部導体層が切り出され、焼成後積層体が切断されることによって４つの側面が形成されると共に、焼成後導体層が切断されることによって外端面が形成されるように、焼成後積層体および焼成後導体層を切断して、一体化された本体および外部導体層を完成させる工程とを備えている。

本発明の第４の積層型電子部品の製造方法は、
複数の誘電体層の積層方向に直交する方向に配列され、後に複数の本体となる複数の本体予定部を含む焼成前積層体と、少なくとも２つの本体予定部にまたがるように焼成前積層体と一体化され、後に少なくとも２つの外部導体層となる少なくとも２つの外部導体層予定部を含む１つ以上の焼成前導体層とを有する基礎構造物を作製する工程と、
焼成前積層体が、複数の本体となる部分を含む焼成後積層体となり、１つ以上の焼成前導体層が、少なくとも２つの外部導体層となる部分を含む１つ以上の焼成後導体層となるように、基礎構造物を焼成する工程と、
複数組の一体化された本体および外部導体層が切り出され、焼成後積層体が切断されることによって各本体の４つの側面が形成されると共に、１つ以上の焼成後導体層が切断されることによって各外部導体層の外端面が形成されるように、焼成後積層体および１つ以上の焼成後導体層を切断して、複数組の一体化された本体および外部導体層を完成させる工程とを備えている。

本発明の積層型電子部品では、本体の第１の端面に配置された外部導体層は、本体の１つの側面に対して段差なく連続する１つの外端面を有している。これにより、本発明の積層型電子部品によれば、外部導体層において、本体の１つの側面に近い外縁近傍の部分の形状が、外縁において上面と下面が鋭角をなして接する形状であることに起因した問題を生じさせないという効果を奏する。

また、本発明の第１ないし第４の積層型電子部品の製造方法によれば、本体の第１の端面に配置された外部導体層であって、本体の１つの側面に対して段差なく連続する１つの外端面を有する外部導体層を形成することができる。これにより、本発明の第１ないし第４の積層型電子部品の製造方法によれば、外部導体層において、本体の１つの側面に近い外縁近傍の部分の形状が、外縁において上面と下面が鋭角をなして接する形状であることに起因した問題を生じさせないという効果を奏する。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図５を参照して、本発明の第１の実施の形態に係る積層型電子部品の回路構成について説明する。本実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１は、バンドパスフィルタの機能を有している。図５に示したように、電子部品１は、信号の入力のために用いられる入力端子２と、信号の出力のために用いられる出力端子３と、入力端子２に電気的に接続された第１の共振器４と、出力端子３に電気的に接続された第２の共振器５と、キャパシタ１５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。共振器４，５は互いに誘導性結合する。また、インダクタ１１，１２も互いに誘導性結合する。図５では、インダクタ１１，１２間の誘導性結合を、記号Ｍを付した曲線で表している。

インダクタ１１の一端とキャパシタ１３，１５の各一端は、入力端子２に電気的に接続されている。インダクタ１１の他端とキャパシタ１３の他端はグランドに電気的に接続されている。インダクタ１２の一端、キャパシタ１４の一端および出力端子３は、キャパシタ１５の他端に電気的に接続されている。インダクタ１２の他端とキャパシタ１４の他端はグランドに電気的に接続されている。

共振器４，５は、回路構成上、入力端子２と出力端子３との間に設けられ、バンドパスフィルタの機能を実現する。共振器４，５はいずれも、一端が開放され他端が短絡された１／４波長共振器である。

本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。

次に、図１ないし図４を参照して、電子部品１の構造の概略について説明する。図１は、電子部品１の外観を示す斜視図である。図２は、電子部品１の主要部分を示す斜視図である。図３は、図２におけるＡ方向から見た電子部品１の主要部分を示す説明図である。図４は、図２におけるＢ方向から見た電子部品１の主要部分を示す説明図である。

電子部品１は、電子部品１の構成要素を一体化するための本体２０を備えている。後で詳しく説明するが、本体２０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。

本体２０は、外面として、上面２０Ａと底面２０Ｂと４つの側面２０Ｃ〜２０Ｆとを有する直方体形状をなしている。４つの側面２０Ｃ〜２０Ｆは、上面２０Ａと底面２０Ｂを連結している。上面２０Ａと底面２０Ｂは互いに反対側を向き、側面２０Ｃ，２０Ｄも互いに反対側を向き、側面２０Ｅ，２０Ｆも互いに反対側を向いている。側面２０Ｃ〜２０Ｆは、上面２０Ａおよび底面２０Ｂに対して垂直になっている。本体２０において、上面２０Ａおよび底面２０Ｂに垂直な方向が、複数の誘電体層の積層方向である。図２では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。上面２０Ａと底面２０Ｂは、本体２０において、複数の誘電体層の積層方向における両端に位置する。上面２０Ａは本発明における第１の端面に対応し、底面２０Ｂは本発明における第２の端面に対応する。

電子部品１は、更に、本体２０の外面上に配置された第１のインダクタ用導体層２１、第２のインダクタ用導体層２２、入力用導体層２３、出力用導体層２４およびグランド用導体層２５，２６を備えている。第１および第２のインダクタ用導体層２１，２２は上面２０Ａ上に配置されている。導体層２３，２４は側面２０Ｃ上に配置されている。導体層２５，２６は側面２０Ｄ上に配置されている。導体層２１，２２，２３，２４，２５，２６の平面形状は、いずれも矩形である。第１および第２のインダクタ用導体層２１，２２は、本発明における外部導体層に対応する。

第１のインダクタ用導体層２１は、上面２０Ａと側面２０Ｅとの間の稜線の近傍に配置されている。第１のインダクタ用導体層２１の下面は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置された辺と、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置された辺と、上面２０Ａと側面２０Ｅとの間の稜線の位置に配置された辺と、残りの辺とを有している。また、第１のインダクタ用導体層２１は、側面２０Ｃに対して段差なく連続する外端面２１Ｃと、側面２０Ｄに対して段差なく連続する外端面２１Ｄと、側面２０Ｅに対して段差なく連続する外端面２１Ｅとを有している。外端面２１Ｃが側面２０Ｃに対してなす角度、外端面２１Ｄが側面２０Ｄに対してなす角度、外端面２１Ｅが側面２０Ｅに対してなす角度は、いずれも、０°または０°に近い角度、具体的には０°〜１０°の範囲内の角度である。

第２のインダクタ用導体層２２は、上面２０Ａと側面２０Ｆとの間の稜線の近傍に配置されている。第２のインダクタ用導体層２２の下面は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置された辺と、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置された辺と、上面２０Ａと側面２０Ｆとの間の稜線の位置に配置された辺と、残りの辺とを有している。また、第２のインダクタ用導体層２２は、側面２０Ｃに対して段差なく連続する外端面２２Ｃと、側面２０Ｄに対して段差なく連続する外端面２２Ｄと、側面２０Ｆに対して段差なく連続する外端面２２Ｆとを有している。外端面２２Ｃが側面２０Ｃに対してなす角度、外端面２２Ｄが側面２０Ｄに対してなす角度、外端面２２Ｆが側面２０Ｆに対してなす角度は、いずれも、０°または０°に近い角度、具体的には０°〜１０°の範囲内の角度である。

入力用導体層２３は、側面２０Ｃと側面２０Ｅとの間の稜線の近傍に配置されている。入力用導体層２３の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置され、第１のインダクタ用導体層２１の外端面２１Ｃに接続されている。入力用導体層２３の他端部は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置されている。入力用導体層２３は、入力端子２を構成している。

出力用導体層２４は、側面２０Ｃと側面２０Ｆとの間の稜線の近傍に配置されている。出力用導体層２４の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置され、第２のインダクタ用導体層２２の外端面２２Ｃに接続されている。出力用導体層２４の他端部は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置されている。出力用導体層２４は、出力端子３を構成している。

グランド用導体層２５は、側面２０Ｄと側面２０Ｅとの間の稜線の近傍に配置されている。グランド用導体層２５の一端部は、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置され、第１のインダクタ用導体層２１の外端面２１Ｄに接続されている。グランド用導体層２５の他端部は、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置されている。グランド用導体層２５は、グランドに電気的に接続されるグランド端子６を構成している。

グランド用導体層２６は、側面２０Ｄと側面２０Ｆとの間の稜線の近傍に配置されている。グランド用導体層２６の一端部は、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置され、第２のインダクタ用導体層２２の外端面２２Ｄに接続されている。グランド用導体層２６の他端部は、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置されている。グランド用導体層２６は、グランドに電気的に接続されるグランド端子７を構成している。

次に、図６および図７を参照して、本体２０およびインダクタ用導体層２１，２２について詳しく説明する。図６において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図７において（ａ）〜（ｄ）は、それぞれ、上から５層目ないし８層目の誘電体層の上面を示している。

図６（ａ）に示した１層目の誘電体層３１の上面には、インダクタ用導体層２１，２２が形成されている。図６（ｂ）に示した２層目の誘電体層３２の上面には、キャパシタ用導体層３２１が形成されている。図６（ｃ）に示した３層目の誘電体層３３の上面には、キャパシタ用導体層３３１，３３２が形成されている。導体層３３１は導体層２３に接続され、導体層３３２は導体層２４に接続される。図６（ｄ）に示した４層目の誘電体層３４の上面には、グランド用導体層３４１が形成されている。この導体層３４１はグランド用導体層２５，２６に接続される。

図７（ａ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１，３５２が形成されている。導体層３５１は導体層２３に接続され、導体層３５２は導体層２４に接続される。図７（ｂ）に示した６層目の誘電体層３６の上面には、グランド用導体層３６１が形成されている。この導体層３６１はグランド用導体層２５，２６に接続される。図７（ｃ）に示した７層目の誘電体層３７の上面には、キャパシタ用導体層３７１，３７２が形成されている。導体層３７１は導体層２３に接続され、導体層３７２は導体層２４に接続される。図７（ｄ）に示した８層目の誘電体層３８の上面には、グランド用導体層３８１が形成されている。この導体層３８１はグランド用導体層２５，２６に接続される。

第１のインダクタ用導体層２１は、入力端子２（入力用導体層２３）に電気的に接続されたインダクタ１１として機能する。また、第１のインダクタ用導体層２１は、入力端子２（入力用導体層２３）とグランド端子６（グランド用導体層２５）とを電気的に接続する。第２のインダクタ用導体層２２は、出力端子３（出力用導体層２４）に電気的に接続されたインダクタ１２として機能する。また、第２のインダクタ用導体層２２は、出力端子３（出力用導体層２４）とグランド端子７（グランド用導体層２６）とを電気的に接続する。

キャパシタ用導体層３２１は、誘電体層３２を介してキャパシタ用導体層３３１，３３２に対向している。導体層３２１，３３１，３３２および誘電体層３２は、図５におけるキャパシタ１５を構成する。

導体層３４１は、誘電体層３３を介してキャパシタ用導体層３３１，３３２に対向していると共に、誘電体層３４を介してキャパシタ用導体層３５１，３５２に対向している。導体層３６１は、誘電体層３５を介してキャパシタ用導体層３５１，３５２に対向していると共に、誘電体層３６を介してキャパシタ用導体層３７１，３７２に対向している。導体層３８１は、誘電体層３７を介してキャパシタ用導体層３７１，３７２に対向している。

導体層３３１，３４１，３５１，３６１，３７１，３８１および誘電体層３３，３４，３５，３６，３７は、図５におけるキャパシタ１３を構成する。導体層３３２，３４１，３５２，３６１，３７２，３８１および誘電体層３３，３４，３５，３６，３７は、図５におけるキャパシタ１４を構成する。

図６および図７に示した誘電体層３１〜３８および複数の導体層が積層されて、図１および図２に示した本体２０およびインダクタ用導体層２１，２２が構成されている。図１および図２に示した導体層２３，２４は本体２０の側面２０Ｃ上に形成され、図１および図２に示した導体層２５，２６は本体２０の側面２０Ｄ上に形成される。

誘電体層３１〜３８の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。本体２０としては、特に、誘電体層３１〜３８の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。

次に、図８ないし図１３を参照して、本実施の形態に係る電子部品１の製造方法について説明する。この製造方法では、誘電体層３１〜３８の材料をセラミックとして、本体２０およびインダクタ用導体層２１，２２を低温同時焼成法によって作製する。また、この製造方法では、複数組の一体化された本体２０およびインダクタ用導体層２１，２２を同時に作製する。

図８は、本実施の形態に係る電子部品１の製造方法を示す流れ図である。本実施の形態に係る電子部品１の製造方法では、まず、それぞれ誘電体層３１〜３８に対応する８枚のセラミックグリーンシートを作製する（ステップＳ１０１）。図９は、１枚のセラミックグリーンシート１１１を示している。１枚のセラミックグリーンシート１１１は、同種の複数の誘電体層となる部分を含んでいる。図９において、点線は、後にセラミックグリーンシート１１１が切断される位置を表している。図９において、点線で囲まれた複数の部分の各々が、後に１つの誘電体層となる誘電体層予定部である。

次に、各セラミックグリーンシート１１１上に、導体ペーストを印刷することによって、複数の焼成前導体層を形成する（ステップＳ１０２）。複数の誘電体層３１を作製するためのセラミックグリーンシート１１１上には、複数組のインダクタ用導体層２１，２２を形成するための複数の焼成前導体層が形成される。同様に、誘電体層３１以外の複数の誘電体層を作製するためのセラミックグリーンシート１１１上にも、それぞれ、対応する複数の誘電体層上に配置される複数の導体層を形成するための複数の焼成前導体層が形成される。

図１０は、複数の誘電体層３１を作製するためのセラミックグリーンシート１１１上に、複数組のインダクタ用導体層２１，２２を形成するための複数の焼成前導体層１２１を形成した様子を示している。１つの焼成前導体層１２１は、少なくとも２つの誘電体層予定部にまたがるように配置され、その少なくとも２つの誘電体層予定部に対応する少なくとも２つのインダクタ用導体層となる部分を含んでいる。

次に、それぞれ複数の導体層が形成された後の８枚のセラミックグリーンシートを、誘電体層３１〜３８の積層の順序に対応させて積層し、プレスして一体化して、図１１に示した基礎構造物１３０を作製する（ステップＳ１０３）。基礎構造物１３０は、焼成前積層体１２０と、この焼成前積層体１２０と一体化された複数の焼成前導体層１２１とを有している。焼成前積層体１２０は、それぞれ複数の導体層が形成された後の８枚のセラミックグリーンシートの積層体のうち、複数の焼成前導体層１２１を除いた部分を指す。焼成前積層体１２０は、本体２０における複数の誘電体層の積層方向に直交する方向に配列され、後に複数の本体２０となる複数の本体予定部２０Ｐを含んでいる。図１１に示した焼成前積層体１２０において、点線で囲まれた複数の部分の各々が本体予定部２０Ｐである。各焼成前導体層１２１は、少なくとも２つの本体予定部２０Ｐにまたがるように焼成前積層体１２０と一体化され、後に少なくとも２つのインダクタ用導体層となる少なくとも２つのインダクタ用導体層予定部１２１ａを含んでいる。１つのインダクタ用導体層予定部１２１ａは、１つの焼成前導体層１２１のうち、１つの本体予定部２０Ｐに対応する部分である。図１１では、理解を容易にするために、１つのインダクタ用導体層予定部１２１ａを、焼成前導体層１２１とは異なるハッチングを付して示している。インダクタ用導体層予定部１２１ａは、本発明における外部導体層予定部に対応する。基礎構造物１３０は、後に複数の本体予定部２０Ｐが互いに分離されるように、点線の位置で切断される。

次に、複数組の一体化された本体予定部２０Ｐおよび２つのインダクタ用導体層予定部１２１ａが切り出され、各本体予定部２０Ｐに、後に４つの側面２０Ｃ〜２０Ｆとなる４つの切断面が形成されると共に、各インダクタ用導体層予定部１２１ａに、後に３つの外端面となる３つの切断面が形成されるように、基礎構造物１３０を切断する（ステップＳ１０４）。

図１２は、理解を容易にするために、基礎構造物１３０のうち、２つの本体予定部２０Ｐと、それらに対応する３つの焼成前導体層１２１のみを示している。図１２に示した２つの本体予定部２０Ｐの上には、これらにまたがるように１つの焼成前導体層１２１が配置されている。基礎構造物１３０は、図１２において一点鎖線で示した位置で切断される。これにより、図１２に示した２つの本体予定部２０Ｐが分離されると共に、２つの本体予定部２０Ｐにまたがるように配置されていた焼成前導体層１２１が切断されて、２つのインダクタ用導体層予定部１２１ａが分離される。

図１３は、基礎構造物１３０より切り出された１つの本体予定部２０Ｐおよび２つのインダクタ用導体層予定部１２１ａを示している。２つのインダクタ用導体層予定部１２１ａは、後に２つのインダクタ用導体層２１，２２となるものである。本体予定部２０Ｐには、後に４つの側面２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆとなる４つの切断面２０ＣＰ，２０ＤＰ，２０ＥＰ，２０ＦＰが形成されている。後にインダクタ用導体層２１となるインダクタ用導体層予定部１２１ａには、後に外端面２１Ｃ，２１Ｄ，２１Ｅとなる切断面２１ＣＰ，２１ＤＰ，２１ＥＰが形成されている。後にインダクタ用導体層２２となるインダクタ用導体層予定部１２１ａには、後に外端面２２Ｃ，２２Ｄ，２２Ｆとなる切断面２２ＣＰ，２２ＤＰ，２２ＦＰが形成されている。

次に、切り出された複数組の本体予定部２０Ｐおよび２つのインダクタ用導体層予定部１２１ａを低温同時焼成工程によって焼成して、複数組の一体化された本体２０およびインダクタ用導体層２１，２２を完成させる（ステップＳ１０５）。この工程により、切断面２０ＣＰ，２０ＤＰ，２０ＥＰ，２０ＦＰは、それぞれ側面２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆとなり、切断面２１ＣＰ，２１ＤＰ，２１ＥＰ，２２ＣＰ，２２ＤＰ，２２ＦＰは、それぞれ外端面２１Ｃ，２１Ｄ，２１Ｅ，２２Ｃ，２２Ｄ，２２Ｆとなる。

次に、図１に示したように、各本体２０において、側面２０Ｃに導体層２３，２４を形成すると共に側面２０Ｄに導体層２５，２６を形成して（ステップＳ１０６）、複数の電子部品１を完成させる。導体層２３〜２６を形成する方法としては、本体２０の側面２０Ｃ，２０Ｄ上に導体ペーストを印刷することによって、後に導体層２３〜２６となる焼成前の導体層を形成した後、この焼成前の導体層を焼成する方法がある。導体層２３〜２６を形成する他の方法としては、例えば、スパッタ法等を用いて本体２０の側面２０Ｃ，２０Ｄ上に金属の薄膜を形成する方法や、金属の薄膜を導電接着剤によって本体２０の側面２０Ｃ，２０Ｄ上に接着する方法がある。

なお、本実施の形態に係る電子部品１の製造方法において、基礎構造物１３０は、１つの本体予定部２０Ｐを含む焼成前積層体１２０と、インダクタ用導体層２１，２２に対応する２つの焼成前導体層１２１とを有し、後に切断されるものであってもよい。この場合には、一体化された本体予定部２０Ｐおよび２つのインダクタ用導体層予定部１２１ａが切り出され、本体予定部２０Ｐに、後に４つの側面となる４つの切断面が形成されると共に、各インダクタ用導体層予定部１２１ａに、後に３つの外端面となる３つの切断面が形成されるように、基礎構造物１３０を切断する。そして、この切り出された本体予定部２０Ｐおよび２つのインダクタ用導体層予定部１２１ａを焼成して、一体化された本体２０およびインダクタ用導体層２１，２２を完成させる。

以上説明したように、本実施の形態に係る電子部品１では、本体２０の上面２０Ａに配置されたインダクタ用導体層２１は、それぞれ本体２０の側面２０Ｃ，２０Ｄ，２０Ｅに対して段差なく連続する外端面２１Ｃ，２１Ｄ，２１Ｅを有している。また、本体２０の上面２０Ａに配置されたインダクタ用導体層２２は、それぞれ本体２０の側面２０Ｃ，２０Ｄ，２０Ｆに対して段差なく連続する外端面２２Ｃ，２２Ｄ，２２Ｆを有している。

図１４は、インダクタ用導体層２２の外端面２２Ｆと本体２０の側面２０Ｆとの位置関係を示している。他の外端面と本体２０の側面との位置関係も、図１４と同様である。インダクタ用導体層の外端面が、対応する本体２０の側面に対してなす角度は、０°または０°に近い角度、具体的には０°〜１０°の範囲内の角度である。

本実施の形態に係る電子部品１の製造方法によれば、上記の外端面２１Ｃ，２１Ｄ，２１Ｅを有するインダクタ用導体層２１と、上記の外端面２２Ｃ，２２Ｄ，２２Ｆを有するインダクタ用導体層２２とを形成することができる。本実施の形態に係る電子部品１の製造方法によれば、インダクタ用導体層の外端面が、対応する本体２０の側面に対してなす角度は、０°または０°に近い角度になる。

ここで、本実施の形態に係る電子部品１の製造方法によらずに、本体２０の完成後に、導体ペーストによって、本体２０の上面２０Ａに所定のパターンの焼成前の導体層を形成し、この焼成前の導体層を焼成することによってインダクタ用導体層を形成する場合について考察する。この場合には、図１７に示した外部導体層２２２のように、インダクタ用導体層において、本体２０の側面に近い外縁近傍の部分の形状は、外縁に近づくに従って厚みが小さくなり、外縁において上面と下面が鋭角をなして接する形状となる。この場合には、インダクタ用導体層によって構成されるインダクタのＱ、およびこのインダクタを有する共振器のＱが小さくなるという問題が発生する。

これに対し、本実施の形態によれば、インダクタ用導体層において、本体２０の１つの側面に近い外縁近傍の部分の形状は、外縁において上面と下面が鋭角をなして接する形状にはならない。そのため、本実施の形態によれば、インダクタ用導体層において、本体２０の１つの側面に近い外縁近傍の部分の形状が、外縁において上面と下面が鋭角をなして接する形状であることに起因した問題、すなわち、インダクタ用導体層によって構成されるインダクタのＱ、およびこのインダクタを有する共振器のＱが小さくなるという問題を生じさせることがない。従って、本実施の形態によれば、各インダクタ用導体層によって構成されるインダクタのＱ、およびこのインダクタを有する共振器のＱを大きくすることができる。

また、本実施の形態に係る電子部品１は、積層された複数の誘電体層３１〜３８と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含む本体２０と、本体２０の外面上に配置された入力端子２、出力端子３およびグランド端子６，７と、本体２０と一体化され、入力端子２に電気的に接続された第１の共振器４と、本体２０と一体化され、出力端子３に電気的に接続された第２の共振器５とを備えている。

第１の共振器４は、互いに電気的に接続された第１のインダクタ１１と第１のキャパシタ１３とを有している。インダクタ１１は、本体２０の外面上に配置され、インダクタ１１として機能する第１のインダクタ用導体層２１を含んでいる。第１のインダクタ用導体層２１は、入力端子２（入力用導体層２３）とグランド端子６（グランド用導体層２５）とを電気的に接続する。第１のキャパシタ１３は、本体２０の内部に配置され、グランドに電気的に接続される。キャパシタ１３は、入力端子２に電気的に接続された内部導体層である導体層３３１，３５１，３７１と、グランド端子６，７に電気的に接続された内部導体層である導体層３４１，３６１，３８１とを用いて構成されている。

第２の共振器５は、互いに電気的に接続された第２のインダクタ１２と第２のキャパシタ１４とを有している。インダクタ１２は、本体２０の外面上に配置され、インダクタ１２として機能する第２のインダクタ用導体層２２を含んでいる。第２のインダクタ用導体層２２は、出力端子３（出力用導体層２４）とグランド端子７（グランド用導体層２６）とを電気的に接続する。第２のキャパシタ１４は、本体２０の内部に配置され、グランドに電気的に接続される。キャパシタ１４は、出力端子３に電気的に接続された内部導体層である導体層３３２，３５２，３７２と、グランド端子６，７に電気的に接続された内部導体層である導体層３４１，３６１，３８１とを用いて構成されている。

ここで、図２に示したように、本体２０の上面２０Ａの縦、横の長さをそれぞれ記号Ｄ１，Ｗ１で表し、本体２０の厚みを記号Ｈ１で表す。Ｄ１，Ｗ１，Ｈ１は、それぞれ、例えば０．３ｍｍ、０．６ｍｍ、０．３ｍｍである。

本実施の形態では、特に、誘導性結合する２つのインダクタ用導体層２１，２２が本体２０における１つの端面である上面２０Ａに配置されている。そのため、本実施の形態によれば、電子部品１を小型化しながら、インダクタ用導体層２１，２２が本体２０の内部に配置されている場合に比べて、インダクタ用導体層２１，２２を大きくすることが可能であると共に、インダクタ用導体層２１，２２とグランド（グランド用導体層３４１，３６１，３８１）との間の距離を大きくすることが可能である。これにより、本実施の形態によれば、共振器４，５のＱを大きくすることが可能になる。

本実施の形態に係る電子部品１は、例えば、ブルートゥース（登録商標）規格の通信装置、無線ＬＡＮ用の通信装置、ワイマックス（登録商標）規格の通信装置または携帯電話機におけるバンドパスフィルタとして用いられる。バンドパスフィルタの通過周波数帯域が高いほど、インダクタ用導体層２１，２２を小さくすることができる。そのため、本実施の形態に係る電子部品１を、２．５ＧＨｚ帯、３．５ＧＨｚ帯、５．８ＧＨｚ帯等の高い通過周波数帯域を有するバンドパスフィルタとして用いる場合には、インダクタ用導体層２１，２２を小さくすることができ、その結果、電子部品１をより小型化できる。本実施の形態に係る電子部品１を、比較的低い通過周波数帯域を有するバンドパスフィルタとして用いる場合には、インダクタ用導体層２１，２２の平面形状を、例えばコイル形状としてもよい。これにより、電子部品１を小型化することが可能になる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る電子部品１の製造方法について説明する。本実施の形態における電子部品１の構成は、第１の実施の形態と同じである。

図１５は、本実施の形態に係る電子部品１の製造方法を示す流れ図である。本実施の形態に係る電子部品１の製造方法では、まず、それぞれ誘電体層３１〜３８に対応する８枚のセラミックグリーンシート１１１を作製する（ステップＳ２０１）。次に、各セラミックグリーンシート１１１上に、導体ペーストを印刷することによって、複数の焼成前導体層を形成する（ステップＳ２０２）。次に、それぞれ複数の焼成前導体層が形成された後の８枚のセラミックグリーンシートを、誘電体層３１〜３８の積層の順序に対応させて積層し、プレスして一体化して、図１１に示した基礎構造物１３０を作製する（ステップＳ２０３）。基礎構造物１３０は、焼成前積層体１２０と、この焼成前積層体１２０と一体化された複数の焼成前導体層１２１とを有している。ここまでの工程は、第１の実施の形態におけるステップＳ１０１〜Ｓ１０３と同様である。

本実施の形態では、次に、焼成前積層体１２０が、複数の本体２０となる部分を含む焼成後積層体となり、複数の焼成前導体層１２１が、それぞれ複数のインダクタ用導体層となる部分を含む複数の焼成後導体層となるように、基礎構造物１３０を焼成する（ステップＳ２０４）。なお、焼成後積層体および複数の焼成後導体層の外観は、図１１に示した焼成前積層体１２０および複数の焼成前導体層１２１と同様である。

次に、複数組の一体化された本体２０および２つのインダクタ用導体層２１，２２が切り出され、焼成後積層体が切断されることによって各本体２０の４つの側面が形成されると共に、複数の焼成後導体層が切断されることによって各インダクタ用導体層２１，２２の３つの外端面が形成されるように、焼成後積層体および複数の焼成後導体層を切断して、複数組の一体化された本体２０およびインダクタ用導体層２１，２２を完成させる（ステップＳ２０５）。

次に、図１に示したように、各本体２０において、側面２０Ｃに導体層２３，２４を形成すると共に側面２０Ｄに導体層２５，２６を形成して（ステップＳ２０６）、複数の電子部品１を完成させる。

このように、本実施の形態に係る電子部品１の製造方法では、第１の実施の形態に係る電子部品１の製造方法とは、切断と焼成の順序が逆になっている。

なお、本実施の形態に係る電子部品１の製造方法において、基礎構造物１３０は、１つの本体予定部２０Ｐを含む焼成前積層体１２０と、インダクタ用導体層２１，２２に対応する２つの焼成前導体層１２１とを有し、後に切断されるものであってもよい。この場合には、焼成前積層体１２０が、１つの本体２０となる部分を含む焼成後積層体となり、２つの焼成前導体層が、それぞれインダクタ用導体層となる部分を含む２つの焼成後導体層となるように、基礎構造物１３０を焼成する。そして、一体化された本体２０および２つのインダクタ用導体層２１，２２が切り出され、焼成後積層体が切断されることによって本体２０の４つの側面が形成されると共に、２つの焼成後導体層が切断されることによって各インダクタ用導体層２１，２２の３つの外端面が形成されるように、焼成後積層体および複数の焼成後導体層を切断して、一体化された本体２０およびインダクタ用導体層２１，２２を完成させる。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３実施の形態］
次に、本発明の第３の実施の形態について説明する。図１６は、本実施の形態に係る電子部品５１および実装基板８０の上面を示す斜視図である。本実施の形態に係る電子部品５１は、電子部品５１の構成要素を一体化するための本体７０を備えている。本体７０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。本体７０は、外面として、上面７０Ａと底面７０Ｂと４つの側面７０Ｃ〜７０Ｆとを有する直方体形状をなしている。４つの側面７０Ｃ〜７０Ｆは、上面７０Ａと底面７０Ｂを連結している。上面７０Ａと底面７０Ｂは互いに反対側を向き、側面７０Ｃ，７０Ｄも互いに反対側を向き、側面７０Ｅ，７０Ｆも互いに反対側を向いている。側面７０Ｃ〜７０Ｆは、上面７０Ａおよび底面７０Ｂに対して垂直になっている。本体７０において、上面７０Ａおよび底面７０Ｂに垂直な方向が、複数の誘電体層の積層方向である。上面７０Ａと底面７０Ｂは、本体７０において、複数の誘電体層の積層方向における両端に位置する。底面７０Ｂは本発明における第１の端面に対応し、上面７０Ａは本発明における第２の端面に対応する。

電子部品５１は、更に、本体７０の底面７０Ｂに配置された２つの外部導体層７１，７２を備えている。外部導体層７１，７２は、それぞれ端子を構成している。外部導体層７１，７２の形状は、第１の実施の形態における導体層２１，２２と同様である。すなわち、外部導体層７１は、側面７０Ｃに対して段差なく連続する外端面７１Ｃと、側面７０Ｄに対して段差なく連続する外端面（図示せず）と、側面７０Ｅに対して段差なく連続する外端面（図示せず）とを有している。外部導体層７２は、側面７０Ｃに対して段差なく連続する外端面７２Ｃと、側面７０Ｄに対して段差なく連続する外端面（図示せず）と、側面７０Ｆに対して段差なく連続する外端面７２Ｆとを有している。

電子部品５１の回路構成は、いかなるものでもよく、例えば第１の実施の形態と同様に図５に示した回路構成であってもよい。電子部品５１の回路構成が図５に示した回路構成である場合には、外部導体層７１，７２は、それぞれ入力端子２、出力端子３を構成するものであってもよい。この場合には、本体７０の外面に少なくとも１つのグランド用導体層を設ける必要がある。

本実施の形態に係る電子部品５１の製造方法は、第１の実施の形態に係る電子部品１の製造方法からステップＳ１０６を除いたもの、または第２の実施の形態に係る電子部品１の製造方法からステップＳ２０６を除いたものと同様である。なお、本実施の形態に係る電子部品５１は、側面７０Ｃ〜７０Ｆの少なくとも１つに配置された少なくとも１つの導体層を備えていてもよい。この場合には、本実施の形態に係る電子部品５１の製造方法は、ステップＳ１０６，Ｓ２０６を含めて、第１または第２の実施の形態に係る電子部品１の製造方法と同様になる。

電子部品５１が実装される実装基板８０の上面には、２つの導体層８１，８２が形成されている。電子部品５１は、外部導体層７１が導体層８１に接続され、外部導体層７２が導体層８２に接続されるように、実装基板８０に実装される。外部導体層７１と導体層８１との接続および外部導体層７２と導体層８２との接続は、例えば半田を用いて行われる。この場合、本実施の形態では、図１６に示したように、外部導体層７１において側面７０Ｅに対して段差なく連続する外端面（図示せず）と導体層８１とによって形成される隅部に半田フィレット９１が形成され、外部導体層７２において側面７０Ｆに対して段差なく連続する外端面７２Ｆと導体層８２とによって形成される隅部に半田フィレット９２が形成される。

ここで、図１７に示した外部導体層２２２のように、外部導体層７１，７２において、本体７０の側面に近い外縁近傍の部分の形状が、外縁に近づくに従って厚みが小さくなり、外縁において上面と下面が鋭角をなして接する形状であると、図１６に示したような半田フィレット９１，９２は形成しにくいという問題が発生する。これに対し、本実施の形態によれば、外部導体層７１，７２において、本体７０の側面に近い外縁近傍の部分の形状は、外縁において上面と下面が鋭角をなして接する形状にはならない。そのため、本実施の形態によれば、上記の問題を生じさせることがない。従って、本実施の形態によれば、図１６に示したような半田フィレット９１，９２を容易に形成することが可能になり、端子を構成する外部導体層７１，７２と実装基板８０上の導体層８１，８２とを良好に接続することが可能になる。

本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明は、共振器を備えたものに限らず、積層された複数の誘電体層を含む本体と、この本体の端面に配置された外部導体層とを備えた積層型電子部品の全般に適用することができる。

本発明の第１の実施の形態に係る電子部品の外観を示す斜視図である。 本発明の第１の実施の形態に係る電子部品の主要部分を示す斜視図である。 図２におけるＡ方向から見た電子部品の主要部分を示す説明図である。 図２におけるＢ方向から見た電子部品の主要部分を示す説明図である。 本発明の第１の実施の形態に係る電子部品の回路構成を示す回路図である。 本発明の第１の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。 本発明の第１の実施の形態における積層体の５層目ないし８層目の誘電体層の上面を示す説明図である。 本発明の第１の実施の形態に係る電子部品の製造方法を示す流れ図である。 本発明の第１の実施の形態に係る電子部品の製造方法で用いられるセラミックグリーンシートを示す斜視図である。 複数の焼成前導体層が形成されたセラミックグリーンシートを示す斜視図である。 本発明の第１の実施の形態に係る電子部品の製造方法で用いられる基礎構造物を示す斜視図である。 図１１に示した基礎構造物の一部を示す斜視図である。 基礎構造物より切り出された１つの本体予定部および２つのインダクタ用導体層予定部を示す斜視図である。 本発明の第１の実施の形態におけるインダクタ用導体層の外端面と本体の側面との位置関係を示す説明図である。 本発明の第２の実施の形態に係る電子部品の製造方法を示す流れ図である。 本発明の第３の実施の形態に係る電子部品および実装基板の上面を示す斜視図である。 外部導体層の形状に起因した問題について説明するための説明図である。

符号の説明

１…電子部品、２…入力端子、３…出力端子、４，５…共振器、１１，１２…インダクタ、１３〜１５…キャパシタ、２０…本体、２１…第１のインダクタ用導体層、２２…第２のインダクタ用導体層。

Claims (9)

1. 積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含み、前記複数の誘電体層の積層方向における両端に位置する第１および第２の端面と、この第１および第２の端面を連結する４つの側面とを有する本体と、
   前記本体の前記第１の端面に配置された外部導体層とを備えた積層型電子部品であって、
   前記外部導体層は、前記本体の１つの側面に対して段差なく連続する１つの外端面を有することを特徴とする積層型電子部品。
2. 前記外部導体層の前記外端面が前記本体の前記１つの側面に対してなす角度は０°であることを特徴とする請求項１記載の積層型電子部品。
3. 前記外部導体層は、インダクタを構成していることを特徴とする請求項１または２記載の積層型電子部品。
4. 積層型電子部品は、前記外部導体層によって構成されたインダクタを有する共振器を備えていることを特徴とする請求項３記載の積層型電子部品。
5. 前記外部導体層は、端子を構成していることを特徴とする請求項１または２記載の積層型電子部品。
6. 積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含み、前記複数の誘電体層の積層方向における両端に位置する第１および第２の端面と、この第１および第２の端面を連結する４つの側面とを有する本体と、
   前記本体の前記第１の端面に配置された外部導体層とを備え、
   前記外部導体層は、前記本体の１つの側面に対して段差なく連続する１つの外端面を有する積層型電子部品を製造する方法であって、
   後に前記本体となる本体予定部を含む焼成前積層体と、前記焼成前積層体と一体化され、後に前記外部導体層となる外部導体層予定部を含む焼成前導体層とを有する基礎構造物を作製する工程と、
   一体化された前記本体予定部および外部導体層予定部が切り出され、前記本体予定部に、後に前記４つの側面となる４つの切断面が形成されると共に、前記外部導体層予定部に、後に前記外端面となる切断面が形成されるように、前記基礎構造物を切断する工程と、
   切り出された前記本体予定部および外部導体層予定部を焼成して、一体化された前記本体および外部導体層を完成させる工程とを備えたことを特徴とする積層型電子部品の製造方法。
7. 積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含み、前記複数の誘電体層の積層方向における両端に位置する第１および第２の端面と、この第１および第２の端面を連結する４つの側面とを有する本体と、
   前記本体の前記第１の端面に配置された外部導体層とを備え、
   前記外部導体層は、前記本体の１つの側面に対して段差なく連続する１つの外端面を有する積層型電子部品を製造する方法であって、
   前記複数の誘電体層の積層方向に直交する方向に配列され、後に複数の本体となる複数の本体予定部を含む焼成前積層体と、少なくとも２つの本体予定部にまたがるように前記焼成前積層体と一体化され、後に少なくとも２つの外部導体層となる少なくとも２つの外部導体層予定部を含む１つ以上の焼成前導体層とを有する基礎構造物を作製する工程と、
   複数組の一体化された本体予定部および外部導体層予定部が切り出され、各本体予定部に、後に前記４つの側面となる４つの切断面が形成されると共に、各外部導体層予定部に、後に前記外端面となる切断面が形成されるように、前記基礎構造物を切断する工程と、
   切り出された複数組の本体予定部および外部導体層予定部を焼成して、複数組の一体化された前記本体および外部導体層を完成させる工程とを備えたことを特徴とする積層型電子部品の製造方法。
8. 積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含み、前記複数の誘電体層の積層方向における両端に位置する第１および第２の端面と、この第１および第２の端面を連結する４つの側面とを有する本体と、
   前記本体の前記第１の端面に配置された外部導体層とを備え、
   前記外部導体層は、前記本体の１つの側面に対して段差なく連続する１つの外端面を有する積層型電子部品を製造する方法であって、
   後に前記本体となる本体予定部を含む焼成前積層体と、前記焼成前積層体と一体化され、後に前記外部導体層となる外部導体層予定部を含む焼成前導体層とを有する基礎構造物を作製する工程と、
   前記焼成前積層体が、前記本体となる部分を含む焼成後積層体となり、前記焼成前導体層が、前記外部導体層となる部分を含む焼成後導体層となるように、前記基礎構造物を焼成する工程と、
   一体化された前記本体および外部導体層が切り出され、前記焼成後積層体が切断されることによって前記４つの側面が形成されると共に、前記焼成後導体層が切断されることによって前記外端面が形成されるように、前記焼成後積層体および焼成後導体層を切断して、一体化された前記本体および外部導体層を完成させる工程とを備えたことを特徴とする積層型電子部品の製造方法。
9. 積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含み、前記複数の誘電体層の積層方向における両端に位置する第１および第２の端面と、この第１および第２の端面を連結する４つの側面とを有する本体と、
   前記本体の前記第１の端面に配置された外部導体層とを備え、
   前記外部導体層は、前記本体の１つの側面に対して段差なく連続する１つの外端面を有する積層型電子部品を製造する方法であって、
   前記複数の誘電体層の積層方向に直交する方向に配列され、後に複数の本体となる複数の本体予定部を含む焼成前積層体と、少なくとも２つの本体予定部にまたがるように前記焼成前積層体と一体化され、後に少なくとも２つの外部導体層となる少なくとも２つの外部導体層予定部を含む１つ以上の焼成前導体層とを有する基礎構造物を作製する工程と、
   前記焼成前積層体が、複数の本体となる部分を含む焼成後積層体となり、前記１つ以上の焼成前導体層が、少なくとも２つの外部導体層となる部分を含む１つ以上の焼成後導体層となるように、前記基礎構造物を焼成する工程と、
   複数組の一体化された本体および外部導体層が切り出され、前記焼成後積層体が切断されることによって各本体の前記４つの側面が形成されると共に、前記１つ以上の焼成後導体層が切断されることによって各外部導体層の前記外端面が形成されるように、前記焼成後積層体および１つ以上の焼成後導体層を切断して、複数組の一体化された前記本体および外部導体層を完成させる工程とを備えたことを特徴とする積層型電子部品の製造方法。

Images