JP2010021697A - 撮像素子、カメラ、撮像素子の制御方法、並びにプログラム - Google Patents

Abstract

【課題】一画面中に極端な明暗が生じた場合であっても、ダイナミックレンジを拡大し、最適な撮像画像を取得することができる撮像素子、カメラ、撮像素子の制御方法、並びにプログラムを提供する。
【解決手段】入射光を光電変換によって電荷に変換する複数の画素回路１１がマトリクス状に配列され形成された画素領域が複数のブロックに分割され、各々のブロックが有する所定数の画素回路１１を一の単位とする複数の画素ブロックＢＬＫと、所望する画素ブロックＢＬＫを選択し、選択した画素ブロックＢＬＫ内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する選択制御部とを有する。選択制御部は、選択した画素ブロック毎にリセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる。
【選択図】図１

Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子、カメラ、撮像素子の制御方法、並びにプログラムに関するものである。

従来のＣＭＯＳイメージセンサ等を搭載したデジタルカメラ（単にカメラという）は、露出制御の際に次のような処理を行う。はじめに、カメラは、撮像すべき被写体の画面の照度（明るさ）を求める。この照度を求める方法には、画素回路の出力信号に含まれる輝度レベルを画素領域全体に亘って積分する方法が広く用いられている。

その後、カメラが、この計測した照度に応じてゲイン、絞り、および電子シャッタ（画素回路のリセットともいう）のタイミングを調整することによって、露出制御が行われる。

このとき、非常に暗い場所では絞りを全開にし、画素回路の電荷蓄積時間が最大となるように電子シャッタを実行してゲインを掛ける調整が行われる。照度が明るくなるに従って、ゲインを０にまで下げ、電子シャッタのタイミングを調整して電荷蓄積時間を短くしていく調整が行われる。非常に明るい場所では、電子シャッタを固定して絞りを閉じる調整が行われる。

特開２００５−５１３５２号公報 特開２００６−１３５７０８号公報

上述したように、照度に応じた露出制御が行われる。特に近年のカメラの多くは、ユーザーフレンドリの見地から各種撮影モードに応じた露出制御を自動的に行う。このようなカメラでは、一画面中に非常に明るい領域と非常に暗い領域が混在している場合に、適切な露光制御が行われず、最適な撮像画像を得ることができないという問題が発生する。

この問題を解決すべく、カメラが露出量を大きく設定すれば、明るい領域の画素回路が蓄積している電荷が蓄積可能な電荷量を超えるため、白飛び等の現象が発生する。逆に、カメラが露出量を小さく設定すれば、暗い領域がノイズに隠れて判別が困難となる。

それは、全画素領域において各画素回路の電荷蓄積時間が同一であり、露出制御の際に、カメラが画面全体の照度を求め、画面全体に対して露出制御を行うからである。

いずれにせよ、特許文献１，２が開示するものを含め、従来のカメラは、ゲイン、絞り、および電子シャッタのタイミングを画面全体で一様にしか調整できないため、このような問題を回避することができない。

本発明は、一画面中に極端な明暗が生じた場合であっても、ダイナミックレンジを拡大し、最適な撮像画像を取得することができる撮像素子、カメラ、撮像素子の制御方法、並びにプログラムを提供することにある。

本発明の第１の観点の撮像素子は、入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域が複数のブロックに分割され、当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックと、所望する上記画素ブロックを選択し、選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する選択制御部とを有し、上記選択制御部は、選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる。

好適には、上記選択制御部は、上記各々の画素ブロックごとの輝度から求められた照度が高くなるに連れて、上記電荷蓄積時間を短く割り当てる。

好適には、上記各々の画素回路は、蓄積した電荷を所定のノードに転送する転送スイッチを各々有し、上記選択制御部は、選択した画素ブロック内の画素回路に対してのみリセット制御を実行するためのスイッチ回路を上記画素ブロックごとに一つ有し、上記各々のスイッチ回路は、各々が同一列に配置され、当該スイッチ回路の状態をオンまたはオフに制御するための第１および第２の制御線に接続され、上記選択制御部が当該第１の制御線に供給する第１の制御信号および第２の制御線に供給する第２の制御信号に基づいて、上記画素ブロック内の各々の画素回路が有する全ての転送スイッチをオンまたはオフに一斉に切り替える。

好適には、上記各々の画素ブロックは、当該画素ブロックの形状が略正方形となるように、Ｎ×Ｎ（Ｎ＝２，３…）個の上記画素回路で形成されている。

好適には、上記第１の制御線は、Ｎ本に分割され、上記各々のリセット制御回路は、同一の上記画素ブロック内において、行ごとに異なる位置に分散されて配置され、分割された上記第１の制御線のいずれかに接続され、上記選択制御部は、Ｎ本の上記第１の制御線に上記第１の制御信号を各々供給し、上記画素ブロック内の各々の画素回路のリセット制御を一括して実行する。

好適には、上記画素領域は、上記入射光を遮光する遮光領域を含み、上記遮光領域は、ライン単位で画素ブロックが形成されている。

上記画素領域は、上記入射光を遮光する遮光領域を含み、上記選択制御部は、上記遮光領域に対しては、割り当てる電荷蓄積時間のうち、最長の電荷蓄積時間を割り当てる。

本発明の第２の観点のカメラは、撮像素子と、上記撮像素子の画素領域に対して入射光を導く光学系と、上記撮像素子を制御する制御部と、上記制御に基づいて上記撮像素子が出力した出力信号を処理する信号処理部とを有し、上記撮像素子は、入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域が複数のブロックに分割され、当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックと、所望する上記画素ブロックを選択し、選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する選択制御部とを有し、上記選択制御部は、選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる。

本発明の第３の観点の撮像素子の制御方法は、入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域を複数のブロックに分割し、当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックのうち、所望する上記画素ブロックを選択する第１のステップと、上記第１のステップで選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する第２のステップとを有し、上記第２のステップにおいては、選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる。

本発明の第４の観点のプログラムは、入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域を複数のブロックに分割し、当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックのうち、所望する上記画素ブロックを選択する第１の処理と、上記第１の処理で選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する第２の処理とを有し、上記第２の処理においては、選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てることをコンピュータに実行させる。

本発明によれば、画素領域を複数のブロックに分割し、選択制御部は、画素ブロック内の画素回路が蓄積した電荷を排出するためのリセット制御を画素ブロック単位で一括して実行する。選択制御部は、所望する画素ブロックを選択し、選択した画素ブロック毎にリセット制御のタイミングを変化させ、異なる電荷蓄積時間を割り当てる。

本発明によれば、一画面中に極端な明暗が生じた場合であっても、ダイナミックレンジを拡大し、最適な撮像画像を取得することができる。

以下、本発明の実施形態を図面に関連付けて説明する。

（第１実施形態）
第１実施形態では、画素領域が複数の画素ブロック（領域）に分割され、画素ブロック毎に露出制御を実行できるカメラについて説明する。本カメラには、画素ブロック毎の露出制御を実行するに当たって、所望する画素ブロック内の画素回路のみを一括して制御できるＣＭＯＳイメージセンサが搭載されている。

始めに、上述したＣＭＯＳイメージセンサについて、詳細に説明する。

図１は、第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す構成概略図である。
図２は、第１実施形態に係る画素部の構成例を示す概略図である。

図１に図示するように、撮像素子としてのＣＭＯＳイメージセンサ１は、画素部１０、複数の画素回路１１、行選択回路１２，行駆動回路１３、レジスタ１４、画素ブロック制御回路１５、シフトレジスタ群１６、リセット制御回路１７、定電流源回路１８、感知回路１９、Ａ／Ｄ変換回路２０、水平転送回路２１および出力回路２２を有する。

本発明の選択制御部は、行駆動回路１３、画素ブロック制御回路１５、シフトレジスタ群１６、リセット制御回路１７、および後述するスイッチ回路ＳＷによって構成されている。

画素部１０は、画素領域とも呼ばれる。画素部１０は、図２に図示するように、有効画素領域１０１と、図２の斜線で示される遮光領域１０２とによって構成されている。

有効画素領域１０１は、入射光を受光する領域であって、画素部１０の大部分を占めている。この領域には、たとえば２０４８（行方向）×２０４８（列方向）個の画素回路１１がマトリクス状に配列されている。

有効画素領域１０１は、マトリクス状に３２×３２個のブロックに分割されている。この分割によって、有効画素領域１０１には、６４×６４個の画素回路１１を一の単位とする３２×３２個の画素ブロックＢＬＫが形成されている。

有効画素領域１０１の分割は、各々の画素ブロックＢＬＫの形状が略正方形となるように、すなわち、ｎ（ｎ＝２，３，…）×ｎ個の画素回路１１を一の単位とするように分割することが望ましい。それは、画素ブロックが縦横に偏ると、撮像画像に縦スジあるいは横スジのような不自然なノイズが混入するからである。

遮光領域１０２は、入射光が遮光される領域であって、この領域は有効画素領域１０１の二辺に沿うように、画素部１０の一部に形成されている。

遮光領域１０２は、発生した暗電流ノイズを低減するために設けられている。暗電流ノイズとは、光が遮断された暗闇の下でも、画素回路１１に生じた熱や結晶欠陥によって蓄積された余分な電荷（いわゆる暗電流）が引き起こすノイズをいう。

後述するＣＭＯＳイメージセンサ１外部のカメラ制御部３２（図６参照）は、遮光領域１０２内の画素回路１１によって生じた暗電流を利用して暗電流ノイズを計測し、画像データから暗電流ノイズを差し引くことによって、暗電流ノイズを低減させる。

遮光領域１０２は、その領域内において、列方向にはブロックに分割されず、行単位で分割されている。遮光領域１０２は、行方向にたとえば４行（ラインともいう）単位で分割されている。すなわち、５１２×ｍ（ｍ＝１，２，…）個の画素回路１１を一の単位とする５１２個の画素ブロックＢＬＫが形成されている。

各々の画素回路１１は、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応したカラーフィルタが被され、たとえばベイヤ型の配列形態をもって配列されている。各画素回路１１は、入射光を光電変換によって電荷（電子）に変換する。ただし、遮光領域１０２内の画素回路１１は、遮光されているため、光電変換による電荷の生成は行わない。

行選択回路１２は、各々の画素回路１１を走査するため、行駆動回路１３に行選択信号ＳＡＤを行うごとに順次出力する。

行駆動回路１３は、行選択回路１２から入力された行選択信号ＳＡＤに基づいて、画素回路１１を制御する。

レジスタ１４は、ＣＭＯＳイメージセンサ１外部のカメラ制御部３２から入力された制御信号ＳＣＴＬを書き込む。この制御信号ＳＣＴＬは、選択すべき画素ブロックＢＬＫのデータ等を含んでいる。

画素ブロック制御回路１５は、レジスタ１４に書き込まれた制御信号ＳＣＴＬを読み出し、制御信号ＳＣＴＬから選択すべき画素ブロックＢＬＫに関するデータを抽出する。画素ブロック制御回路１５は、抽出したデータから選択すべき画素ブロックＢＬＫを決定し、決定内容をデータＳ１としてシフトレジスタ群１６（シフトレジスタ１６（１））に出力する。

シフトレジスタ群１６は、行方向に行数分（本実施形態では２０４８個）のシフトレジスタ１６（１）〜１６（２０４８）が設けられ、各シフトレジスタが直列に接続されている。各々のシフトレジスタ１６（ｎ）は、不図示のタイミングジェネレータが生成したクロック信号に同期して、リセット制御回路１７にデータＳ１を出力すると共に、入力されたデータＳ１を次段にシフトさせる。

リセット制御回路１７は、各々のシフトレジスタ１６（ｎ）からデータＳ１が入力されると、データＳ１に応じた画素ブロック選択信号ＳＢＳを対応する画素ブロック選択信号線ＢＳＬ（図３参照）に供給する。

定電流源回路１８は、垂直信号線ＶＳＬ（ｍ）に所定の電流ｉを供給する（図３，４参照）。

感知回路１９は、たとえば電圧比較器が垂直信号線ＶＳＬ（ｍ）ごとに接続されている（図３，４参照）。詳細は後述するが、画素回路１１の電荷の読み出し時に、２回のリセットが実行されることにより、垂直信号線ＶＳＬ（ｍ）には、１水平期間ごとに電圧信号ＳＩＧが２回供給される。感知回路１９は、この２つの電圧信号ＳＩＧの差分（電荷の差分）を列ごとに生成し、生成した信号をＡ／Ｄ変換回路２０に出力する。

Ａ／Ｄ変換回路２０は、たとえばカウンタやメモリ等で構成されている。Ａ／Ｄ変換回路２０は、感知回路１９が列ごとに感知した電圧信号ＳＩＧの差分から、水平転送回路２１の制御に基づいて、アナログの電圧信号ＳＩＧをデジタルの電圧信号ＳＩＧに列ごとに変換し、デジタルの電圧信号ＳＩＧを水平転送回路２１に出力する。

水平転送回路２１は、不図示のクロック信号に同期して、Ａ／Ｄ変換回路２０を構成するカウンタやメモリなどを列ごとに順次選択する。水平転送回路２１は、Ａ／Ｄ変換回路２０からデジタル化された電圧信号ＳＩＧが入力されると、この電圧信号ＳＩＧを順次出力回路２２に出力する。

出力回路２２は、水平転送回路２１から入力された電圧信号ＳＩＧを増幅し、増幅した電圧信号ＳＩＧをカメラ制御部３２（図６参照）に出力する。

次に、画素部１０の詳細な構成を図３に関連付けて説明する。

図３は、第１実施形態に係る画素部の構成例を示す詳細なブロック図である。

有効画素領域１０１においては、３２×３２個の画素ブロックＢＬＫが形成されており、一の画素ブロックＢＬＫは、その形状が略正方形となるように、６４×６４個の画素回路１１によって形成されている。ただし、図３には、２個の画素ブロックＢＬＫのみが図示されている。

図３に図示する小画素ブロックＢＬＫαは、第ｎ行目に配列された連続する６４個の画素回路１１を一纏めにした画素ブロックである。したがって、一の画素ブロックＢＬＫは、行方向に配列された連続する６４個の小画素ブロックＢＬＫαで形成されている。ただし、図３には、第ｎ行目、および第（ｎ＋１）行目の小画素ブロックＢＬＫαのみが図示されている。

有効画素領域１０１には、３２×２０４８個の小画素ブロックＢＬＫαが存在している。

ここで、小画素ブロックＢＬＫαを形成する画素回路１１について説明する。

図４は、第１実施形態に係る小画素ブロックを形成する画素回路の例を示す等価回路図である。

一の画素回路１１は、図４に図示するように、たとえばフォトダイオードで構成された光電変換素子１１１、転送スイッチとしての転送トランジスタ１１２、リセットトランジスタ１１３，増幅トランジスタ１１４，および選択トランジスタ１１５によって構成されている。

光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。以後、光電変換素子１１１が電荷を蓄積することを「画素回路が電荷を蓄積する」ともいい、光電変換素子１１１が電荷を蓄積する時間を電荷蓄積時間という。

各々のトランジスタには、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一例として採用され、各々のトランジスタは、次のような接続形態を取っている。

転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をノードとしてのフローティングディフュージョンＦＤに転送するために、光電変換素子１１１のカソード側とフローティングディフュージョンＦＤとの間に設けられている。転送トランジスタ１１２のゲートには、転送信号線ＷＴＲＮＬ（ｎ）が接続されている。

フローティングディフュージョンＦＤには、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。

リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源電圧ＶＤＤにリセットするために、フローティングディフュージョンＦＤと電源電圧ＶＤＤとの間に設けられている。リセットトランジスタ１１３のゲートには、リセット信号線ＲＳＴＬ（ｎ）が接続されている。

増幅トランジスタ１１４は、選択トランジスタ１１５を介して定電流源回路１８と、定電流源回路１８に接続された垂直信号線ＶＳＬ（ｍ）とによって、ソースフォロワ回路が構成されている。増幅トランジスタ１１４は、ドレインが電源電圧ＶＤＤに、ソースが選択トランジスタ１１５のドレインに接続されている。

選択トランジスタ１１５は、増幅トランジスタ１１４と直列接続となるようにドレインが増幅トランジスタ１１４のソースに接続され、ゲートが選択信号線ＳＥＬＬ（ｎ）に接続され、ソースが垂直信号線ＶＳＬ（ｍ）に接続されている。選択トランジスタ１１５は、増幅トランジスタ１１４が増幅した電圧を選択的に垂直信号線ＶＳＬ（ｍ）に出力する。

上述した各画素回路１１は、光電変換素子１１１が蓄積した電荷をフローティングディフュージョンＦＤに転送し、フローティングディフュージョンＦＤの電位を電源電圧ＶＤＤに設定するための「リセット」を行う。

フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされることを単に「リセット」、「電子シャッタ」ともいう。リセットに関する制御は、リセット制御ともいう。

リセットを行うためには、リセット信号線ＲＳＴＬ（ｎ）および転送信号線ＴＲＮＬ（ｎ）にハイレベルの信号を供給し、転送トランジスタ１１２およびリセットトランジスタ１１３のゲートに電圧を印加して、両トランジスタをオン（通電）状態に保持する必要がある。

リセットの実行後、各画素回路１１に蓄積された電荷を読み出す「電荷の読み出し」が行われるが、このときにも、リセットと同様に、転送トランジスタ１１２およびリセットトランジスタ１１３がオン状態に保持する必要がある。

電荷蓄積時間は、１フレーム期間において、実行されるリセットのタイミングと、電荷の読み出しのタイミングで決定される。したがって、リセットと電荷の読み出しとの時間間隔が長いほど、電荷蓄積時間が長くなり、露光時間が長くなる。

仮に、第ｎ行目の転送トランジスタ１１２のゲートを転送信号線ＴＲＮＬ（ｎ）に共通に接続した場合、この信号線に接続された全ての転送トランジスタ１１２が一括に制御されるため、所望する画素ブロックＢＬＫ内の画素回路１１のみを選択的に制御することができない。すなわち、露光時間（露出制御）を全画素領域で一様しか制御することができない。

そこで、第１実施形態では、小画素ブロックＢＬＫα内でのみ、転送トランジスタ１１２のゲートを転送信号線ＴＲＮＬ（ｎ）に共通に接続し、スイッチ回路ＳＷを設けることで、選択的に画素回路１１のリセット、電荷の読み出しを実行することができる。

具体的には、図４に図示するように、小画素ブロックＢＬＫα内の各画素回路１１において、各リセットトランジスタ１１３のゲートは、リセット信号線ＲＳＴＬ（ｎ）によって共通に接続されている。同様に、各選択トランジスタ１１５のゲートも、選択信号線ＳＥＬＬ（ｎ）によって共通に接続されている。各転送トランジスタ１１２も、転送信号線ＴＲＮＬ（ｎ）によって共通に接続されている。

再び図３を参照すると、第ｎ行目において、リセット信号線ＲＳＴＬ（ｎ）および選択信号線ＳＥＬＬ（ｎ）は、各小画素ブロックＢＬＫαで共有され、一端が行駆動回路１３に接続されている。

しかし、転送信号線ＴＲＮＬ（ｎ）は、これらの信号線と異なり、小画素ブロックＢＬＫα間で共有されず、各小画素ブロックＢＬＫα内の画素回路１１間のみで共有されている。

各小画素ブロックＢＬＫαの転送信号線ＴＲＮＬ（ｎ）は、スイッチ回路ＳＷを介してメイン転送信号線ＭＴＲＮＬ（ｎ）に接続されている。このメイン転送信号線ＭＴＲＮＬ（ｎ）は、一端が行駆動回路１３に接続されている。

スイッチ回路ＳＷは、有効画素領域１０１内の画素回路１１のうち、小画素ブロックＢＬＫα内の画素回路１１のみを一括してリセット制御するために設けられている。以下、図３，図４を参照しながら、このスイッチ回路ＳＷについて説明する。

図４に図示するように、スイッチ回路ＳＷは、スイッチとして機能するトランジスタ１０３で構成されている。トランジスタ１０３には、一例としてｎチャネルのＭＯＳＦＥＴが採用されている。

トランジスタ１０３は、ゲートが画素ブロック選択信号線ＢＳＬ（ｌ）に接続され（ｌ＝１，２，…、３２）、ソースが転送信号線ＴＲＮＬ（ｎ）に接続され、ドレインがメイン転送信号線ＭＴＲＮＬ（ｎ）に接続されている。

なお、画素ブロック選択信号線ＢＳＬ（ｌ）は、本発明の第１の制御線に対応し、メイン転送信号線ＭＴＲＮＬ（ｎ）は、本発明の第２の制御線に対応する。

画素ブロック選択信号線ＢＳＬ（ｌ）は、リセット制御回路１７に接続され、メイン転送信号線ＭＴＲＮＬ（ｎ）は、行駆動回路１３に接続されている（図３参照）。

図３に図示するように、上述した構成のスイッチ回路ＳＷは、各々の小画素ブロックＢＬＫαに対して設けられている。

行駆動回路１３がハイレベルのメイン駆動信号ＳＭＴＲＮをメイン転送信号線ＭＴＲＮＬ（ｎ）に供給し、且つ、リセット制御回路１７がハイレベルの画素ブロック選択信号ＳＢＳを画素ブロック選択信号線ＢＳＬ（ｌ）に供給したときのみ、トランジスタ１０３はオン状態、すなわちスイッチ回路ＳＷがオンとなる。

なお、画素ブロック選択信号ＳＢＳは、本発明の第１の制御信号に対応し、メイン駆動信号ＳＭＴＲＮは、本発明の第２の制御信号に対応する。

このとき、転送信号線ＷＴＲＮＬ（ｎ）には、行駆動回路１３が出力したハイレベルのメイン駆動信号ＳＭＴＲＮが駆動信号ＳＴＲＮとして供給される。

第ｎ行目、第ｌ番目の小画素ブロックＢＬＫαが選択された場合の各画素回路１１の動作について説明する。説明の便宜上、この小画素ブロックＢＬＫαは、有効画素領域１０１に存在するものとする。

図５は、第１実施形態に係る任意の小画素ブロックが選択された場合の各画素回路の動作例を示すタイミングチャートである。

図５（Ａ）はリセット信号ＳＲＳＴを示し、図５（Ｂ）はメイン駆動信号ＳＭＴＲＮを示し、図５（Ｃ）は選択信号ＳＳＥＬを示し、図５（Ｄ）は画素ブロック選択信号ＳＢＳを示し、図５（Ｅ）は駆動信号ＳＴＲＮを示し、図５（Ｆ）は電圧信号ＳＩＧを示す。

（ステップＳＴａ）
第ｎ行、第ｌ番目における小画素ブロックＢＬＫα（図３に図示する４つの小画素ブロックＢＬＫαのうち、左上の小画素ブロックＢＬＫα）内の各画素回路１１に対してリセット（電子シャッタ）を実行するものとする（ステップＳＴａとする）。ステップＳＴａは、リセットノイズなどを防止するために、実行される。

画素ブロック制御回路１５は、レジスタ１４から入力された制御信号ＳＣＴＬから選択すべき画素ブロックＢＬＫに関するデータを抽出し、データＳ１をシフトレジスタ群１６に出力する。

所望する小画素ブロックＢＬＫα内の各画素回路１１をリセットするため、リセット制御回路１７は、シフトレジスタ群１６から入力されたデータＳ１を基に、パルス状の画素ブロック選択信号ＳＢＳを画素ブロック選択信号線ＢＳＬ（ｌ）に供給する（図５（Ｄ）参照）。

この画素ブロック選択信号ＳＢＳのパルス幅は、所望する小画素ブロックＢＬＫαを確実に選択するため、選択信号ＳＳＥＬを除く他の信号（リセット信号ＳＲＳＴ等）のパルス幅よりも長い方が望ましい。本実施形態の場合、画素ブロック選択信号ＳＢＳは、時刻ｔ１の前後で他の信号よりも長く供給されている。後述する電荷の読みだし時においても同様に、画素ブロック選択信号ＳＢＳが、時刻ｔ５の前後で他の信号よりも長く供給されている。

行選択回路１２は、第ｎ行目の各画素回路を走査するための行選択信号ＳＡＤを行駆動回路１３に出力する。行駆動回路１３は、この行選択信号ＳＡＤを受けて、第ｎ行目の各信号線に所定の信号を出力する。

行駆動回路１３は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に供給すると同時に（図５（Ａ）参照）、パルス状のメイン駆動信号ＳＭＴＲＮをメイン転送信号線ＭＴＲＮＬ（ｎ）に供給する（図５（Ｂ）参照）。

パルス幅の期間、トランジスタ１０３がオン状態に保持されることにより、転送信号線ＴＲＮＬ（ｎ）には、メイン駆動信号ＳＭＴＲＮが駆動信号ＳＴＲＮとして供給される（図５（Ｅ）参照）。

その結果、小画素ブロックＢＬＫα内の全ての転送トランジスタ１１２およびリセットトランジスタ１１３が同時にオン状態となる。各光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ１）。

換言すれば、小画素ブロックＢＬＫα内の全ての光電変換素子１１１に蓄積された電荷がフローティングディフュージョンＦＤを介して電源電圧ＶＤＤに排出される。

リセット後、各画素回路１１の光電変換素子１１１は、時刻ｔ１から時刻ｔ４の期間（電荷蓄積時間）、電荷を蓄積する。

（ステップＳＴｂ）
小画素ブロックＢＬＫα内の全ての画素回路１１から電荷の読み出しが同時に実行される（ステップＳＴｂとする）。

行駆動回路１３は、時刻ｔ２において、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に供給する（図５（Ａ）参照）。これにより、フローティングディフュージョンＦＤの電位が一旦、電源電圧ＶＤＤにリセットされる。

同時に、行駆動回路１３は、ハイレベルの選択信号ＳＳＥＬを電荷の読み出し動作が終了するまで選択信号線ＳＥＬＬ（ｎ）に供給する（図５（Ｃ）参照）。これにより、小画素ブロックＢＬＫα内の各画素回路１１の選択トランジスタ１１５は、電荷の読み出し動作が終了するまでオン状態が保持される。

ところで、増幅トランジスタ１１４と、定電流源回路１８と、垂直信号線ＶＳＬ（ｍ）とによって、ソースフォロワ回路が構成されていることから、垂直信号線ＶＳＬ（ｎ）の電位Ｖｓｌと、フローティングディフュージョンＦＤのポテンシャルＶｆｄとの間に、次の関係式が成立する。

（数１）
ｉｖ＝（１／２）・β・（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）^２ …（１）

（１）式において、ｉｖは定電流源回路１８が出力する電流ｉの電流値を、Ｖｔｈは増幅トランジスタ１１４の閾値を、βは所定の定数を表している。

（１）式によれば、電位Ｖｓｌ、ポテンシャルＶｆｄおよび閾値Ｖｔｈの間には、変動比が１に近い線形な関係が成立し、（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）は、一定の値となって、ポテンシャルＶｆｄの変動は、線形的に電位Ｖｓｌに反映される。

選択トランジスタ１１５がオン状態に切り替わると、電圧信号ＳＩＧが垂直信号線ＶＳＬ（ｍ）を介して感知回路１９に出力される。このとき、各画素回路１１は電荷蓄積中であるが、転送トランジスタ１１２がオフ状態に保持されているため、感知回路１９は、リセット時の電圧信号ＳＩＧの状態を感知することとなる（時刻ｔ３）。

その後、リセットを実行するため、リセット制御回路１７は、シフトレジスタ群１６から入力されたデータＳ１を基に、パルス状の画素ブロック選択信号ＳＢＳを画素ブロック選択信号線ＢＳＬ（ｌ）に供給する（図５（Ｄ）参照）

同時に、行駆動回路１３は、パルス状のメイン駆動信号ＳＭＴＲＮをメイン転送信号線ＭＴＲＮＬ（ｎ）に供給する（図５（Ｂ）参照）。

パルス幅の期間、トランジスタ１０３がオン状態に保持されることにより、転送信号線ＴＲＮＬ（ｎ）には、メイン駆動信号ＳＭＴＲＮが駆動信号ＳＴＲＮとして供給される（図５（Ｅ）参照）。

その結果、小画素ブロックＢＬＫα内の全ての転送トランジスタ１１２が同時にオン状態となる。各リセットトランジスタ１１３は、オフ（非通電）状態に保持されているため、各光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送される。

フローティングディフュージョンＦＤの電位は、増幅トランジスタ１１４によって増幅され、この増幅された電圧信号ＳＩＧが垂直信号線ＶＳＬ（ｍ）を介して感知回路１９に出力される（時刻ｔ４）。

その後、感知回路１９は、時刻ｔ２における電圧信号ＳＩＧと、時刻ｔ５における電圧信号ＳＩＧとの差分（電荷量の差分）を列ごとに生成し、この差分をＡ／Ｄ変換回路２０に出力する。

Ａ／Ｄ変換回路２０は、感知回路１９が列ごとに感知した電圧信号ＳＩＧの差分から、水平転送回路２１の制御に基づいて、アナログの電圧信号ＳＩＧをデジタルの電圧信号ＳＩＧに列ごとに変換し、デジタルの電圧信号ＳＩＧを水平転送回路２１に出力する。

水平転送回路２１は、不図示のクロック信号に同期して、Ａ／Ｄ変換回路２０を構成するカウンタやメモリなどを列ごとに順次選択する。水平転送回路２１は、Ａ／Ｄ変換回路２０からデジタル化された電圧信号ＳＩＧが入力されると、この電圧信号ＳＩＧを順次出力回路２２に出力する。

出力回路２２は、水平転送回路２１から入力された電圧信号ＳＩＧを増幅し、増幅した電圧信号ＳＩＧをカメラ制御部３２（図６参照）に出力する。

上述したように、転送トランジスタ１１２と、スイッチ回路ＳＷのトランジスタ１０３とを連動させてオン状態とすることによって、所望する小画素ブロックＢＬＫα内の各画素回路１１に対してのみ、リセットを実行することができる。

なお、ステップＳＴａ、ＳＴｂの処理を単に撮像ともいう。

遮光領域１０２においても、行単位でブロックに分割され、形成された各々の画素ブロックＢＬＫに、小画素ブロックＢＬＫαが形成されている。遮光領域１０２内の画素回路１１は、有効画素領域１０１のものと同様の動作を行う。

ただし、遮光領域１０２内の画素回路１１は、光電変換素子１１１が生成した電荷を増幅して垂直信号線ＶＳＬ（ｍ）に出力する代わりに、フローティングディフュージョンＦＤに生じた電荷（暗電流）を垂直信号線ＶＳＬ（ｍ）に出力する。

ＣＭＯＳイメージセンサ１は、次のような構成のカメラに搭載されている。

図６は、第１実施形態に係るＣＭＯＳイメージセンサを搭載したカメラの構成例を示すブロック図である。ただし、図６は、第１実施形態に係るカメラの主要部のみを図示している。

図６に図示するように、カメラ３０は、ＣＭＯＳイメージセンサ１、入射光を導く光学系３１、カメラ制御部３２、およびデータ出力部３３で構成されている。カメラ制御部３２は、本発明の制御部および信号処理部に対応する。

光学系３１には、入射光（像光）を画素領域の撮像面上（画素部１０）に結像させるレンズ３１１，光量を調整するための絞り３１２、特定の周波数（低周波）の入射光を通過させるローパスフィルタ３１３が配置されている。

カメラ制御部３２は、メモリ３２１、照度取得部３２２、および電荷蓄積時間決定部３２３を有する。カメラ制御部３２は、ＤＳＰ（Digital Signal Processor）等のコンピュータを備えており、リセットのタイミングの決定、所定の信号処理、光学系３１の露出制御、ＣＭＯＳイメージセンサ１の制御などを行う。

カメラ制御部３２は、ＣＭＯＳイメージセンサ１の出力回路２２から入力された電圧信号ＳＩＧに、カラー補間、γ補正、ＲＧＢ変換処理、ＹＵＶ変換処理等、所定の画像処理を施す。カメラ制御部３２は、画像処理が施された電圧信号をデータとしてデータ出力部３３に出力する。

カメラ制御部３２は、遮光領域１０２の画素回路１１が出力する暗電流（暗電流のノイズ値）を測定し、画像処理の際に、生成された撮像画像データから暗電流によるノイズを差し引く処理を行う。

メモリ３２１は、第１のプリセットチャート、第２のプリセットチャート（本発明の参照データ）、ＣＭＯＳイメージセンサ１の制御に関するプログラムを格納している。メモリ３２１は、照度取得部３２２や電荷蓄積時間決定部３２３によってアクセスされる。メモリ３２１は、上述のものの他に、カメラ制御部３２の各処理部が出力する一時的なデータ等も格納する。

照度取得部３２２は、ＣＭＯＳイメージセンサ１から入力された電圧信号ＳＩＧに対して、次の処理を行う。

照度取得部３２２は、電圧信号ＳＩＧから輝度レベルを抽出し、有効画素領域１０１全体に亘る輝度レベルの平均値＜Ｙ＞を算出する。照度取得部３２２は、算出した輝度レベルの平均値＜Ｙ＞を電荷蓄積時間決定部３２３に出力する。

照度取得部３２２は、後述する標準電荷蓄積時間Ｔ_ａｖｒで撮像が実行された後、再び、有効画素領域１０１内の画素回路１１が出力した電圧信号ＳＩＧから輝度レベルを抽出する。

ただし、このとき、照度取得部３２２は、画素ブロックＢＬＫごとの輝度レベルを抽出し、画素ブロックＢＬＫごとの輝度レベルの平均値＜Ｙ_ＢＬＫ＞を算出する。照度取得部３２２は、算出した輝度レベルの平均値＜Ｙ_ＢＬＫ＞を電荷蓄積時間決定部３２３に出力する。この輝度レベルの平均値＜Ｙ_ＢＬＫ＞は、画素ブロックＢＬＫごとに異なる値を持つ。

電荷蓄積時間決定部３２３は、メモリ３２１に格納されている第１または第２のプリセットチャートを参照して、各々の画素ブロックＢＬＫに対して各々の電荷蓄積時間を割り当てる。

電荷蓄積時間決定部３２３は、照度取得部３２２から入力された輝度レベルの平均値＜Ｙ＞を第１のプリセットチャートに照ら合わせ、標準電荷蓄積時間Ｔ_ａｖｒ、ゲイン、および絞りを決定する。電荷蓄積時間決定部３２３は、決定した標準電荷蓄積時間Ｔ_ａｖｒ等を制御信号ＳＣＴＬとしてＣＭＯＳイメージセンサ１のレジスタ１４に出力する。

第１のプリセットチャートとは、図７に図示するように、照度に対する電荷蓄積時間、ゲインおよび絞りの関係を示すものである。照度には、有効画素領域１０１全体に亘る輝度レベルの平均値＜Ｙ＞が使用される。

図７は、第１実施形態に係る第１のプリセットチャートの一例を示す図である。図７において、破線Ａは電荷蓄積時間を示し、実線Ｂはゲインを示し、破線Ｃは絞り３１２による絞り（量）を示している。

図７に図示するように、照度が非常に小さい場合には（照度＜しきい値Ｙａ）、標準電荷蓄積時間Ｔ_ａｖｒは最大電荷蓄積時間Ｔ_ｍａｘをとる。電荷蓄積時間は、照度が増大するにつれて最大電荷蓄積時間Ｔ_ｍａｘから減少する（しきい値Ｙａ＜照度＜しきい値Ｙｂ）。この間の標準電荷蓄積時間Ｔ_ａｖｒはＴをとる。照度が非常に大きい場合には（照度＜しきい値Ｙｂ）、標準電荷蓄積時間Ｔ_ａｖｒは最小電荷蓄積時間Ｔ_ｍｉｎをとる。

ゲインは、照度が増大するにつれて減少し（照度＜しきい値Ｙａ）、しきい値Ｙａを超えると０となる。絞りは、照度が非常に明るい場合には、小さくなる（照度＞しきい値Ｙｂ）。

電荷蓄積時間決定部３２３は、照度取得部３２２から入力された輝度レベルの平均値＜Ｙ_ＢＬＫ＞を第２のプリセットチャートに照ら合わせ、画素ブロックＢＬＫごとの電荷蓄積時間Ｔ_ＢＬＫを決定する。電荷蓄積時間決定部３２３は、決定した電荷蓄積時間Ｔ_ＢＬＫを制御信号ＳＣＴＬとしてＣＭＯＳイメージセンサ１のレジスタ１４に出力する。

図８は、第１実施形態に係る第２のプリセットチャートの一例を示す図である。

第２のプリセットチャートとは、図８に図示するように、照度に対する電荷蓄積時間の関係を示すものである。照度には、画素ブロックＢＬＫごとの輝度レベルの平均値＜Ｙ_ＢＬＫ＞が使用される。

図８に図示するように、第２のプリセットチャートは、照度がしきい値によって３つに区分され、照度に応じた電荷蓄積時間が設定されている。

照度が中間の場合には（しきい値Ｙａ＜照度＜しきい値Ｙｂ）、電荷蓄積時間Ｔ_ＢＬＫはＴをとる。照度が非常に小さい場合には（照度＜しきい値Ｙａ）、電荷蓄積時間Ｔ_ＢＬＫは、電荷蓄積時間Ｔの４倍、すなわち４Ｔをとる。照度が非常に大きい場合には（照度＜しきい値Ｙｂ）、電荷蓄積時間Ｔ_ＢＬＫは、電荷蓄積時間Ｔの１／４倍、すなわちＴ／４をとる。以下、電荷蓄積時間Ｔの所定倍の時間を単に４Ｔ、Ｔ／４のように適宜表記する。

このように、照度に応じて電荷蓄積時間が割り当てられる。上述した標準電荷蓄積時間Ｔ_ａｖｒおよび電荷蓄積時間Ｔ_ＢＬＫは、有効画素領域１０１の画素回路１１に対するものである。遮光領域１０２の画素回路１１に対しては、電荷蓄積時間決定部３２３は、電荷蓄積時間を行毎に、２Ｔ，Ｔ，Ｔ／２，Ｔ，…のようにずらして設定する。このようにすることで、僅かな面積の遮光領域１０２においても、異なるリセットのタイミングで暗電流を測定することができる。

データ出力部３３は、カメラ制御部３２から画像処理が施されたデータが入力され、このデータをたとえばモニタや外部メモリに出力する。

ＣＭＯＳイメージセンサ１を搭載したカメラ３０の動作について、図９〜図１２を参照しながら説明する。

図９は、第１実施形態に係るカメラの動作例を示すフローチャートである。

（ステップＳＴ１）
ステップＳＴ１においては、輝度レベルを取得するための撮像が実行される。

レンズ３１１を通して結像された被写体ＯＢＪの入射光が、ＣＭＯＳイメージセンサ１の画素部１０に入射される。このとき、低周波数の入射光のみがローパスフィルタ３１３を通過する。

本ステップにおいては、画素領域の分割に関係なく撮像が実行される。このため、行毎に画素回路１１のリセット（ステップＳＴａ）、および電荷の読み出し（ステップＳＴｂ）が実行される。

リセット制御回路１７は、パルス状の画素ブロック選択信号ＳＢＳを全ての画素ブロック選択信号線ＢＳＬに供給する。このとき、リセット制御回路１７は、転送トランジスタ１１２と、スイッチ回路ＳＷのトランジスタ１０３とが連動してオン状態となるように、画素ブロック選択信号ＳＢＳ出力する。

これにより、メイン転送信号線（ｎ）にハイレベルのメイン駆動信号ＳＭＴＲＮが供給され、同一行のスイッチ回路ＳＷのトランジスタ１０３はオン状態となり、同一行の全ての転送トランジスタ１１２は、一斉にオン状態に切り替わる。すなわち、同一行の画素回路１１が一括して制御される。

図１０は、図９に図示するステップＳＴ１における画素回路のタイミングチャートである。なお、図１０中の破線Ａは、図５に図示する時刻ｔ１にて実行されるリセット（電子シャッタ）に対応し、実線Ｂは、図５に図示する時刻ｔ４にて実行される電荷の読み出しに対応している。

図１０に図示するように、第ｎ行目の画素回路１１に対しては、時刻ｔ１にてリセッが実行され、時刻ｔ４にて電荷の読みだしが実行される。

なお、破線Ａと実線Ｂとの時間間隔Ｔは、電荷蓄積時間である。第ｎ行目の電荷の読み出しが終了した後、第（ｎ＋１）行目の画素回路１１に対して、同様にリセット、および電荷の読み出しが実行される。

（ステップＳＴ２）
ステップＳＴ２においては、有効画素領域１０１全体の画素回路１１から電荷の読み出しが実行された後、これらの画素回路１１から照度が算出される。

照度取得部３２２は、有効画素領域１０１内の画素回路１１が出力した電圧信号ＳＩＧから輝度レベルを抽出し、有効画素領域１０１全体に亘る輝度レベルの平均値＜Ｙ＞を算出する。照度取得部３２２は、算出した輝度レベルの平均値＜Ｙ＞を電荷蓄積時間決定部３２３に出力する。

（ステップＳＴ３）
ステップＳＴ３においては、標準電荷蓄積時間Ｔ_ａｖｒが算出され、画素領域全体の露出制御が実行される。

電荷蓄積時間決定部３２３は、照度取得部３２２から入力された輝度レベルの平均値＜Ｙ＞を第１のプリセットチャートに照ら合わせ、標準電荷蓄積時間Ｔ_ａｖｒ、ゲイン、および絞りを決定する。電荷蓄積時間決定部３２３は、決定した標準電荷蓄積時間Ｔ_ａｖｒ等を制御信号ＳＣＴＬとしてＣＭＯＳイメージセンサ１のレジスタ１４に出力する。

このとき、カメラ制御部３２は、絞り３１２を制御して、絞りを調整する。カメラ制御部３２は、ゲインの調整も行う。

（ステップＳＴ４）
ステップにおいては、標準電荷蓄積時間Ｔ_ａｖｒにて、ステップＳＴ１と同様の撮像が実行される。

（ステップＳＴ５）
ステップＳＴ５においては、標準電荷蓄積時間Ｔ_ａｖｒで撮像が実行された後、画素ブロックＢＬＫごとの照度が算出される。

照度取得部３２２は、画素ブロックＢＬＫごとの輝度レベルを抽出し、画素ブロックＢＬＫごとの輝度レベルの平均値＜Ｙ_ＢＬＫ＞を算出する。照度取得部３２２は、算出した輝度レベルの平均値＜Ｙ_ＢＬＫ＞を電荷蓄積時間決定部３２３に出力する。

（ステップＳＴ６）
ステップＳＴ６においては、画素ブロックＢＬＫごとに電荷蓄積時間Ｔ_ＢＬＫが割り当てられ、画素ブロックＢＬＫごとの露出制御が実行される。

電荷蓄積時間決定部３２３は、照度取得部３２２から入力された輝度レベルの平均値＜Ｙ_ＢＬＫ＞を第２のプリセットチャートに照ら合わせ、画素ブロックＢＬＫごとの電荷蓄積時間Ｔ_ＢＬＫを決定する。電荷蓄積時間決定部３２３は、決定した電荷蓄積時間Ｔ_ＢＬＫを制御信号ＳＣＴＬとしてＣＭＯＳイメージセンサ１のレジスタ１４に出力する。

遮光領域１０２の画素回路１１に対して、電荷蓄積時間決定部３２３は、電荷蓄積時間を行毎に、４Ｔ，Ｔ，Ｔ／４，Ｔ，…のようにずらして設定する。

（ステップＳＴ７）
ステップＳＴ７においては、画素ブロックＢＬＫごとに異なる電荷蓄積時間Ｔ_ＢＬＫ、すなわち異なる露光時間にて撮像が実行される。

図１１は、図９に図示するステップＳＴ７の処理を説明するための有効画素領域の概略図である。ただし、図１１では、説明の簡略化のため、信号線等が適宜省略されている。
図１２は、図９に図示するステップＳＴ７における画素回路のタイミングチャートである。

図１１に図示するように、有効画素領域１０１には、３２×３２個の画素ブロックＢＬＫが形成されている。適宜、任意の画素ブロックＢＬＫを画素ブロックＢＬＫ（ｋ、ｌ）と示す（ｋ＝ｌ＝１，２，…）。一の画素ブロックＢＬＫには、６４個の小画素ブロックＢＬＫαで形成されている。適宜、任意の小画素ブロックＢＬＫαを小画素ブロックＢＬＫα（ｎ、ｌ）と示す（ｎ＝１，２，…）。

たとえば、前述のステップＳＴ６の処理にて、画素ブロックＢＬＫ（１，１）の電荷蓄積時間Ｔ_ＢＬＫがＴ、画素ブロックＢＬＫ（１，２）の電荷蓄積時間Ｔ_ＢＬＫが４Ｔ、画素ブロックＢＬＫ（１，３）の電荷蓄積時間Ｔ_ＢＬＫがＴ／４のように決定されたものとする。

以下の説明では、有効画素領域１０１における、３つの画素ブロックＢＬＫに対して説明する。

画素ブロックＢＬＫごとに電荷蓄積時間Ｔ_ＢＬＫが異なるため、電荷蓄積時間Ｔ_ＢＬＫが最も長い画素ブロックＢＬＫからリセット制御が開始される。すなわち、画素ブロックＢＬＫ（１，２）、ＢＬＫ（１，１）、ＢＬＫ（１，３）の順にリセットが実行される。

小画素ブロックＢＬＫα（１，２）内の画素回路１１を一括してリセットするため、リセット制御回路１７は、パルス状の画素ブロック選択信号ＳＢＳを画素ブロック選択信号線ＢＳＬ（２）に供給する。

行駆動回路１３は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（１）に供給すると同時に、パルス状のメイン駆動信号ＳＭＴＲＮをメイン転送信号線ＭＴＲＮＬ（１）に供給する。

パルス幅の期間、トランジスタ１０３がオン状態に保持されることにより、転送信号線ＴＲＮＬ（１）には、メイン駆動信号ＳＭＴＲＮが駆動信号ＳＴＲＮとして供給される。

その結果、小画素ブロックＢＬＫα（１，２）内の全ての転送トランジスタ１１２およびリセットトランジスタ１１３が同時にオン状態となり、小画素ブロックＢＬＫα（１，２）内の画素回路１１に対してリセットが実行される（破線Ａの時刻ｔ１ａ）。

次に、小画素ブロックＢＬＫα（１，１）内の画素回路１１を一括してリセットするため、リセット制御回路１７は、パルス状の画素ブロック選択信号ＳＢＳを画素ブロック選択信号線ＢＳＬ（１）に供給する。

行駆動回路１３は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（１）に供給すると同時に、パルス状のメイン駆動信号ＳＭＴＲＮをメイン転送信号線ＭＴＲＮＬ（１）に供給する。

小画素ブロックＢＬＫα（１，２）の場合と同様に、小画素ブロックＢＬＫα（１，１）内の画素回路１１に対してリセットが実行される（破線Ｂの時刻ｔ１ｂ）。

続いて、小画素ブロックＢＬＫα（１，３）内の画素回路１１を一括してリセットするため、リセット制御回路１７は、パルス状の画素ブロック選択信号ＳＢＳを画素ブロック選択信号線ＢＳＬ（３）に供給する。

行駆動回路１３は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（１）に供給すると同時に、パルス状のメイン駆動信号ＳＭＴＲＮをメイン転送信号線ＭＴＲＮＬ（１）に供給する。

小画素ブロックＢＬＫα（１，２）の場合と同様に、小画素ブロックＢＬＫα（１，３）内の画素回路１１に対してリセットが実行される（破線Ｃの時刻ｔ１ｃ）。

電荷の読み出しは、ステップＳＴｂと同様にして行単位で実行される（実線の時刻ｔ４）。

続いて、小画素ブロックＢＬＫα（２，２）、ＢＬＫα（２，１）、ＢＬＫα（２，３）の順にリセットが実行される。

このようにして、画素ブロックＢＬＫ内の全ての画素回路１１に対して順次リセットおよび電荷の読み出しが実行される。他の画素ブロックＢＬＫに対しても同様に、リセットおよび電荷の読み出しが実行される。

遮光領域１０２の画素回路１１に対しても同様に、ステップＳＴ７の処理が実行される。

ところで、図１２に図示するように、時刻ｔにおいては、各々異なる行で電荷の読み出し（実線Ｄ参照）、３系統のリセット（破線Ａ〜Ｃ参照）が同時に実行される。このときは、行駆動回路１３およびリセット制御回路１７が選択行を替えながら、時分割で電荷の読み出しおよびリセットを実行する。

たとえば、３０フレーム／秒の撮像では、１行当たりの処理時間は、（１／３０／２０４８）秒、およそ１６μ秒である。３系統のリセットであれば、この時間内にＣＭＯＳイメージセンサ１の一連の処理が完了することができる。

（ステップＳＴ８）
ステップＳＴ８においては、画像処理が実行される。

画素ブロックＢＬＫごとに、露光時間が異なるため、撮像画像全体で明るさが均一ではない。したがって、画像処理の際に、撮像画像全体の明るさが均一となるように、ゲインを調整する必要がある。

そこで、カメラ制御部３２は、各画素ブロックＢＬＫの画素回路１１から取得した画像データ（電圧信号ＳＩＧ）ごとに、電荷蓄積時間Ｔ_ＢＬＫの逆数に比例したゲインを掛ける。

電荷蓄積時間Ｔ_ＢＬＫが４Ｔ，Ｔ．Ｔ／４であった場合、撮像画像の階調が１０ビットであれば、カメラ制御部３２は、各々の画素ブロックＢＬＫの画像データごとに、１倍（０ｄＢ）、４倍（１２ｄＢ）、１６倍（２４ｄＢ）のゲインを掛ける。

この処理により、撮像画像の階調は１４ビットとなるが、暗部のゲインは１倍であるため、実質的なノイズのレベルは変化しない。したがって、ダイナミックレンジを広げることができる。

各々の画素ブロックＢＬＫから取得した画像データを合成する際には、画像データのつなぎ目（境界）において、明るさの段差が生じる場合がある。

そのため、カメラ制御部３２は、画像データのつなぎ目が滑らかに変化するように、輝度レベルを低周波成分と高周波成分とに分離し、低周波成分の段差をぼかす等の補正処理を行う。

カメラ制御部３２は、上述した処理の他、カラー補間、γ補正、ＲＧＢ変換処理、ＹＵＶ変換処理等を行う。

カメラ制御部３２は、遮光領域１０２の画素回路１１が出力する暗電流を測定し、画像処理の際に、生成された撮像画像データから暗電流によるノイズを差し引く処理も行う。

その後、データ出力部３３は、カメラ制御部３２によって画像処理が施されたデータをモニタや外部メモリに出力する。

本実施形態によれば、画素領域が複数のブロックに分割されており、選択制御部は、画素ブロック内の画素回路１１が蓄積した電荷を排出するためのリセット制御を画素ブロックＢＬＫ単位で一括して実行する。選択制御部は、所望する画素ブロックＢＬＫを選択し、選択した画素ブロックＢＬＫ毎にリセット制御のタイミングを変化させ、異なる電荷蓄積時間を割り当てることから、次の効果を得ることができる。

画素ブロックＢＬＫごとに露光時間を調整することができるため、逆光のように撮像画面中に極端な明暗が生じた場合でも、白飛び等のノイズを低減させ、ダイナミックレンジを広げることができる。

たとえば、本来１０ビットの階調しかないＣＭＯＳイメージセンサであっても、感度を保持したままダイナミックレンジを広げて１２ビット以上の階調で撮像画像を表現することができる。

電子シャッタのタイミングを変化させて複数回撮像し、複数枚の撮像画像を合成する処理を実行せずとも、１回の撮像で最適な撮像画像を取得することができる。したがって、余分なフレームバッファを用意する必要がないという利点もある。

なお、画素部１０の分割数は、１２８×１２８のように、好適に設定可能であるが、分割数が多くなると、リセットや電荷の読み出しなど、一連の処理に時間がかかる場合がある。この場合には、複数系統のリセットに対して各々個別にシフトレジスタを配置し、リセットのタイミングを調整することができる。

（遮光領域の第１変形例）
次に、遮光領域１０２の変形例について、図１３を参照しながら説明する。

図１３は、本発明に係る遮光領域の変形例を示す概略図である。

図１３に図示するように、斜線で示される遮光領域１０２ａは、画素ブロックに分割されていない。

そのため、遮光領域１０２ａにおけるリセット制御は、行ごとに、有効画素領域１０１における最長の電荷蓄積時間Ｔ_ＢＬＫで実行される。

たとえば、ステップＳＴ６の処理において、電荷蓄積時間決定部３２３が決定した電荷蓄積時間Ｔ_ＢＬＫのうち、最長の電荷蓄積時間Ｔ_ＢＬＫが２Ｔであったものとする。

この場合、ステップＳＴ７において、遮光領域１０２の画素回路１１に対しては、電荷蓄積時間Ｔ_ＢＬＫが２Ｔとなるように、行ごとにリセット制御が実行される。有効画素領域１０１の画素回路１１に対しては、ステップＳＴ６、ＳＴ７のように、画素ブロックＢＬＫ単位でリセット制御が実行される。

カメラ制御部３２は、他の電荷蓄積時間で得られた暗電流（ノイズ）値に対しては、暗電流値に電荷蓄積時間の比を掛け合わせた値を生成された撮像画像データから差し引く。

たとえば、他の電荷蓄積時間Ｔ_ＢＬＫがＴ，Ｔ／２であった場合、カメラ制御部３２は、電荷蓄積時間Ｔ_ＢＬＫがＴ場合の暗電流には、１／２を掛け合わせ、電荷蓄積時間Ｔ_ＢＬＫがＴ／２場合の暗電流には、１／４を掛け合わせる。

これにより、暗電流ノイズを低減させることができる。

（遮光領域の第２変形例）
図１４は、本発明に係る遮光領域の変形例を示す概略図である。

図１４に図示するように、遮光領域１０２の一部のみが画素ブロックに分割されていてもよい。この場合、画素ブロックＢＬＫに対しては、画素ブロックＢＬＫごとにリセット制御が実行され、分割されていない画素領域に対しては、最長の電荷蓄積時間Ｔ_ＢＬＫでリセット制御が実行される。

（第２実施形態）
カメラ制御部３２およびＣＭＯＳイメージセンサ１間において、画素ブロック数に応じたデータが送受信される。このため、画素領域の分割数が増加に伴って、データ転送量も増加する。

第１実施形態のように、画素領域が３２×３２個の画素ブロックＢＬＫに分割され、各々の画素ブロックＢＬＫに対して、２ビットのデータ（メイン転送信号ＭＴＲＮＬ、画素ブロック選択信号ＳＢＳ用）をリセット制御に割り当てるものとすると、２５６バイトのデータがカメラ制御部３２およびＣＭＯＳイメージセンサ１間で送受信される。データの送受信に必要なシフトレジスタ１６の個数も転送データ分必要である。

第２実施形態では、データの転送量を削減するため、複数の画素ブロックＢＬＫで一の方形領域が形成され、方形領域ＡＲＡごとに露出制御が実行される。以下、図１５を参照しながら、方形領域について説明する。

図１５は、第２実施形態に係る方形領域の構成例を説明するための概念図である。

図１５に図示するように、有効画素領域１０１ａ（撮像画面）に、５つの方形領域ＡＲＡ１〜５が系形成されている。各々の方形領域ＡＲＡは、そのサイズ、形成される位置が異なっている。

たとえば、人物のような被写体ＯＢＪ１周辺は、細かく露出制御を行うため、少数の画素ブロックＢＬＫ（たとえば３×３個）で方形領域ＡＲＡ１、２が形成されている。太陽のような照度が高い背景ＯＢＪ２は、大まかに露出制御を行うため、多数の画素ブロックＢＬＫ（たとえば１０×１０個）で方形領域ＡＲＡ３が形成されている。

一の方形領域ＡＲＡに必要な位置に関するデータは、方形領域ＡＲＡの原点Ｏの座標、幅Ｈ、高さＶである。各々に１ビットのデータを割り当て、リセット制御用のデータも含めるものとすると、５ビット×５（正方領域の個数）＝２５ビット程度で方形領域ＡＲＡを定義することができる。

なお、撮像画面に縦スジや横スジのようなノイズが混入するのを防止するためにも、方形領域ＡＲＡも略正方形となるように定義することが望ましい。画素ブロックＢＬＫを略正方形になるように画素領域を分割すれば、容易に方形領域ＡＲＡを定義できるという利点がある。

なお、方形領域ＡＲＡは、有効画素領域１０１に形成される。このため、第２実施形態の説明では、有効画素領域１０１の画素ブロックＢＬＫ等について説明する。

方形領域ＡＲＡを定義するため、カメラ３０ａは、図１６に図示する構成を採っている。

図１６は、第２実施形態に係るカメラの構成例を示すブロック図である。ただし、図１６は、第２実施形態に係るカメラの主要部のみを図示している。

図１６に図示するように、カメラ制御部３２ａは、メモリ３２１、照度取得部３２２、電荷蓄積時間決定部３２３、および方形領域定義部３２４を有する。

方形領域定義部３２４は、照度取得部３２２から入力された画素ブロックＢＬＫごとの輝度レベルの平均値＜Ｙ_ＢＬＫ＞と、有効画素領域１０１全体に亘る輝度レベルの平均値＜Ｙ＞とに基づいて、方形領域ＡＲＡを定義する。

具体的には、方形領域定義部３２４は、平均値＜Ｙ_ＢＬＫ＞と、平均値＜Ｙ＞との差（単に輝度レベル差ともいう）が所定の基準値を超えるか否かを判断して、平均値＜Ｙ_ＢＬＫ＞が平均値＜Ｙ＞からかけ離れている画素ブロックＢＬＫを特定する。

方形領域定義部３２４は、輝度レベル差が大きい複数の画素ブロックを一纏めとして方形領域ＡＲＡを定義する。定義する方形領域ＡＲＡの数は、一でも複数でもよい。複数の方形領域ＡＲＡが互いに連続する必要はない。

方形領域ＡＲＡの定義の際に、方形領域定義部３２４が、被写体に応じて方形領域ＡＲＡを定義してもよい。たとえば、人物のような被写体ＯＢＪ１に対しては（図１５参照）、小さな方形領域ＡＲＡを複数定義することによって（たとえばＡＲＡ１，２）、細かな露出制御を行うことができる。ユーザが方形領域ＡＲＡを指定して、指定した方形領域ＡＲＡのみ、細かな露出制御を行うことようにすることもできる。

電荷蓄積時間決定部３２３は、照度取得部３２２から入力された輝度レベルの平均値＜Ｙ_ＢＬＫ＞を第２のプリセットチャートに照ら合わせ、方形領域ＡＲＡごとの電荷蓄積時間Ｔ_ＢＬＫを決定する。

以下に、図１７を参照しながら、第２実施形態に係るカメラの動作例について説明する。

図１７は、第２実施形態に係るカメラの動作例を示すフローチャートである。

図１７に図示するように、ステップＳＴ１〜第５ステップＳＴ５の処理後（図９参照）、次のステップＳＴ６ａ、ＳＴ７ａが実行される。

（ステップＳＴ６ａ）
ステップＳＴ６ａにおいては、方形領域ＡＲＡが定義される。

方形領域定義部３２４は、照度取得部３２２から入力された画素ブロックＢＬＫごとの輝度レベルの平均値＜Ｙ_ＢＬＫ＞と、有効画素領域１０１全体に亘る輝度レベルの平均値＜Ｙ＞とに基づいて、方形領域ＡＲＡを定義する。

（ステップＳＴ７ａ）
電荷蓄積時間決定部３２３は、照度取得部３２２から入力された輝度レベルの平均値＜Ｙ_ＢＬＫ＞を第２のプリセットチャートに照ら合わせ、方形領域ＡＲＡごとの電荷蓄積時間Ｔ_ＢＬＫを決定する。

方形領域ＡＲＡ以外の画素ブロックＢＬＫに対しては、第１実施形態におけるステップＳＴ７と同様の処理が実行され、画素ブロックＢＬＫごとの電荷蓄積時間Ｔ_ＢＬＫが決定される。

（ステップＳＴ８ａ）
方形領域ＡＲＡに対しても、第１実施形態におけるステップＳＴ７と同様の処理が実行される。すなわち、方形領域ＡＲＡ内の画素ブロックＢＬＫは、割り当てられた同一の電荷蓄積時間Ｔ_ＢＬＫでリセットおよび電荷の読み出しが実行される。

方形領域ＡＲＡ以外の画素ブロックＢＬＫに対しても、割り当てられた電荷蓄積時間Ｔ_ＢＬＫでリセットおよび電荷の読み出しが実行される。

（ステップＳＴ８）
その後、第１実施形態におけるステップＳＴ８と同様の画像処理が実行される。

第２実施形態によれば、方形領域ＡＲＡごとに露出制御を実行できるため、転送データ量を削減することができる。

監視カメラは、絵の美しさよりも情報量が多いことが重要である。本カメラは、フレームレート等を変更することなく、特定の領域の露出を代えることができる。監視中に異変が生じた場合、本カメラは、異変が生じた領域の画像が鮮明となるように、この領域のみの露出を変化させることができるため、監視カメラのような用途に好適である。

（第３実施形態）
開口率向上のためには、行方向におけるブロックの分割数を減らし、一の画素ブロックＢＬＫができるだけ多くの画素回路１１で形成されるようにすることが望ましい。スイッチ回路ＳＷや画素ブロック選択信号線ＢＳＬの形成領域を確保しつつ、如何に各画素回路１１の光学的な均一性を確保するかが重要となる。

第３実施形態では、スイッチ回路ＳＷおよび画素ブロック選択信号線ＢＳＬを分散して配置することによって、開口率を向上させている。

図１８は、第３実施形態に係る画素部の構成例を示す詳細なブロック図である。ただし、図１８には、画素部１０一部のみが図示され、リセット信号線ＲＳＴＬや行選択回路等の構成要素が適宜省略されている。

図１８に図示するように、画素部１０ａの有効画素領域１０１において、画素ブロックＢＬＫは、４×４個の画素回路１１で形成されている。行方向に連続した４個の画素回路１１によって、小画素ブロックＢＬＫαが形成されている。

第１実施形態においては、列方向のスイッチ回路ＳＷは、共通の画素ブロック選択信号線ＢＳＬ（ｌ）に接続されている（図３参照）のに対し、第３実施形態においては、スイッチ回路ＳＷ１〜ＳＷ４は、行ごとに１列ずづ、ずれて配置されている。

一の小画素ブロックＢＬＫα内の画素回路１１を制御するためには、スイッチ回路ＳＷに１本の画素ブロック選択信号線ＢＳＬ、およびメイン転送信号線ＭＴＲＮＬが接続されている必要がある。

したがって、スイッチ回路ＳＷ１〜ＳＷ４には、４本の画素ブロック選択信号線ＢＳＬ（ｍ）〜ＢＳＬ（ｍ＋３）が各々接続されている。なお、画素ブロック選択信号線ＢＳＬ（ｍ）の本数は、画素ブロックＢＬＫ内の行方向の画素回路１１の数と同じである。

各画素ブロック選択信号線ＢＳＬは、一端がリセット制御回路１７に接続されている。

図１９は、図１８に図示する画素部の等価回路図である。図１９は、図１８と同様に、画素部１０一部のみが図示され、リセット信号線ＲＳＴＬや行選択回路等の構成要素が適宜省略されている。

図１９に図示する画素回路１１は、列方向の４つの光電変換素子１１１で一のフローティングディフュージョンＦＤ，リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を共有している。

より具体的には、列方向の４つの光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が各々の転送トランジスタ１１２のソースに接続されている。

フローティングディフュージョンＦＤには、列方向の４つの転送トランジスタ１１２のドレインが共通に接続され、一のリセットトランジスタ１１３のソース、および一の増幅トランジスタ１１４のゲートが接続されている。

スイッチ回路ＳＷ１〜ＳＷ４は、スイッチとしてのトランジスタ１０３で構成されている。スイッチ回路ＳＷ１〜ＳＷ４のトランジスタ１０３は、ゲートが画素ブロック選択信号線ＢＳＬ（ｍ）に接続され、ソースが転送信号線ＴＲＮＬ（ｎ）に接続され、ドレインがメイン転送信号線ＭＴＲＮＬ（ｎ）に接続されている。

一方、遮光領域１０２は、行方向に４行単位で分割されている。遮光領域１０２は、図１８に図示する構成と同様に、列方向に関しては、４つの光電変換素子１１１で転送トランジスタ１１２以外のトランジスタを共有している。

図１９に図示する画素部１０ａの制御方法は、第１実施形態と同様であって、画素ブロックＢＬＫごとにリセット制御が実行される。

このとき、リセット制御回路１７は、パルス状の画素ブロック選択信号ＳＢＳを４本の画素ブロック選択信号線ＢＳＬ（ｍ）〜ＢＳＬ（ｍ＋３）に供給すると共に、行駆動回路１３は、パルス状のメイン駆動信号ＳＭＴＲＮをメイン転送信号線ＭＴＲＮＬ（ｎ）に供給する。

これによって、スイッチ回路ＳＷ１〜ＳＷ４のトランジスタ１０３がオン状態となり、行駆動回路１３が、適宜パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に供給することによって、リセット制御が実行される。

画素部１０に、図１５に図示する方形領域ＡＲＡを設け、方形領域ＡＲＡごとにリセット制御を実行することもできる。

第３実施形態によれば、スイッチ回路ＳＷや画素ブロック選択信号線ＢＳＬ等の各種信号線の配置形状が均一化され、各画素回路は光学的な均一性を得ることができる。

近年、半導体基板上に回路を積層した後、この半導体基板のシリコン層を研磨等によって薄型化した裏面照射型ＣＭＯＳイメージセンサが注目されている。裏面照射型ＣＭＯＳイメージセンサは、半導体基板の裏面から光が入射されるため、上層配線層の配線パターンの不均一性に影響しない。

本画素部を裏面照射型ＣＭＯＳイメージセンサに適用することで、スイッチ回路ＳＷや画素ブロック選択信号線ＢＳＬは形成場所等の制約を受けることがなく、柔軟なレイアウトが可能となる。

上述した第１〜第３実施形態に係るＣＭＯＳイメージセンサを搭載したカメラが実行するプログラムは、半導体メモリ、磁気ディスク、光ディスク、フロッピー（登録商標）ディスク等の記録媒体、この記録媒体をセットしたコンピュータによりアクセスし上記プログラムを実行するように構成可能である。

第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す構成概略図である。 第１実施形態に係る画素部の構成例を示す概略図である。 第１実施形態に係る画素部の構成例を示す詳細なブロック図である。 第１実施形態に係る小画素ブロックを形成する画素回路の例を示す等価回路図である。 第１実施形態に係る任意の小画素ブロックが選択された場合の各画素回路の動作例を示すタイミングチャートである。 第１実施形態に係るＣＭＯＳイメージセンサを搭載したカメラの構成例を示すブロック図である。 第１実施形態に係る第１のプリセットチャートの一例を示す図である。 第１実施形態に係る第２のプリセットチャートの一例を示す図である。 第１実施形態に係るカメラの動作例を示すフローチャートである。 図９に図示するステップＳＴ１における画素回路のタイミングチャートである。 図９に図示するステップＳＴ７の処理を説明するための有効画素領域の概略図である。 図９に図示するステップＳＴ７における画素回路のタイミングチャートである。 本発明に係る遮光領域の変形例を示す概略図である。 本発明に係る遮光領域の変形例を示す概略図である。 第２実施形態に係る方形領域の構成例を説明するための概念図である。 第２実施形態に係るカメラの構成例を示すブロック図である。 第２実施形態に係るカメラの動作例を示すフローチャートである。 第３実施形態に係る画素部の構成例を示す詳細なブロック図である。 図１８に図示する画素部の等価回路図である。

符号の説明

１…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路、１２…行選択回路、１３…行駆動回路、１４…レジスタ、１５…画素ブロック制御回路、１６…シフトレジスタ群、１７…リセット制御回路、１８…定電流源回路、１９…感知回路、２０…Ａ／Ｄ変換回路、２１…水平転送回路、２２…出力回路、３０…カメラ、３１…光学系、３２…カメラ制御部、３３…データ出力部、１０１…有効画素領域、１０２…遮光領域、１０３…トランジスタ、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、３１１…レンズ、３１２…絞り、３１３…ローパスフィルタ、３２１…メモリ、３２２…照度取得部、３２３…電荷蓄積時間決定部、３２４…方形領域定義部、ＡＲＡ…方形領域、ＢＬＫ…画素ブロック、ＢＬＫα…小画素ブロック、ＢＳＬ…画素ブロック選択信号線、ＦＤ…フローティングディフュージョン、ＲＳＴＬ…リセット信号線、ＳＥＬＬ…選択信号線、ＳＲＳＴ…リセット信号、ＳＷ…スイッチ回路、ＴＲＮＬ…転送信号線

Claims (10)

1. 入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域が複数のブロックに分割され、当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックと、
   所望する上記画素ブロックを選択し、選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する選択制御部と
   を有し、
   上記選択制御部は、
   選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる
   撮像素子。
2. 上記選択制御部は、
   上記各々の画素ブロックごとの輝度から求められた照度が高くなるに連れて、上記電荷蓄積時間を短く割り当てる
   請求項１記載の撮像素子。
3. 上記各々の画素回路は、
   蓄積した電荷を所定のノードに転送する転送スイッチを各々有し、
   上記選択制御部は、
   選択した画素ブロック内の画素回路に対してのみリセット制御を実行するためのスイッチ回路を上記画素ブロックごとに一つ有し、
   上記各々のスイッチ回路は、
   各々が同一列に配置され、当該スイッチ回路の状態をオンまたはオフに制御するための第１および第２の制御線に接続され、上記選択制御部が当該第１の制御線に供給する第１の制御信号および第２の制御線に供給する第２の制御信号に基づいて、上記画素ブロック内の各々の画素回路が有する全ての転送スイッチをオンまたはオフに一斉に切り替える
   請求項２記載の撮像素子。
4. 上記各々の画素ブロックは、
   当該画素ブロックの形状が略正方形となるように、Ｎ×Ｎ（Ｎ＝２，３…）個の上記画素回路で形成されている
   請求項３記載の撮像素子。
5. 上記第１の制御線は、Ｎ本に分割され、
   上記各々のリセット制御回路は、
   同一の上記画素ブロック内において、行ごとに異なる位置に分散されて配置され、分割された上記第１の制御線のいずれかに接続され、
   上記選択制御部は、
   Ｎ本の上記第１の制御線に上記第１の制御信号を各々供給し、上記画素ブロック内の各々の画素回路のリセット制御を一括して実行する
   請求項４記載の撮像素子。
6. 上記画素領域は、
   上記入射光を遮光する遮光領域を含み、
   上記遮光領域は、
   ライン単位で画素ブロックが形成されている
   請求項１から５のいずれか一に記載の撮像素子。
7. 上記画素領域は、
   上記入射光を遮光する遮光領域を含み、
   上記選択制御部は、
   上記遮光領域に対しては、割り当てる電荷蓄積時間のうち、最長の電荷蓄積時間を割り当てる
   請求項１から５のいずれか一に記載の撮像素子。
8. 撮像素子と、
   上記撮像素子の画素領域に対して入射光を導く光学系と、
   上記撮像素子を制御する制御部と、
   上記制御に基づいて上記撮像素子が出力した出力信号を処理する信号処理部と
   を有し、
   上記撮像素子は、
   入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域が複数のブロックに分割され、当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックと、
   所望する上記画素ブロックを選択し、選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する選択制御部と
   を有し、
   上記選択制御部は、
   選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる
   カメラ。
9. 入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域を複数のブロックに分割し、
   当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックのうち、所望する上記画素ブロックを選択する第１のステップと、
   上記第１のステップで選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する第２のステップと
   を有し、
   上記第２のステップにおいては、
   選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる
   撮像素子の制御方法。
10. 入射光を光電変換によって電荷に変換する複数の画素回路がマトリクス状に配列され形成された画素領域を複数のブロックに分割し、
    当該各々のブロックが有する所定数の画素回路を一の単位とする複数の画素ブロックのうち、所望する上記画素ブロックを選択する第１の処理と、
    上記第１の処理で選択した画素ブロック内の各々の画素回路が蓄積した電荷を排出するためのリセット制御を一括して実行する第２の処理と
    を有し、
    上記第２の処理においては、
    選択した画素ブロック毎に上記リセット制御を実行するタイミングを変化させ、異なる電荷蓄積時間を割り当てる
    ことをコンピュータに実行させるプログラム。

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