JP2009296276A

JP2009296276A - 撮像装置およびカメラ

Info

Publication number: JP2009296276A
Application number: JP2008147388A
Authority: JP
Inventors: Toshiyuki Nishihara; 利幸西原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-06-04
Filing date: 2008-06-04
Publication date: 2009-12-17

Abstract

【課題】ノイズを防止し、被写体の明暗に係わらず高感度で色再現性のよい撮像画像を取得することができる撮像装置およびカメラを提供する。
【解決手段】光電変換によって入射光を電荷に変換する複数の画素回路１１Ｒ，１１Ｇ，１１Ｂと、画素回路よりも感度が高い複数のホワイト画素回路１１とが、隣接して配列されている。複数の画素回路には、転送信号線ＴＲＮＬが共通に接続され、複数のホワイト画素回路１１には、転送信号線ＷＴＲＮＬが共通に接続されている。行駆動回路は、転送信号線ＴＲＮＬと、転送信号線ＷＴＲＮＬとに所定の制御信号を独立して供給し、複数の画素回路と、複数のホワイト画素回路１１とを独立して制御できる。行駆動回路は、単位フレーム間において、複数のホワイト画素回路１１が蓄積した電荷を排出するリセット制御を複数の画素回路が蓄積した電荷を排出するリセット制御よりも多く実行する。
【選択図】図２

Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像装置およびカメラに関するものである。

近年のＣＭＯＳイメージセンサには、感度を向上させるため、ホワイトフィルタが被された画素回路が用いられている。このような画素回路をホワイト画素回路という。ホワイトフィルタは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の画素回路に使用されるカラーフィルタよりも多くの光を通過させるため、ホワイト画素回路は、Ｒ，Ｇ，Ｂの画素回路よりも感度が高い。したがって、ホワイト画素回路は、暗い場所での撮像に有利である。

一方で、ホワイト画素回路は、明るい場所での撮像において、白飛びなどの現象を引き起こすことがある。これは、ホワイト画素回路のフォトダイオード等に蓄積された電荷が、Ｒ，Ｇ，Ｂの画素回路のものよりも（３倍強）早く飽和するにもかかわらず、ホワイト画素回路に対して行われる電荷蓄積期間が、Ｒ，Ｇ，Ｂの画素回路に対して行われるものと同一であるからである。

ホワイト画素回路に蓄積された電荷の飽和を防ぐために、ホワイト画素回路に対して行われる電荷蓄積期間をＲ，Ｇ，Ｂの画素回路に対して行われるものよりも短く（１／３程度）する方法がある。

しかし、この方法では、Ｒ，Ｇ，Ｂの画素回路のフォトダイオード等に蓄積される電荷量も少なくなるため、色再現性が悪化するという問題がある。

そこで、ホワイト画素回路とＲ，Ｇ，Ｂの画素回路とを独立して駆動することで、ホワイト画素回路の電荷蓄積時間をＲ，Ｇ，Ｂの画素回路のものよりも選択的に短くすることができる撮像装置が特許文献１，２に開示されている。

以下、特許文献１，２が開示する撮像装置の概要について、図１２および図１３を参照しながら説明する。

図１２は、画素回路がベイヤ型に配列された画素部の構成を示す図である。図１３は、図１２に図示する画素部を採用した撮像装置の動作を示す図である。

図１２に図示するように、画素部３０には、Ｒの画素回路３１、Ｇの画素回路３２、Ｂの画素回路３３、およびホワイト画素回路３４がベイヤ型に配列されている。

第ｎ行目に配列されたＲの画素回路３１およびＧの画素回路３２には、各々の画素回路を駆動するための転送信号線ＴＲＮＬ（ｎ）、リセット信号線ＲＳＴＬ（ｎ）および選択信号線ＳＥＬＬ（ｎ）が共通に接続されている。

第（ｎ＋１）行目に配列されたＢの画素回路３３およびホワイト画素回路３４にも、転送信号線ＴＲＮＬ（ｎ＋１）、リセット信号線ＲＳＴＬ（ｎ＋１）および選択信号線ＳＥＬＬ（ｎ＋１）が共通に接続されている。

各々の画素回路には、列方向に垂直信号線ＶＳＬが接続されている。

図１３に図示する破線Ａは、画素回路３１〜３３のリセット（電子シャッタ）が行方向（アドレス）に沿って選択的に順次実行されることを示している。リセットとは、光電変換によって画素回路に蓄積された電荷を排出することをいう。

破線Ｂは、ホワイト画素回路３４のリセットが行方向に沿って選択的に順次実行されることを示している。

一方、実線Ｃは、画素回路３１〜３３およびホワイト画素回路３４に蓄積された電荷の読み出しが行方向に沿って順次実行されることを示している。

図１３に図示するように、Ｒ，Ｇ，Ｂの画素回路３１〜３３が電荷を蓄積する電荷蓄積期間Δｔａは、破線Ａと実線Ｃとの時間間隔で示される。ホワイト画素回路３４が電荷を蓄積する電荷蓄積期間Δｔｂは、破線Ｂと実線Ｃとの間隔で示される。

このように、リセットは、Ｒ，Ｇ，Ｂの画素回路３１〜３３とホワイト画素回路３４とが独立したタイミングで駆動されることにより実行される。これに対し、電荷の読み出しは、画素回路の区別なく、各行ごとに一括で実行される。
特開２００７−２１４８３２号公報特開２００７−２０８８８５号公報

ホワイト画素回路３４は、画素回路３１〜３３と混在して配置されているため、画素回路３１〜３３の電荷蓄積期間Δｔａ中にも、ホワイト画素回路３４のフォトダイオード等は、光電変換によって電荷を蓄積している。

したがって、ホワイト画素回路３４の電荷蓄積期間Δｔｂを画素回路３１〜３３の電荷蓄積期間Δｔａより短くしても、ホワイト画素回路３４の電荷蓄積開始前（期間Δｔｃ）に飽和状態に達することがある。

ホワイト画素回路３４に蓄積されている電荷が飽和状態に達すると、図１２に図示するように、近傍の画素回路３１〜３３に飽和した電子が流れ込む。この飽和した電子が流れ込む範囲は、画素回路のおよそ数個分である。このような現象は、ブルーミング現象と原理的に同一であり、撮像画像に混入するノイズの原因となる。

一方、ホワイト画素回路３４の電荷蓄積開始前の期間Δｔｃにおいて、当該画素回路の電荷が飽和状態に達する場合もある。たとえば入射光が強い場合、ホワイト画素回路３４だけではなく、Ｒ，Ｇ，Ｂの画素回路３１〜３３も電荷が飽和状態に達する。

この場合、ホワイト画素回路３４は白飛び現象を引き起こし、ホワイト画素回路３４の飽和した電子が周辺の画素回路に拡散されるが、Ｒ，Ｇ，Ｂの画素回路３１〜３３も多くの光電変換を行っているため、得られる画像は比較的自然色に近い。

したがって、電荷蓄積期間Δｔｂに発生するホワイト画素回路３４の飽和は、電荷蓄積開始前の期間Δｔｃに発生するものよりも深刻なノイズを引き起こす。

図１２に図示するように、画素回路の電荷蓄積開始前に発生するノイズの防止策には、次のような一般的な方法が採られている。

図１４は、画素回路の電荷蓄積開始前に発生するノイズの防止策を説明するための図である。ただし、Ｒ，Ｇ，Ｂの画素回路３１〜３３とホワイト画素回路３４とで同時にリセットが実行される。

図１４の破線Ａに図示するように、画素回路３１〜３３およびホワイト画素回路３４に対して、電子シャッタとしてのリセットが実行される前に、破線Ｂで示されるダミーのリセットが実行される。その後、実線Ｃで示される電荷の読み出しが実行される。

このダミーのリセットは、画素回路３１〜３３およびホワイト画素回路３４の電荷が飽和する前に余分な電荷を排出するものである。その結果、飽和した電荷が周辺の画素回路に拡散されることを防止することができる。

しかし、図１３に図示するように、Ｒ，Ｇ，Ｂの画素回路３１〜３３と、ホワイト画素回路３４とが独立にリセットされる場合、ホワイト画素回路３４の電荷蓄積前に飽和した電荷は、電荷蓄積中の画素回路３１〜３３に流れ込む。

したがって、ホワイト画素回路３４周辺の画素回路３１〜３３から得られる信号は本来のものよりも明るいものとなり、信号処理された画像は不自然に明るくなる。

特許文献１，２が開示する方法では、破線Ａで示されるリセットの直前や、破線Ｂで示されるホワイト画素回路３４に対するリセットの直前にリセットを設けても、ブルーミング現象によるノイズを防止し、色再現性のよい撮像画像を取得することができない。

本発明は、ノイズを防止し、被写体の明暗に係わらず高感度で色再現性のよい撮像画像を取得することができる撮像装置およびカメラを提供することにある。

本発明の第１の観点の撮像装置は、光電変換によって入射光を電荷に変換する複数の画素回路と、上記複数の画素回路に隣接して配列され、当該画素回路よりも感度が高い複数の高感度画素回路と、上記複数の画素回路に共通に接続された第１の制御線と、上記複数の高感度画素回路に共通に接続された第２の制御線と、上記第１の制御線と、上記第２の制御線とに所定の制御信号を独立して供給し、上記複数の画素回路と、上記複数の高感度画素回路とを独立して制御できる制御回路とを有し、上記制御回路は、単位フレーム間において、上記複数の高感度画素回路が蓄積した電荷を排出するリセット制御を上記複数の画素回路が蓄積した電荷を排出するリセット制御よりも多く実行する。

好適には、上記制御回路は、上記高感度画素回路に対して、上記画素回路の電荷蓄積開始から少なくとも当該高感度画素回路の電荷蓄積開始までの期間中に、上記リセット制御を断続的に複数回実行する。

好適には、上記制御回路は、上記リセット制御を上記高感度画素回路の電荷蓄積期間と略同一の間隔で実行する。

好適には、上記制御回路は、上記リセット制御を上記高感度画素回路の電荷蓄積期間よりも短い間隔で実行する。

好適には、上記制御回路は、上記高感度画素回路に対して、上記画素回路の電荷蓄積開始から少なくとも当該高感度画素回路の電荷蓄積開始までの期間中に、上記リセット制御を継続的に実行する。

好適には、上記制御回路は、上記リセット制御の状態を保持する記憶回路を有する。

好適には、上記記憶回路は、上記制御回路から当該記憶回路の記憶状態を制御する制御信号を受けて、上記第２の制御線に上記所定の制御信号を供給する。

好適には、上記複数の画素回路と、上記複数の高感度画素回路とは、ベイヤ型に配列されている。

好適には、記複数の画素回路と、上記複数の高感度画素回路とは、ハニカム型に配列されている。

好適には、上記複数の画素回路と、上記複数の高感度画素回路とは、市松型に配列されている。

本発明の第２の観点のカメラは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、上記撮像装置の出力信号を処理する信号処理部と、を有し、上記撮像装置は、光電変換によって入射光を電荷に変換する複数の画素回路と、上記複数の画素回路に隣接して配列され、当該画素回路よりも感度が高い複数の高感度画素回路と、上記複数の画素回路に共通に接続された第１の制御線と、上記複数の高感度画素回路に共通に接続された第２の制御線と、上記第１の制御線と、上記第２の制御線とに所定の制御信号を独立して供給し、上記複数の画素回路と、上記複数の高感度画素回路とを独立して制御できる制御回路とを有し、上記制御回路は、単位フレーム間において、上記複数の高感度画素回路が蓄積した電荷を排出するリセット制御を上記複数の画素回路が蓄積した電荷を排出するリセット制御よりも多く実行する。

本発明によれば、制御回路は、複数の画素回路に共通に接続された第１の制御線と、複数の高感度画素回路に共通に接続された第２の制御線とに所定の制御信号を独立して供給し、複数の画素回路と、複数の高感度画素回路とを独立して制御する。制御回路は、単位フレーム間において、複数の高感度画素回路が蓄積した電荷を排出するリセット制御を複数の画素回路が蓄積した電荷を排出するリセット制御よりも多く実行する。

本発明によれば、ノイズを防止し、被写体の明暗に係わらず高感度で色再現性のよい撮像画像を取得することができる。

以下、本発明の実施形態を図面に関連付けて説明する。

（第１実施形態）
図１は、第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す構成概略図である。
図２は、第１実施形態に係る画素部の構成例を示す概略図である。

図１に図示するように、ＣＭＯＳイメージセンサ（撮像装置）１は、画素部（撮像エリア）１０、画素回路１１Ｒ、画素回路１１Ｇ、画素回路１１Ｂ、ホワイト画素回路（高感度画素回路）１１、行選択回路１２，行駆動回路（制御回路）１３、定電流源回路１４、感知回路１５、Ａ／Ｄ変換回路１６、水平転送回路１７および出力回路１８を有する。

画素部１０は、画素回路１１Ｒ、１１Ｇ、１１Ｂ、およびホワイト画素回路１１によって構成されている。

画素回路１１Ｒは、赤（Ｒ）色のカラーフィルタが被され、赤色を感知する。画素回路１１Ｇは、緑（Ｇ）色のカラーフィルタが被され、緑色を感知する。画素回路１１Ｂは、青（Ｂ）色のカラーフィルタが被され、青色を感知する。

ホワイト画素回路１１は、カラーフィルタのおよそ３倍強の光量を通過させるホワイトフィルタが被されている。ホワイト画素回路１１は、画素回路１１Ｒ，１１Ｇ，１１Ｂよりも高い感度（少なくとも画素回路１１Ｒ，１１Ｇ，１１Ｂの感度の２倍以上の感度）で白色を感知することができる高感度画素回路である。

より詳細には、図２に図示するように、画素部１０には、画素回路１１Ｒ、１１Ｇ、１１Ｂがベイヤ型に配列されている。

第ｎ（ｎ＝１，２…）行目には、画素回路１１Ｂおよびホワイト画素回路１１が交互に配列され、第（ｎ＋１）行目には、画素回路１１Ｒ，１１Ｇが交互に配列されている。第ｎ行の各信号線にはインデックス（ｎ）を付加して表記している。

第（ｎ＋１）行に配列された画素回路１１Ｒ，１１Ｇには、転送信号線ＴＲＮＬ（ｎ＋１）、リセット信号線ＲＳＴＬ（ｎ＋１）、および選択信号線ＳＥＬＬ（ｎ＋１）が共通に接続されている。

第ｎ行に配列された画素回路１１Ｂおよびホワイト画素回路１１には、リセット信号線ＲＳＴＬ、および選択信号線ＳＥＬＬが共通に接続されているが、画素回路１１Ｂとホワイト画素回路１１とで接続先の転送信号線が異なる。

画素回路１１Ｂには、転送信号線ＴＲＮＬ（ｎ）が接続され、ホワイト画素回路１１には、ホワイト画素回路１１用の転送信号線ＷＴＲＮＬ（ｎ）が接続されている。

転送信号線ＴＲＮＬは、本発明の第１の制御線に対応し、転送信号線ＷＴＲＮＬは、本発明の第２の制御線に対応している。

第ｍ（ｍ＝１，２…）列目に配列された画素回路には、垂直信号線ＶＳＬ（ｍ）が共通に接続されている。

ここで、画素回路１１Ｒ，１１Ｇ，１１Ｂおよびホワイト画素回路１１の回路構成例について説明する。

図３は、第１実施形態に係る画素回路およびホワイト画素回路の一例を示す等価回路図である。

ホワイト画素回路１１および画素回路１１Ｒ，１１Ｇ，１１Ｂの回路構成は、同一なため、ホワイト画素回路１１について説明する。

図３に図示するように、ホワイト画素回路１１は、たとえばフォトダイオードで構成された光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３，増幅トランジスタ１１４，および選択トランジスタ１１５によって構成されている。

光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。以後、光電変換素子１１１が電荷を蓄積することを「画素回路が電荷を蓄積する」ともいう。

各々のトランジスタには、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一例として採用され、各々のトランジスタは、次のような接続形態を取っている。

転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をフローティングディフュージョンＦＤに転送するために、光電変換素子１１１のカソード側とフローティングディフュージョンＦＤとの間に設けられている。転送トランジスタ１１２のゲートには、転送信号線ＷＴＲＮＬ（ｎ）が接続されている。

なお、画素回路１１Ｒ，１１Ｇ，１１Ｂの転送トランジスタ１１２のゲートには、転送信号線ＴＲＮＬが接続されている。

フローティングディフュージョンＦＤには、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。

リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源電圧
ＶＤＤにリセットするために、フローティングディフュージョンＦＤと電源電圧ＶＤＤとの間に設けられている。リセットトランジスタ１１３のゲートには、リセット信号線ＲＳＴＬ（ｎ）が接続されている。

増幅トランジスタ１１４は、選択トランジスタ１１５を介して定電流源回路１４と、定電流源回路１４に接続された垂直信号線ＶＳＬ（ｎ）とによって、ソースフォロワ回路が構成されている。増幅トランジスタ１１４は、ドレインが電源電圧ＶＤＤに、ソースが選択トランジスタ１１５のドレインに接続されている。

選択トランジスタ１１５は、増幅トランジスタ１１４と直列接続となるようにドレインが増幅トランジスタ１１４のソースに接続され、ソースが垂直信号線ＶＳＬ（ｍ）に接続されている。選択トランジスタ１１５は、増幅トランジスタ１１４が増幅した電圧を選択的に垂直信号線ＶＳＬ（ｍ）に出力する。

再び図１を参照し、行選択回路１２は、各々の画素回路を走査するため、行駆動回路１３に行選択信号ＳＡＤを行ごとに順次出力する。

行駆動回路１３を第ｎ行目に配列された画素回路に関連づけながら説明する（図２参照）。

行駆動回路１３は、ホワイト画素回路１１を駆動（制御）するための駆動信号ＳＷＴＲＮを転送信号線ＷＴＲＮＬ（ｎ）に供給する。これにより、ホワイト画素回路１１の転送トランジスタ１１２は、ゲートに駆動信号ＳＷＴＲＮが供給されている期間オン状態となり、ホワイト画素回路１１の光電変換素子１１１に蓄積された電荷がフローティングディフュージョンＦＤに転送される。

行駆動回路１３は、画素回路１１Ｒ，１１Ｇ，１１Ｂに対しては、駆動信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｎ）に供給する。

行駆動回路１３は、ホワイト画素回路１１および画素回路１１Ｒ，１１Ｇ，１１Ｂに蓄積された電荷をリセット（排出）するためのリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に供給する。これにより、各々の画素回路のリセットトランジスタ１１３は、ゲートにリセット信号ＳＲＳＴが供給されている期間オン状態となり、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる。

以後、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされることを単に「画素回路のリセット」ともいう。

行駆動回路１３は、ホワイト画素回路１１および画素回路１１Ｒ，１１Ｇ，１１Ｂに蓄積された電荷を垂直信号線ＶＳＬ（ｍ）に出力するための選択信号ＳＳＥＬを選択信号線ＳＥＬＬ（ｎ）に供給する。これにより、各々の画素回路の選択トランジスタ１１５は、ゲートに選択信号ＳＳＥＬが供給されている期間オン状態となり、増幅トランジスタ１１４によって増幅されたフローティングディフュージョンＦＤの電位が電圧信号ＳＩＧとして垂直信号線ＶＳＬ（ｍ）に出力される。

以後、画素回路に蓄積された電荷が垂直信号線ＶＳＬに出力されることを「画素回路の電荷の読み出し」ともいう。

定電流源回路１４は、図３に図示するように、垂直信号線ＶＳＬ（ｍ）に所定の電流ｉを供給する。この電流ｉの電流値をｉｖ、垂直信号線ＶＳＩＧＬの電位をＶｓｌ、フローティングディフュージョンＦＤのポテンシャルをＶｆｄ、増幅トランジスタ１１４の閾値をＶｔｈと表記すれば、電流値ｉｖは次式で表される。

（数１）
ｉｖ＝（１／２）・β・（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）^２ …（１）

（１）式において、βは所定の定数である。（１）式によれば、電位Ｖｓｌ、ポテンシャルＶｆｄおよび閾値Ｖｔｈの間には、変動比が１に近い線形な関係が成立し、（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）は、一定の値となって、ポテンシャルＶｆｄの変動は、線形的に電位Ｖｓｌに反映される。

感知回路１５は、たとえば電圧比較器が垂直信号線ＶＳＬ（ｍ）ごとに接続されている。詳細は後述するが、画素回路の電荷の読み出し時に、２回のリセットが実行されることにより、垂直信号線ＶＳＬ（ｍ）には、１水平期間ごとに電圧信号ＳＩＧが２回供給される。感知回路１５は、この２つの電圧信号ＳＩＧの差分（電荷の差分）を列ごとに生成し、生成した信号をＡ／Ｄ変換回路１６に出力する。

Ａ／Ｄ変換回路１６は、たとえばカウンタやメモリ等で構成されている。Ａ／Ｄ変換回路１６は、感知回路１５が列ごとに感知した電圧信号ＳＩＧの差分から、水平転送回路１７の制御に基づいて、アナログの電圧信号ＳＩＧをデジタルの電圧信号ＳＩＧに列ごとに変換し、デジタルの電圧信号ＳＩＧを水平転送回路１７に出力する。

水平転送回路１７は、不図示のクロック信号に同期して、Ａ／Ｄ変換回路１６を構成するカウンタやメモリなどを列ごとに順次選択する。水平転送回路１７は、Ａ／Ｄ変換回路１６からデジタル化された電圧信号ＳＩＧが入力されると、この電圧信号ＳＩＧを順次出力回路１８に出力する。

出力回路１８は、水平転送回路１７から入力された電圧信号ＳＩＧを増幅し、増幅した電圧信号ＳＩＧを所定の回路（たとえば信号処理回路）に出力する。

ＣＭＯＳイメージセンサ１の動作を図４および図５に関連づけて説明する。

図４は、第１実施形態に係るＣＭＯＳイメージセンサのタイミングチャートである。図４（Ａ）はリセット信号ＳＲＳＴを示し、図４（Ｂ）は駆動信号ＳＴＲＮを示し、図４（Ｃ）は駆動信号ＳＷＴＲＮを示し、図４（Ｄ）は選択信号ＳＳＥＬを示す。

図５は、第１実施形態に係るＣＭＯＳイメージセンサの選択行アドレスと時間経過との関係を示す図である。図５に図示する時刻ｔ１〜時刻ｔ５、Δｔ１〜Δｔ６は、図４に図示する時刻ｔ１〜時刻ｔ５、Δｔ１〜Δｔ６に対応している。

（第１ステップＳＴ１）
リセットノイズなどを防止するために、図２に図示する第ｎ行目の各画素回路に対してリセットが実行される（第１ステップとする）。第１ステップにおける各々の画素回路に対するリセットは、ダミーリセットともいう。

行選択回路１２は、第ｎ行目の各画素回路を走査するための行選択信号ＳＡＤを行駆動回路１３に出力する。行駆動回路１３は、この行選択信号ＳＡＤを受けて、第ｎ行目の各信号線に所定の信号を出力する。

行駆動回路１３は、パルス状のリセット信号ＳＲＥＴをリセット信号線ＲＳＴＬ（ｎ）に供給する（図４（Ａ）参照）。同時に、行駆動回路１３は、パルス状の駆動信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｎ）に供給し（図４（Ｂ）参照）、パルス状の駆動信号ＳＷＴＲＮを転送信号線ＴＲＮＬ（ｎ）に供給する（図４（Ｃ）参照）。

その結果、ホワイト画素回路１１の転送トランジスタ１１２およびリセットトランジスタ１１３がオン状態となる。同様に、画素回路１１Ｂの転送トランジスタ１１２およびリセットトランジスタ１１３もオン状態となる。各々の画素回路の光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ１）。

第ｎ行目の各画素回路に対するリセットが完了した後、図５に図示するように、第（ｎ＋１）行目の画素回路に対してダミーリセットが実行される（破線Ａ参照）。

（第２ステップＳＴ２）
画素回路１１Ｂが電荷の蓄積を開始する前に、画素回路１１Ｂに対して電子シャッタとしてのリセットが実行される（第２ステップＳＴ２とする）。

行駆動回路１３は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に供給する（図４（Ａ）参照）。同時に、行駆動回路１３は、パルス状の駆動信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｎ）に供給する（図４（Ｂ）参照）。

その結果、画素回路１１Ｂの転送トランジスタ１１２およびリセットトランジスタ１１３がオン状態となる。画素回路１１Ｂに蓄積されている電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ２）。

その後、画素回路１１Ｂは、電荷を時刻ｔ２から時刻ｔ７まで蓄積する。時刻ｔ２から時刻ｔ７までの期間を電荷蓄積期間Δｔ１という。

第ｎ行目の各画素回路に対してリセットが実行された後、図５に図示するように、第（ｎ＋１）行目の画素回路に対してリセットが実行される（破線Ｂ参照）。

ブルーミング現象等によるノイズを防止するため、ホワイト画素回路１１の電荷蓄積期間はできるだけ短い方が望ましいという理由から、ホワイト画素回路１１に対する電荷の蓄積は、ホワイト画素回路１１に対するダミーリセット後に行われる。

（第３ステップＳＴ３）
画素回路１１Ｂの電荷蓄積期間中に、ホワイト画素回路１１に対して、ブルーミング現象防止用のリセットが２回実行される（第３ステップＳＴ３とする）。第３ステップにおける各々の画素回路に対するリセットも、ダミーリセットという。

ホワイト画素回路１１に対する第１回目のダミーリセットは、第１ステップＳＴ１におけるダミーリセット完了時から期間Δｔ２を置いて、次のようにして実行される。

行駆動回路１３は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に供給する（図４（Ａ）参照）。同時に、行駆動回路１３は、パルス状の駆動信号ＳＷＴＲＮを転送信号線ＷＴＲＮＬ（ｎ）に供給する（図４（Ｃ）参照）。

その結果、ホワイト画素回路１１の転送トランジスタ１１２およびリセットトランジスタ１１３はオン状態となる。このとき、画素回路１１Ｂの転送トランジスタ１１２は、オフ状態に保持されている。ホワイト画素回路１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ３）。

換言すれば、ホワイト画素回路１１の光電変換素子１１１に蓄積された電荷がフローティングディフュージョンＦＤを介して電源電圧ＶＤＤに排出される。

第１回目のダミーリセット後、リセット間隔Δｔ３を置いて、同一行のホワイト画素回路１１に対する第２回目のダミーリセットが実行される。

第２回目のダミーリセットは、第１回目のダミーリセットと同様にして実行され、ホワイト画素回路１１のフローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ４）。

この２回のダミーリセットによって、ホワイト画素回路１１に蓄積された電荷が飽和し、飽和した電荷がホワイト画素回路１１から隣接する他の画素回路へ流出することを防止することができる。

（第４ステップＳＴ４）
ホワイト画素回路１１が電荷の蓄積を開始する前に、ホワイト画素回路１１に対してリセットが実行される（第４ステップＳＴ４とする）。このときのリセットは、第３ステップのダミーリセットと同様の方法によって実行される。

ホワイト画素回路１１のフローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされた後、その後、ホワイト画素回路１１は、電荷を時刻ｔ５から時刻ｔ７まで蓄積する。時刻ｔ５から時刻ｔ７までの期間を電荷蓄積期間Δｔ５という。

本ステップＳＴ４におけるダミーリセットは、ホワイト画素回路１１に対して実行されるものであるため、画素回路１１Ｒ，１１Ｇ，１１Ｂに対しては、図４（Ｃ）に図示する行駆動回路１３の動作
は要求されない。

なお、図４に図示する破線Ｃは、ホワイト画素回路１１が配列された行における第１回目のダミーリセットを示し、破線Ｄは、ホワイト画素回路１１が配列された行における第２回目のダミーリセットを示している。破線Ｅは、ホワイト画素回路１１が電荷の蓄積を開始する前に実行されるリセットを示している。

破線Ｃと破線Ｄの間隔で示されるリセット間隔Δｔ３は、破線Ｅと破線Ｆの間隔で示されるホワイト画素回路１１の電荷蓄積期間Δｔ５と略同一であることが望ましい。

（第５ステップＳＴ５）
第ｎ行目のすべての画素回路から電荷の読み出しが同時に実行される（第５ステップＳＴ５とする）。

行駆動回路１３は、時刻ｔ６において、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に供給する（図４（Ａ）参照）。同時に、行駆動回路１３は、ハイレベルの選択信号ＳＳＥＬを少なくとも電荷の読み出し動作が終了するまで選択信号線ＳＥＬＬ（ｎ）に供給する（図４（Ｄ）参照）。

これにより、第ｎ行目の各々の画素回路の選択トランジスタ１１５は、オン状態が保持され、電圧信号ＳＩＧが垂直信号線ＶＳＬ（ｍ）を介して感知回路１５に出力される。このとき、第ｎ行目の画素回路は電荷蓄積中であるが、転送トランジスタ１１２がオフ状態に保持されているため、感知回路１５は、リセット時の電圧信号ＳＩＧの状態を感知することとなる。

その後、行駆動回路１３は、パルス状の駆動信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｎ）に供給し（図４（Ｂ）参照）、パルス状の駆動信号ＳＷＴＲＮを転送信号線ＴＲＮＬ（ｎ）に供給する（図４（Ｃ）参照）。

その結果、第ｎ行目のホワイト画素回路１１の転送トランジスタ１１２がオン状態となる。同様に、画素回路１１Ｂの転送トランジスタ１１２もオン状態となる。

このとき、第ｎ行目に配列された各画素回路のフローティングディフュージョンＦＤの電位が増幅トランジスタ１１４によって増幅され、この増幅された電圧信号ＳＩＧが垂直信号線ＶＳＩＧＬを介して感知回路１５に出力される（時刻ｔ７）。

感知回路１５は、時刻ｔ６における電圧信号ＳＩＧと、時刻ｔ７の電圧信号ＳＩＧとの差分（電荷量の差分）を列ごとに生成し、この差分をＡ／Ｄ変換回路１６に出力する。

Ａ／Ｄ変換回路１６は、感知回路１５が列ごとに感知した電圧信号ＳＩＧの差分から、水平転送回路１７の制御に基づいて、アナログの電圧信号ＳＩＧをデジタルの電圧信号ＳＩＧに列ごとに変換し、デジタルの電圧信号ＳＩＧを水平転送回路１７に出力する。

出力回路１８は、水平転送回路１７から入力された電圧信号ＳＩＧを増幅し、増幅した電圧信号ＳＩＧを所定の回路に出力する。

その後、行駆動回路１３は、ハイレベルの選択信号ＳＳＥＬの供給を停止する（図４（Ｄ）参照）。

感知回路１５が電圧信号ＳＩＧを感知した後、図５に図示するように、第（ｎ＋１）行目の画素回路から電荷の読み出しが実行される（破線Ｅ参照）。

第１ステップＳＴ１〜ＳＴ５の処理が、第ｎ行の画素回路に対する１フレーム期間の処理である。

以上述べたように、画素回路１１Ｒ，１１Ｇ，１１Ｂの電荷蓄積期間中において、ホワイト画素回路１１の電荷蓄積前にホワイト画素回路１１に対するダミーリセットが、画素回路１１Ｒ，１１Ｇ，１１Ｂよりも多く実行される。

ホワイト画素回路１１において、図４および図５に図示する期間Δｔ２、リセット間隔Δｔ３、および第２回目のダミーリセットから電荷蓄積開始（時刻ｔ５）までの期間Δ４は、電荷蓄積期間Δｔ５と同程度、あるいは、それよりも短く設定されることが望ましい。

電荷蓄積期間Δｔ５は、ホワイト画素回路１１から正常に電荷を読み出しできる時間に設定されるのが望ましい。リセット間隔Δｔ３を電荷蓄積期間Δｔ５よりも短くすることで、ホワイト画素回路１１の非電荷蓄積期間（時刻ｔ１〜時刻ｔ５）における白飛びを防止することもできる。

第１実施形態によれば、光電変換によって入射光を電荷に変換する複数の画素回路１１Ｒ，１１Ｇ，１１Ｂと、画素回路１１Ｒ，１１Ｇ，１１Ｂよりも感度が高い複数のホワイト画素回路１１とが、隣接して配列されている。

複数の画素回路１１Ｒ，１１Ｇ，１１Ｂには、転送信号線ＴＲＮＬが共通に接続され、複数のホワイト画素回路１１には、転送信号線ＷＴＲＮＬが共通に接続されている。

行駆動回路１３は、転送信号線ＴＲＮＬと、転送信号線ＷＴＲＮＬとに所定の制御信号を独立して供給し、複数の画素回路１１Ｒ，１１Ｇ，１１Ｂと、複数のホワイト画素回路１１とを独立して制御できる。行駆動回路１３は、単位フレーム間において、複数のホワイト画素回路１１が蓄積した電荷を排出するリセット制御を複数の画素回路１１Ｒ，１１Ｇ，１１Ｂが蓄積した電荷を排出するリセット制御よりも多く実行することから、次のような効果を得ることができる。

ブルーミング現象等のノイズの発生を防止することができ、被写体の明暗に係わらず高感度で色再現性のよい撮像画像を取得することができる。白飛びなどの現象も防止することができる。

第３ステップにおいて、ホワイト画素回路１１の電荷蓄積開始前に、当該ホワイト画素回路に対して２回のダミーリセットが実行されるが、このダミーリセット回数は、３回以上であってもよい。この場合、各々のリセット間隔は、略同一であることが望ましい。

第１実施形態は、次のような配列形態の画素回路に対しても適用することができる。以下、画素回路の配列形態について、２つの例を挙げて説明する。

（画素部１０の第１変形例）
画素部１０の第１変形例について説明する。

図６は、第１実施形態に係る画素部の第１変形例を示す概略図である。

図６に図示するように、画素部１０ａには、ハニカム型の配列形態をもって、ホワイト画素回路１１のみの行と、画素回路１１Ｒ，１１Ｇ，１１Ｂのみの行が交互に配列されている。

詳細には、第（ｎ−１）行目には、画素回路１１Ｒ，画素回路１１Ｇ、および画素回路１１Ｂが交互に配列され、各々の画素回路１１Ｒ，１１Ｇ，１１Ｂには、転送信号線ＴＲＮＬ（ｎ−１）が共通に接続されている。

第ｎ行目には、ホワイト画素回路１１が配列され、各々のホワイト画素回路１１には、転送信号線ＷＴＲＮＬ（ｎ）が共通に接続されている。ただし、他の信号線はその図示を省略している。

画素部１０ａは、各々の画素回路の配列形態が画素部１０と異なるのみであり、画素部１０ａの制御方法等については、割愛する。

（画素部１０の第２変形例）
画素部１０の第２変形例について説明する。

図７は、第１実施形態に係る画素部の第２変形例を示す概略図である。

図７に図示するように、画素部１０ｂには、市松型の配列形態をもって、画素回路１１Ｒ，１１Ｇ，１１Ｂおよびホワイト画素回路１１が配列されている。

詳細には、第（ｎ−１）行には、ホワイト画素回路１１、画素回路１１Ｂ，画素回路１１Ｒが交互に配列されている。第ｎ行には、ホワイト画素回路１１，および画素回路１１Ｇが交互に配列されている。第（ｎ＋１）行には、第（ｎ−１）行の配列形態の画素回路が１列ずれて配列され、第（ｎ＋２）行には、第ｎ行の配列形態と同様に画素回路が配列されている。

各々の行に配列されたホワイト画素回路１１には、転送信号線ＷＴＲＮＬが共通に接続されている。画素回路１１Ｒ，１１Ｇ，１１Ｂには、転送信号線ＴＲＮＬ、リセット信号線ＲＳＴＬ、および選択信号線ＳＥＬＬが行ごとに共通に接続されている。

画素回路の配列形態に市松型の配列形態を採用した場合には、各行のホワイト画素回路１１に対して、ダミーリセットが複数回実行される。

（第２実施形態）
第２実施形態について、第１実施形態と異なる点を中心に説明する。

図８は、第２実施形態に係る駆動回路の一例を示す回路図である。

第１実施形態で述べたように、画素回路１１Ｒ，１１Ｇ，１１Ｂの電荷蓄積期間Δｔ１中に、ホワイト画素回路１１に対してダミーリセットが複数回実行される。このダミーリセットはその回数が多いほど、ブルーミング現象の抑制に効果的である。

しかし、ダミーリセットの回数が多いほど、リセット信号ＳＲＳＴや駆動信号ＳＴＲＮ、ＳＷＴＲＮを生成期間が短くなるため、各々の画素回路を制御するタイミングが難しくなる場合がある。

そこで、第２実施形態では、ホワイト画素回路１１に対するダミーリセットの回数を増やす代わりに、ホワイト画素回路１１の電荷蓄積開始までの期間、ダミーリセットの状態を維持することで、ブルーミング現象を抑制する。

ダミーリセットの状態を維持するため、駆動回路１２ａは、次のような構成を取っている。具体的には、図８に図示するように、駆動回路１２ａは、ラッチ回路（記憶回路）１２１，ＡＮＤゲート１２２〜１２５で構成されている。ただし、図８には、第ｎ行における駆動回路１２ａの回路構成のみを図示している。

ラッチ回路１２１は、ＡＮＤゲート１２１１、Ｄ型のフリップフロップ１２１２、およびＯＲゲート１２１３，１２１４で構成されている。

ＡＮＤゲート１２１１は、第１入力端子が第ｎ行目の行選択線ＡＤＬ（ｎ）によって行選択回路１２に接続され、第２入力端子が制御信号線Ｌ５に接続され、出力端子がフリップフロップ１２１２の第１入力端子（クロック入力端子）に接続されている。

フリップフロップ１２１２は、第１入力端子（Ｃ）がＡＮＤゲート１２１１の出力端子に接続され、第２入力端子（Ｄ）が反転出力端子（Ｑ￣）に接続され、出力端子（Ｑ）がＯＲゲート１２１３の第２入力端子およびＯＲゲート１２１４の第２入力端子に共通に接続されている。

ＯＲゲート１２１３は、第１入力端子がＡＮＤゲート１２４の出力端子に接続され、第２入力端子がＯＲゲート１２１４の第２入力端子およびフリップフロップ１２１２の出力端子に共通に接続されている。

ＯＲゲート１２１４は、第１入力端子がＡＮＤゲート１２５の出力端子に接続され、第２入力端子がＯＲゲート１２１３の第２入力端子およびフリップフロップ１２１２の出力端子に共通に接続されている。

ＡＮＤゲート１２２〜１２５の第１入力端子、およびＡＮＤゲート１２１１の第１入力端子は、第ｎ行目の行選択線ＡＤＬ（ｎ）によって行選択回路１２と共通に接続されている。

ＡＮＤゲート１２２は、第２入力端子が制御信号線Ｌ１に接続され、出力端子が転送信号線ＴＲＮＬ（ｎ）に接続されている。

ＡＮＤゲート１２３は、第２入力端子が制御信号線Ｌ２に接続され、出力端子が選択信号線ＳＥＬＬ（ｎ）に接続されている。

ＡＮＤゲート１２４は、第２入力端子が制御信号線Ｌ３に接続され、出力端子がＯＲゲート１２１３の第１入力端子に接続されている。

ＡＮＤゲート１２５は、第２入力端子が制御信号線Ｌ４に接続され、出力端子がＯＲゲート１２１４の第１入力端子に接続されている。

ＡＮＤゲート１２２〜１２５，１２１１は、第１入力端子および第２入力端子にハイレベルの信号が共通に入力されたとき、ハイレベルの信号を出力端子に出力する。

ＯＲゲート１２１３，１２１４は、第１入力端子および第２入力端子のうち少なくともいずれか一方にハイレベルの信号が入力されたとき、ハイレベルの信号を出力端子に出力する。

ここで、ラッチ回路１２１の動作について説明する。フリップフロップ１２１２は、第１入力端子（Ｃ）にパルス状の信号が入力されるまで、入力された信号の状態（ハイレベルまたはローレベル）をラッチ（保持）し、その状態に応じた信号を出力端子に出力する。適宜、ハイレベルの信号を論理値「１」に、ローレベルの信号を論理値「０」に対応させて説明する。

具体的には、行選択回路１２がハイレベルの行選択信号ＳＡＤを行選択線ＡＤＬ（ｎ）に供給し、駆動回路１２ａがパルス状の制御信号Ｓ５を制御信号線Ｌ５に供給する。このとき、フリップフロップ１２１２の第１入力端子（Ｃ）には、ＡＮＤゲート１２１１の出力端子からパルス状の信号（すなわち制御信号Ｓ５）が入力される。

フリップフロップ１２１２は、たとえば、この制御信号Ｓ５の立ち上がりに同期して、第２入力端子（Ｄ）に入力された信号の状態をラッチする。ただし、第２入力端子（Ｄ）は、反転出力端子（Ｑ￣）に接続されているため、第２入力端子（Ｄ）には、反転出力端子（Ｑ￣）の値が入力される。フリップフロップ１２１２は、第１入力端子（Ｃ）に次の制御信号Ｓ５が入力されるまで、ラッチしている状態に応じた信号を出力端子（Ｑ）に出力する。

たとえば、フリップフロップ１２１２が論理値「０」の状態をラッチしているとき、出力端子（Ｑ）には論理値「０」が出力され、反転出力端子（Ｑ￣）には論理値「１」が出力される。第１入力端子（Ｃ）に制御信号Ｓ５が入力されると、第２入力端子（Ｄ）には、反転出力端子（Ｑ￣）の論理値「１」が入力される。フリップフロップ１２１２は、論理値「１」をラッチし、出力端子（Ｑ）には論理値「１」が出力され、反転出力端子（Ｑ￣）には論理値「０」が出力される。

このようにして、フリップフロップ１２１２は、第１入力端子（Ｃ）に制御信号Ｓ５が入力される度に、論理値「０」または論理値「１」を出力端子（Ｑ）に交互に出力する。

フリップフロップ１２１２が論理値「１」をラッチしているとき、ＯＲゲート１２１３は、第１入力端子に入力された信号の如何に関わらず、ハイレベルの信号をリセット信号線ＲＳＴＬ（ｎ）に出力する。ＯＲゲート１２１４も同様に、第１入力端子に入力された信号の如何に関わらず、ハイレベルの信号を転送信号線ＷＴＲＮＬ（ｎ）に出力する。

初期にフリップフロップ１２１２が論理値「０」をラッチしているものとする。制御信号線Ｌ５に制御信号Ｓ５が供給されると、次に制御信号Ｓ５が供給されるまでの期間、制御信号線Ｌ３がローレベルに維持されていても、リセット信号線ＲＳＴＬ（ｎ）は、ラッチ回路１２１によって、ハイレベルの状態が維持される。転送信号線ＷＴＲＮＬ（ｎ）についても同様である。

行駆動回路１３ａは、第ｎ行目の画素回路が選択された場合、制御信号線Ｌ１〜Ｌ４に所定の制御信号Ｓ１〜Ｓ４を供給することによって、転送信号線ＴＲＮＬ（ｎ）、ＷＴＲＮＬ（ｎ）、選択信号線ＳＥＬＬ（ｎ）およびリセット信号線ＲＳＴＬ（ｎ）に所定の信号を選択的に供給する。

ところで、行選択回路１２は、画素回路を行ごとに順次走査するため、所定のタイミングにおいて、たとえば第ｎ行目のリセット信号線ＲＳＴＬ（ｎ）をハイレベルに、第（ｎ＋１）行のリセット信号線ＲＳＴＬ（ｎ＋１）をローレベルに保持せねばならない場合がある。

この場合、行駆動回路１３ａは、制御信号線Ｌ３にハイレベルの制御信号Ｓ３を供給する。これにより、第ｎ行目のＡＮＤゲート１２４および第（ｎ＋１）行目のＡＮＤゲート１２４は、ハイレベルの信号（すなわち制御信号Ｓ３）を各々出力する。

行駆動回路１３ａにラッチ回路１２１が設けられていない場合、各々の行のＡＮＤゲート１２４が出力したハイレベルの制御信号Ｓ３が、対応するリセット信号線ＲＳＴＬ（ｎ）、（ｎ＋１）にそのまま供給されてしまう。

そこで、行駆動回路１３ａは、制御信号線Ｌ５にパルス状の制御信号Ｓ５を供給し、ラッチ回路１２１にハイレベルまたはローレベルの信号の状態をラッチさせる。フリップフロップ１２１２が論理値「１」をラッチしているとき、制御信号線Ｌ３がローレベルに保持されていても、ＯＲゲート１２１３は、ハイレベルの信号をリセット信号線ＲＳＴＬに出力する。

その結果、第ｎ行目のリセット信号線ＲＳＴＬ（ｎ）をローレベルに保持し、第（ｎ＋１）行のリセット信号線ＲＳＴＬ（ｎ＋１）をハイレベルに保持することができる。

第２実施形態に係るＣＭＯＳイメージセンサの動作を図８〜図１０に関連付けて説明する。

なお、各々の画素回路の配列方法は、図２に図示するベイヤ型の配列形態を採っているものとする。この場合、ホワイト画素回路１１を含まない第（ｎ＋１）行目のＡＮＤゲート１２５，ＯＲゲート１２１４および転送信号線ＷＴＲＮＬは、なくともよい。

図９は、第２実施形態に係るＣＭＯＳイメージセンサのタイミングチャートである。図９（Ａ）はリセット信号ＳＲＳＴを、図９（Ｂ）は駆動信号ＳＴＲＮを、図９（Ｃ）は駆動信号ＳＷＴＲＮを、図９（Ｄ）は選択信号ＳＳＥＬを各々示す。

図１０は、第２実施形態に係るＣＭＯＳイメージセンサの選択行アドレスと時間経過との関係を示す図である。図１０に図示する時刻ｔ１〜時刻ｔ５、Δｔ１、Δｔ５、Δｔ６は、図９に図示する時刻ｔ１〜時刻ｔ５、Δｔ１、Δｔ５、Δｔ６に対応している。

（第１ステップＳＴ１ａ）
第ｎ行目の画素回路に対してダミーリセットが実行される（第１ステップＳＴ１ａとする）。

行選択回路１２は、第ｎ行の画素回路を走査するため、当該画素回路における電荷の読み出しが完了するまで、行選択信号ＳＡＤを行選択線ＡＤＬ（ｎ）に供給する（図８参照）。これにより、ＡＮＤゲート１２２〜１２５、１２１１の第１入力端子には、ハイレベルの行選択信号ＳＡＤが供給される。

行駆動回路１３ａは、制御信号線Ｌ３にハイレベルの制御信号Ｓ３を供給する。ＡＮＤゲート１２４が制御信号Ｓ３を出力することによって、リセット信号線ＲＳＴＬ（ｎ）にハイレベルのリセット信号ＳＲＳＴが供給される（図９（Ａ）参照）。

同時に、行駆動回路１３ａは、制御信号線Ｌ１にパルス状の制御信号Ｓ１を供給する。ＡＮＤゲート１２２が制御信号Ｓ１を出力することによって、転送信号線ＴＲＮＬ（ｎ）にハイレベルの信号が供給される（図９（Ｂ）参照）。

行駆動回路１３ａは、制御信号線Ｌ４に制御信号Ｓ４を供給する。ＡＮＤゲート１２５が制御信号Ｓ４を出力することによって、転送信号線ＷＴＲＮＬ（ｎ）にハイレベルの信号が供給される（図９（Ｃ）参照）。

これにより、第ｎ行目のホワイト画素回路１１の転送トランジスタ１１２およびリセットトランジスタ１１３がオン状態となる。その結果、ホワイト画素回路１１の光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ１）。

同様に、第ｎ行目の画素回路１１Ｂの転送トランジスタ１１２およびリセットトランジスタ１１３も瞬時オン状態となる。その結果、画素回路１１Ｂの光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ１）。

行選択回路１２は、第（ｎ＋１）行の画素回路を走査するため、当該画素回路の電荷の読み出しが完了するまで、行選択信号ＳＡＤを行選択線ＡＤＬ（ｎ＋１）に供給する。

その後、行駆動回路１３ａは、ダミーリセットの状態を維持するため、制御信号線Ｌ５にパルス状の制御信号Ｓ５を供給し、制御信号Ｓ３およびＳ４の供給を停止する。

ダミーリセットの状態とは、ホワイト画素回路１１の光電変換素子１１１に蓄積された電荷がフローティングディフュージョンＦＤを介して電源電圧ＶＤＤに排出され続けることをいう。

制御信号Ｓ３およびＳ４の供給が停止したにも拘わらず、リセット信号線ＲＳＴＬ（ｎ）および転送信号線ＷＴＲＮＬ（ｎ）は、ラッチ回路１２１によって、ハイレベルの状態が維持される。ただし、初期にフリップフロップ１２１２が論理値「０」をラッチしていたものとしている。

行駆動回路１３ａは、図１０に図示するように、第（ｎ＋１）行目の各画素回路に対してリセットを実行するため、制御信号線Ｌ３にハイレベルの制御信号Ｓ３を供給し、制御信号線Ｌ１にパルス状の制御信号Ｓ１を供給し、制御信号線Ｌ４に制御信号Ｓ４を供給する（破線Ａ参照）。

（第２ステップＳＴ２ａ）
第ｎ行目の画素回路１１Ｂが電荷の蓄積を開始する前に、画素回路１１Ｂに対してリセットが実行される（第２ステップＳＴ２ａとする）。

第１ステップＳＴ１ａの処理と同様に、行駆動回路１３ａは、制御信号線Ｌ１にパルス状の制御信号Ｓ１を供給する。これにより、転送信号線ＴＲＮＬ（ｎ）にハイレベルの信号が供給される（図９（Ｂ）参照）。

画素回路１１Ｂの転送トランジスタ１１２およびリセットトランジスタ１１３が瞬時オン状態となり、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされる（時刻ｔ２）。

その後、画素回路１１Ｂの光電変換素子１１１は、光電変換によって電荷を時刻ｔ５まで蓄積する。

（ステップＳＴ３ａ）
行駆動回路１３ａは、時刻ｔ１におけるダミーリセットの完了時から期間Δｔ６を経て、制御信号線Ｌ５にパルス状の制御信号Ｓ５を制御信号線Ｌ５に供給する。リセット信号線ＲＳＴＬ（ｎ）および転送信号線ＷＴＲＮＬ（ｎ）は、ラッチ回路１２１によって、ハイレベルからローレベルの状態に切り替わる。これによって、ホワイト画素回路１１のダミーリセットが完了し、ホワイト画素回路１１の電荷の蓄積が開始される（第３ステップＳＴａとする）。

行選択回路１２は、図１０に図示する破線Ａのように、第（ｎ＋１）行の画素回路を走査するため、行選択信号ＳＡＤを当該画素回路の電荷の読み出しが完了するまで行選択線ＡＤＬ（ｎ＋１）に供給する。

以後は、第１実施形態と同様に、第ｎ行目の各画素回路に対して電荷の読み出しが実行される。

第２実施形態では、行駆動回路１３ａにラッチ回路１２１を設け、ホワイト画素回路１１に対するダミーリセットの状態を維持するため、複数の行駆動回路を設け、各制御信号を時分割して生成する必要がない。

したがって、回路規模を大きくすることなく、ブルーミング現象等のノイズの発生を防止することができ、被写体の明暗に係わらず高感度で色再現性のよい撮像画像を取得することができる。白飛びなどの現象も防止することができる。

上述した各実施形態においては、ホワイト画素回路の替わりにホワイトフィルタよりも若干感度の低いグレーフィルタが被された高感度画素回路を採用することができる。特定の画素回路にカラーフィルタなどを配置しない構成をとることもできる。

無論、このような高感度画素回路を含む各々の画素回路は、ベイヤ型、市松型、ハニカム型など、種々の配列形態を採用することができる。

ＣＭＯＳイメージセンサ１を搭載したカメラについて、図１１を参照しながら説明する。

図１１は、本発明に係るＣＭＯＳイメージセンサを搭載したカメラの構成例を示すブロック図である。ただし、図１１は、本発明に係るカメラの主要部を図示している。

図１１に図示するように、カメラ２０は、ＣＭＯＳイメージセンサ１、入射光を導く光学系２１、信号処理部２２、およびデータ出力部２３で構成されている。

光学系２１には、入射光（像光）を撮像面上（ＣＭＯＳイメージセンサ１の画素部１０）に結像させるレンズ２１１，光量を調整するための絞り２１２、特定の周波数の入射光を通過させるローパスフィルタ２１３が配置されている。

信号処理部２２は、たとえばＤＳＰやメモリで構成され、所定の信号処理、光学系２１の露出制御、ＣＭＯＳイメージセンサ１の制御などを行う。

具体的には、信号処理部２２は、ダミーリセットや電子シャッタのタイミングなどに応じて光学系２１の露出制御、ＣＭＯＳイメージセンサ１の制御を行う。

信号処理部２２は、ＣＭＯＳイメージセンサ１の出力回路１８から入力された電圧信号ＳＩＧに、カラー補間、γ補正、ＲＧＢ変換処理、ＹＵＶ変換処理等の所定の画像処理を施す。信号処理部２２は、画像処理が施された電圧信号をデータとしてデータ出力部２３に出力する。

データ出力部２３は、信号処理部２２から画像処理が施されたデータが入力され、このデータをたとえばモニタやメモリに出力する。

カメラ２０の動作は、次の通りである。レンズ２１１を通して結像された被写体ＯＢＪの入射光は、ＣＭＯＳイメージセンサ１の画素部１０に入射される。このとき、入射光は、絞り２１２によって光量が調節され、所定周波数の光のみがローパスフィルタ２１３を通過する。

ＣＭＯＳイメージセンサ１は入射光を電荷に変換し、電圧信号ＳＩＧを生成して信号処理部２２に出力する。信号処理部２２は、電圧信号ＳＩＧに所定の処理を施して、データ出力部２３に出力する。

本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば本発明の要旨を変更しない範囲内で様々な改変が可能である。

第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す構成概略図である。第１実施形態に係る画素部の構成例を示す概略図である。第１実施形態に係る画素回路およびホワイト画素回路の一例を示す等価回路図である。第１実施形態に係るＣＭＯＳイメージセンサのタイミングチャートである。第１実施形態に係るＣＭＯＳイメージセンサの選択行アドレスと時間経過との関係を示す図である。第１実施形態に係る画素部の第１変形例を示す概略図である。第１実施形態に係る画素部の第２変形例を示す概略図である。第２実施形態に係る駆動回路の一例を示す回路図である。第２実施形態に係るＣＭＯＳイメージセンサのタイミングチャートである。第２実施形態に係るＣＭＯＳイメージセンサの選択行アドレスと時間経過との関係を示す図である。本発明に係るＣＭＯＳイメージセンサを搭載したカメラの構成例を示すブロック図である。画素回路がベイヤ型に配列された画素部の構成を示す図である。図１２に図示する画素部を採用した撮像装置の動作を示す図である。画素回路の電荷蓄積開始前に発生するノイズの防止策を説明するための図である。

符号の説明

１…ＣＭＯＳイメージセンサ、１０…画素部、１１…ホワイト画素回路、１１Ｒ、１１Ｇ、１１Ｂ…画素回路、１２…行選択回路、１３…行駆動回路、１４…定電流源回路、１５…感知回路、１６…Ａ／Ｄ変換回路、１７…水平転送回路、１８…出力回路、２０…カメラ、２１…光学系、２２…信号処理部、２３…データ出力部、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、１２１…ラッチ回路、１２２〜１２５、１２１１…ＡＮＤゲート、２１１…レンズ、２１３…ローパスフィルタ、１２１２…フリップフロップ、１２１３、１２１４…ＯＲゲート

Claims

光電変換によって入射光を電荷に変換する複数の画素回路と、
上記複数の画素回路に隣接して配列され、当該画素回路よりも感度が高い複数の高感度画素回路と、
上記複数の画素回路に共通に接続された第１の制御線と、
上記複数の高感度画素回路に共通に接続された第２の制御線と、
上記第１の制御線と、上記第２の制御線とに所定の制御信号を独立して供給し、上記複数の画素回路と、上記複数の高感度画素回路とを独立して制御できる制御回路と
を有し、
上記制御回路は、
単位フレーム間において、上記複数の高感度画素回路が蓄積した電荷を排出するリセット制御を上記複数の画素回路が蓄積した電荷を排出するリセット制御よりも多く実行する
撮像装置。
上記制御回路は、
上記高感度画素回路に対して、上記画素回路の電荷蓄積開始から少なくとも当該高感度画素回路の電荷蓄積開始までの期間中に、上記リセット制御を断続的に複数回実行する
請求項１記載の撮像装置。
上記制御回路は、
上記リセット制御を上記高感度画素回路の電荷蓄積期間と略同一の間隔で実行する
請求項２記載の撮像装置。
上記制御回路は、
上記リセット制御を上記高感度画素回路の電荷蓄積期間よりも短い間隔で実行する
請求項２記載の撮像装置。
上記制御回路は、
上記高感度画素回路に対して、上記画素回路の電荷蓄積開始から少なくとも当該高感度画素回路の電荷蓄積開始までの期間中に、上記リセット制御を継続的に実行する
請求項１記載の撮像装置。
上記制御回路は、
上記リセット制御の状態を保持する記憶回路を有する
請求項５記載の撮像装置。
上記記憶回路は、
上記制御回路から当該記憶回路の記憶状態を制御する制御信号を受けて、上記第２の制御線に上記所定の制御信号を供給する
請求項６記載の撮像装置。
上記複数の画素回路と、上記複数の高感度画素回路とは、
ベイヤ型に配列されている
請求項１から７のいずれか一に記載の撮像装置。
上記複数の画素回路と、上記複数の高感度画素回路とは、
ハニカム型に配列されている
請求項１から７のいずれか一に記載の撮像装置。
上記複数の画素回路と、上記複数の高感度画素回路とは、
市松型に配列されている
請求項１から７のいずれか一に記載の撮像装置。
撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、
上記撮像装置の出力信号を処理する信号処理部と、
を有し、
上記撮像装置は、
光電変換によって入射光を電荷に変換する複数の画素回路と、
上記複数の画素回路に隣接して配列され、当該画素回路よりも感度が高い複数の高感度画素回路と、
上記複数の画素回路に共通に接続された第１の制御線と、
上記複数の高感度画素回路に共通に接続された第２の制御線と、
上記第１の制御線と、上記第２の制御線とに所定の制御信号を独立して供給し、上記複数の画素回路と、上記複数の高感度画素回路とを独立して制御できる制御回路と
を有し、
上記制御回路は、
単位フレーム間において、上記複数の高感度画素回路が蓄積した電荷を排出するリセット制御を上記複数の画素回路が蓄積した電荷を排出するリセット制御よりも多く実行する
カメラ。