JP2009239101A - 半導体装置の製造方法、半導体ウェハ、およびテスト方法 - Google Patents
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Abstract
【解決手段】半導体ウェハ上の半導体チップから分離される領域(SL)に、1列に整列してテスト用電極パッド(TP0−TP7)を配置する。これらのテスト用電極パッドに対応してかつ直下の領域に、テスト用素子(TE3,TE4)を形成する。このテスト用素子の電極端子(G,S,D,B)を、対応の電極パッドに隣接するテスト用電極パッドおよび1つ間をおいてさらに隣接するテスト用電極パッドに電気的に接続する。テスト時に、プローブピンを、奇数テスト用電極パッドに接触させてテストを行ない、次いで、1電極パッドピッチ分プローブピンをずらして偶数テスト用電極パッドに接触させてテストを実行する。
【選択図】図3
Description
図1は、この発明の実施形態1に従う半導体ウェハWFのチップ配置を概略的に示す図である。図1においては、半導体ウェハWFに、複数の半導体チップCHが、アレイ状に配列される。これらの半導体チップCH上には、目標とする半導体回路装置が形成される。これらの半導体チップCHを個々に分離してパッケージに実装するために、スクライブラインSLが形成される。ウェハテスト工程完了後、スクライブラインSLに沿ってダイシングすることにより、半導体ウェハWF上に形成される半導体チップCHが個々に分離される。このスクライブラインSLが形成される領域に、後に詳細に説明するように、TEGを構成するテスト用素子およびテスト用電極パッドが整列して1列に配置される。
図14は、この発明の実施形態2に従うTEGの平面レイアウトを概略的に示す図である。図14において、テスト用電極パッドTPa−TPdが一列に整列して配置される。テスト用電極パッドTPbおよびTPcの直下の領域に、テスト用素子TEとして、抵抗素子R1およびR2が形成される。抵抗素子R1は、第1層金属配線で構成され、抵抗素子R2は、第2層金属配線で構成される。抵抗素子R1は、隣接するテスト用電極パッドTPaおよびTPcに電気的に接続され、抵抗素子R2は、隣接するテスト用電極パッドTPbおよびTPdに電気的に接続される。この図14に示すTEGの構成においても、実施の形態1と同様、各テスト用電極パッドに対応して、島状金属部がテスト用電極パッドとテスト用素子との間の電気的接続のために設けられる。図14においては、第1層島状金属部IM1−IM4を代表的に示す。
図19は、この発明の実施形態2に従うTEGの変更例の平面レイアウトを概略的に示す図である。この図19に示す平面レイアウトは、以下の点で、図14に示す平面レイアウトとその配置が異なる。すなわち、テスト用電極パッドTPbおよびTPcの直下の領域に、テスト用素子TEとして、抵抗素子R3およびR4が形成される。抵抗素子R3は、ポリシリコン配線で構成され、抵抗素子R4は、第一層金属配線で構成される。抵抗素子R3は、隣接するテスト用電極パッドTPaおよびTPcに電気的に接続され、抵抗素子R4は、隣接するテスト用電極パッドTPbおよびTPdに電気的に接続される。この図19に示すTEGの構成において、他の構成は、図14に示す平面レイアウトの構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。なお、この図19に示す平面レイアウトにおいても、図14に示す平面レイアウトと同様、各テスト用電極パッドに対応して、島状金属部がテスト用電極パッドとテスト用素子との間の電気的接続のために設けられる。図19においても、図14と同様、第1層島状金属部IM1−IM4を代表的に示す。
図24は、この発明の実施の形態3に従うTEGの平面レイアウトを概略的に示す図である。図24において、実施の形態2と同様、テスト電極パッドTPa−TPdが一列に整列して配置される。TEGとして容量素子CP1およびCP2が、それぞれ、テスト電極パッドTPbおよびTPcの直下の領域に配置される。容量素子CP1は、櫛の歯部分を有する電極配線PL1およびPL2とを有し、これらの櫛の歯部分が噛合うように配置される。電極配線PL1およびPL2は、それぞれ第1層金属配線で構成され、テスト電極パッドTPaおよびTPcに電気的に接続される。
図25は、この発明の実施の形態3の変更例の変面レイアウトを概略的に示す図である。この図25に示す変更例においても、TEGとして、容量素子CP3およびCP4が配置される。この図25に示す容量素子CP3およびCP4の平面レイアウトは、以下の点で図24に示すTEGの平面レイアウト異なる。すなわち、容量素子CP3は、電極が、平板状のポリシリコン配線で構成される電極配線GPLと、半導体チップ表面に形成される後の図26に示す活性領域ARで構成される電極配線とを有する。これらの電極配線GPLおよび活性領域ARは、図示しないゲート絶縁膜を介して互いに対向して配置される。このゲート絶縁膜が容量絶縁膜として利用される。
図28は、この発明の実施形態4に従う半導体ウェハ上のダイ領域の配置を概略的に示す図である。図28において、半導体メモリチップ10がアレイ状に配列され、これらの半導体メモリチップ10にそれぞれ対応して、TEG回路12が設けられる。半導体メモリチップ10の間、TEG回路12の間、およびTEG回路12と半導体メモリチップ10の間には、スクライブライン14が設けられる。このスクライブライン14に沿ったダイシングにより、この半導体メモリチップ10とTEG回路12がテスト工程完了後に分離される。半導体メモリチップ10のみが、チップダイとしてパッケージに実装される。TEG回路12は、このダイシング後においては、利用されない。ウェハレベルのテスト工程時、TEG回路12に含まれるTEGを用いて半導体メモリチップ10の信頼性を評価する。
Claims (16)
- 半導体ウェハ上の目標回路装置が形成される半導体チップと異なる領域に位置する所定の領域に複数のテスト用素子を一列に整列して形成する第一ステップと、
前記複数のテスト用素子に対応してかつ前記テスト用素子と平面図的に見て重なり合うように前記テスト用素子の上層に複数のテスト用電極パッドを一列に整列して形成する第二ステップと、
各前記テスト用素子の直上に配置されるテスト用電極パッドの両側に隣接するテスト用電極パッドに電気的に接続する第三ステップとを備える、半導体装置の製造方法。 - 前記所定の領域は、前記半導体チップ切り出し用のスクライブラインを介して隣接して配置されるテスト領域である、請求項1記載の半導体装置の製造方法。
- 前記所定の領域は、前記半導体チップを分離するためのスクライブラインが形成される領域である、請求項1記載の半導体装置の製造方法。
- 前記第二ステップは、前記テスト用電極パッドを、金属配線層の最上層のアルミニウム配線で形成するステップを備え、
前記半導体装置の製造方法は、さらに、
前記第二ステップと前記第三ステップとの間に、各テスト用電極パッドの下層にかつテスト素子上層に、銅配線を用いて島状形状に互いに分離される複数の金属部を形成する第四ステップを備え、
前記第三ステップは、複数の金属部をビアを介して対応のテスト用電極パッドに電気的に接続するステップである、請求項1記載の半導体装置の製造方法。 - 前記第三ステップは、
対応のテスト用電極パッドに対応して配置される複数の金属部の間を通る配線を形成して隣接するテスト用電極パッドに前記テスト用素子を電気的に接続するステップを備える、請求項4記載の半導体装置の製造方法。 - 前記最上層は、第K配線層であり、
前記テスト用素子は、第(K−3)層以下の下層に形成されるトランジスタであり、
前記テスト用素子を前記テスト用電極パッドに電気的に接続するステップは、
各トランジスタを対応のテスト用電極パッドの両側に隣接して配置されるテスト用電極パッドに対応の前記金属部の間を通過するように配線を形成して電気的に接続するステップを備える、請求項4記載の半導体装置の製造方法。 - 前記テスト用素子は、第1から第4端子を有する4端子素子であり、
前記第三ステップは、
各トランジスタについて、対応のテスト用電極パッドの両側の隣接テスト用電極パッドに第1および第2の端子をそれぞれ接続し、前記両側の隣接するテスト用電極パッドのさらに1つおいて隣接するテスト用電極パッドそれぞれに第3および第4の端子を接続するステップを備える、請求項1記載の半導体装置の製造方法。 - 前記テスト用素子は、配線抵抗であり、
前記第二ステップは、最上層と異なる配線層の配線を隣接するテスト用電極パッドに対して設けられる金属部を短絡するように形成して前記配線抵抗を形成するステップを備え、互いに隣接して配置されるテスト用電極パッドに対応して配置される配線抵抗は、互いに異なる配線層の配線を用いて形成される、請求項1記載の半導体装置の製造方法。 - 前記テスト用素子は、容量素子であり、
前記第二ステップは、最上層と異なる配線層の第1および第2配線を隣接するテスト用電極パッドに対して設けられる金属部にそれぞれ電気的に接続するように形成して前記配線抵抗を形成するステップを備え、前記第1および第2配線は、互いに分離してかつ対向して配置される部分を有し、互いに隣接して配置されるテスト用電極パッドに対応して配置される容量素子は、互いに異なる配線層の配線を用いて形成される、請求項1記載の半導体装置の製造方法。 - 前記テスト用素子は、容量素子であり、
前記第二ステップは、最上層と異なる配線層の配線を隣接するテスト用電極パッドに対して設けられる金属部を短絡するように形成して前記容量素子の第1の電極を形成するステップを備え、
前記第一ステップは、前記所定の領域に前記第1の電極下層にかつ前記第1の電極と対向して活性領域を形成するステップを備え、互いに隣接して配置されるテスト用電極パッドに対応して配置される容量素子は、互いに異なる配線層の配線を用いて形成される、請求項1記載の半導体装置の製造方法。 - 前記第三ステップは、
隣接するテスト用電極パッド下部に配置されるテスト用素子を、互いに異なる配線層の配線を用いて直上の電極パッドに隣接するテスト用電極パッドに電気的に接続するステップである、請求項1記載の半導体装置の製造方法。 - 請求項1から11のいずれか1つに記載の方法により形成された半導体ウェハ。
- 請求項1から11のいずれか1つに記載の方法により形成された半導体ウェハ上でテストを行なう方法であって、
前記複数のテスト用電極パッドの1つおきの電極パッドにテストプローブピンを接触させてテスタと前記1つのおきの電極パッドとの間で電気信号を送受してテストを行なうステップと、
前記テストプローブピンをテスト用電極パッド1つ分ずらせてテスト用電極パッドに接触させて前記テスタと接触された電極パッドとの間で電気信号を送受してテストを行なうステップとを備える、テスト方法。 - 1列に整列して配置される複数のテスト用電極パッド、および
前記複数のテスト用電極パッドに整列してかつ対応して対応のテスト用電極パッドと平面図的に見て重なり合うように対応の電極パッド重なりが形成され、前記複数のテスト用電極パッドの隣接電極パッドには互いに異なるテスト用素子が電気的に接続されるようにかつ各テスト素子が直上の対応のテスト用電極パッドと異なるテスト用電極パッドに接続されるように配置される複数のテスト用素子を備える、半導体ウェハ。 - 隣接するテスト用電極パッドに対応して配置される隣接テスト用素子は、前記複数のテスト用電極パッドにおいて連続して配置されるテスト用電極パッドに交互に電気的に接続される、請求項14記載の半導体ウェハ。
- 請求項14記載の半導体ウェハを用いた半導体装置の製造方法であって、
前記複数のテスト用電極パッドの1つおきに配置されるテスト用電極パッドにテスタとの間の電気信号送受用のテストプローブを接触させてテストを行なうステップと、
前記1つおきに配置されるテスト用電極パッドに対してテスト用電極パッドを1つずらせて前記テスタとの間の電気信号送受用の前記テストプローブを接触させてテストを行なうステップとを備える、半導体装置の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012164838A (ja) * | 2011-02-08 | 2012-08-30 | Sony Corp | 半導体装置 |
WO2019155519A1 (ja) * | 2018-02-06 | 2019-08-15 | 株式会社 日立ハイテクノロジーズ | 半導体装置の製造方法 |
US11391756B2 (en) | 2018-02-06 | 2022-07-19 | Hitachi High-Tech Corporation | Probe module and probe |
US11709199B2 (en) | 2018-02-06 | 2023-07-25 | Hitachi High-Tech Corporation | Evaluation apparatus for semiconductor device |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5451747B2 (ja) * | 2009-03-24 | 2014-03-26 | 日本電気株式会社 | 半導体ウェハ及び半導体装置の製造方法 |
TW201134317A (en) * | 2010-03-29 | 2011-10-01 | Hon Hai Prec Ind Co Ltd | Pins assignment for circuit board |
US8669775B2 (en) * | 2010-09-24 | 2014-03-11 | Texas Instruments Incorporated | Scribe line test modules for in-line monitoring of context dependent effects for ICs including MOS devices |
US8664968B2 (en) * | 2010-09-24 | 2014-03-04 | Texas Instruments Incorporated | On-die parametric test modules for in-line monitoring of context dependent effects |
US9048136B2 (en) * | 2011-10-26 | 2015-06-02 | GlobalFoundries, Inc. | SRAM cell with individual electrical device threshold control |
TWI562258B (en) * | 2011-11-01 | 2016-12-11 | United Microelectronics Corp | Testkey structure and method for measuring step height by such testkey structure |
US9006739B2 (en) * | 2012-04-17 | 2015-04-14 | International Business Machines Corporation | Semiconductor test and monitoring structure to detect boundaries of safe effective modulus |
KR20140030682A (ko) * | 2012-09-03 | 2014-03-12 | 삼성디스플레이 주식회사 | 표시 장치 및 마더 기판 |
US9075103B2 (en) * | 2012-10-05 | 2015-07-07 | United Microelectronics Corp. | Test structure for wafer acceptance test and test process for probecard needles |
EP2860150B1 (en) * | 2013-10-11 | 2021-01-06 | Canon Production Printing Netherlands B.V. | Substrate plate for MEMS devices |
KR102179035B1 (ko) * | 2014-03-07 | 2020-11-16 | 삼성전자주식회사 | 반도체 장치 |
US10037927B2 (en) * | 2016-11-28 | 2018-07-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure, testing and fabricating method thereof |
US10121713B1 (en) | 2017-05-08 | 2018-11-06 | Globalfoundries Inc. | In-kerf test structure and testing method for a memory array |
US11061068B2 (en) * | 2017-12-05 | 2021-07-13 | Intel Corporation | Multi-member test probe structure |
CN108133899A (zh) * | 2017-12-21 | 2018-06-08 | 上海华力微电子有限公司 | 一种铝垫层析出的监测结构及其监测方法 |
US11204555B2 (en) | 2017-12-28 | 2021-12-21 | Intel Corporation | Method and apparatus to develop lithographically defined high aspect ratio interconnects |
CN109786363B (zh) * | 2019-02-22 | 2020-09-29 | 友达光电(昆山)有限公司 | 显示面板 |
US11769698B2 (en) * | 2021-07-16 | 2023-09-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of testing semiconductor package |
CN113437051B (zh) * | 2021-08-26 | 2021-11-19 | 深圳市时代速信科技有限公司 | 一种半导体器件 |
CN113838836B (zh) * | 2021-09-18 | 2023-10-24 | 长鑫存储技术有限公司 | 晶圆结构及其制造方法 |
CN114843250B (zh) * | 2022-07-06 | 2022-10-21 | 之江实验室 | 一种晶圆级集成系统的测试结构及测试方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006120962A (ja) * | 2004-10-25 | 2006-05-11 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP2009158684A (ja) * | 2007-12-26 | 2009-07-16 | Panasonic Corp | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH044754U (ja) | 1990-04-24 | 1992-01-16 | ||
JPH0574882A (ja) | 1991-04-24 | 1993-03-26 | Fuji Electric Co Ltd | 半導体素子の特性試験装置 |
JPH09199565A (ja) | 1996-01-17 | 1997-07-31 | Yamaha Corp | プロセス監視回路 |
JP2002313864A (ja) * | 2001-04-12 | 2002-10-25 | Nec Corp | 半導体装置 |
JP2003332397A (ja) | 2002-05-16 | 2003-11-21 | Seiko Epson Corp | 半導体装置および特性評価装置 |
JP3858244B2 (ja) | 2002-10-22 | 2006-12-13 | 株式会社シバソク | 半導体検査装置及び半導体の検査方法 |
US7256079B2 (en) * | 2002-12-16 | 2007-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Evaluation method using a TEG, a method of manufacturing a semiconductor device having a TEG, an element substrate and a panel having the TEG, a program for controlling dosage and a computer-readable recording medium recoding the program |
JP4099412B2 (ja) * | 2003-03-19 | 2008-06-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
US7818698B2 (en) * | 2007-06-29 | 2010-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accurate parasitic capacitance extraction for ultra large scale integrated circuits |
-
2008
- 2008-03-27 JP JP2008084460A patent/JP5142145B2/ja active Active
-
2009
- 2009-01-07 TW TW098100376A patent/TW200949969A/zh unknown
- 2009-03-13 US US12/403,616 patent/US8211716B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006120962A (ja) * | 2004-10-25 | 2006-05-11 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP2009158684A (ja) * | 2007-12-26 | 2009-07-16 | Panasonic Corp | 半導体装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012164838A (ja) * | 2011-02-08 | 2012-08-30 | Sony Corp | 半導体装置 |
WO2019155519A1 (ja) * | 2018-02-06 | 2019-08-15 | 株式会社 日立ハイテクノロジーズ | 半導体装置の製造方法 |
JPWO2019155519A1 (ja) * | 2018-02-06 | 2021-01-14 | 株式会社日立ハイテク | 半導体装置の製造方法 |
JP7065124B2 (ja) | 2018-02-06 | 2022-05-11 | 株式会社日立ハイテク | 半導体装置の製造方法 |
US11391756B2 (en) | 2018-02-06 | 2022-07-19 | Hitachi High-Tech Corporation | Probe module and probe |
US11709199B2 (en) | 2018-02-06 | 2023-07-25 | Hitachi High-Tech Corporation | Evaluation apparatus for semiconductor device |
US11977099B2 (en) | 2018-02-06 | 2024-05-07 | Hitachi High-Tech Corporation | Method for manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
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