TW200949969A - Manufacturing method of a semiconductor device, a semiconductor wafer, and a test method - Google Patents

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200949969 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種用以將於半導體晶圓級別下測試半導 體裝置之測試用元件有效率地配置之構成、及使用有該測 試用元件之測試方法。 【先前技術】 為確保積體電路等之半導體裝置之可靠性，使用有 TEG(測試用元件群，Test Element Group)。製程、電路特 性及可靠性之評價藉由使用有該TEG之特性評價（測試）而 進行。於產品開發階段’根據使用有TEG之測定結果而進 行可靠性評價’並根據該評價結果而進行製程或者電路設 計之修正’又’於實際產品中，對各半導體裝置之可靠性 進行評價以判定產品之良否。 通常’於半導體晶圓上之劃線區域上，配置有電特性管 理用TEG。於該劃線區域上，配置有用以將半導體晶片各 自分離之劃線。在以下之說明中，只要未作特別說明，將 劃線區域及劃線作為相同意義而使用。進而，只要未作特 別說明，亦將切線及分路區域作為與劃線區域相同之专、義 而使用。於劃線區域上，除TEG以外，還配置有許多用以 進行製造製程中之遮罩位置對準之重疊檢測標記、膜厚龄 控標記等。 特別是，伴隨近年來之高積體化而具有如下傾向：所利 用之電晶體之種類及佈線層之數量亦增加，且重疊用標^ 及膜厚監控用之標記之數量增加。又，電晶體中，佈線及 136840.doc 200949969 通路等增大’應管理器件之評價項目增大，相應地TEG之 測試用元件之數量亦增大。先前，為有效率地配置上述 TEG而提出有種種構成/配置。 專利文獻1(日本專利特開2002-3 13864號公報）中，於劃 線區域（劃線）上，配置有TEG元件用之電極焊墊。TEG係 於半導體晶片上之電極焊墊下部，與電極焊墊對齊而配 置。作為另一實施例，於該劃線上，與測試用電極焊墊相 對應並於其下層，配置有TEG元件。TEG元件為3端子元 件，與各TEG元件相對應而配置有3個測試用電極焊墊， TEG元件電性連接於對應之測試用電極焊墊。讓電極焊墊 與TEG元件重疊而配置，α此謀求TEG之配置面積之減 少〇 專利文獻2(日本專利特開平9_199565號公報）中，於劃線 區域上，以z子狀（鑛齒狀）配置有測試用電極焊墊，於1個 測試用電極焊墊配置區域下部，配置有測試用電晶體。測 試用電晶體為4端子元件，與H@測試用電晶體對應而鄰接 配置有4個測試用電極焊塾。測試用電晶體之控制問極、 後閘極、源極及汲極端子電性連接於分別對應而配置之# 個測試用電極焊墊。 5亥專利文獻2中，於劃線 塾配置成鑛齒狀，從而減少 試用電極焊墊配置面積之增 用電極焊墊重疊而配置，以 配置於劃線上。 區域（劃線）上將測試用電極焊 測試用電極焊墊間距以抑制測 大。又，將測試用元件與測試 此謀求將數量較多的TEG元件 136840.doc 200949969 專利文獻3(日本專利特開2〇〇3_332397號公報）中，於劃 線上，以與測試用元件之連接用金屬佈線重疊之方式配置 測試用電極焊塾。構成測試用元件之電晶體之活性;域與 測成用電極焊塾對齊且不相互重疊地交替配置。將測試用 兀件之佈線以與電極焊墊不重暴之方& κ 个董疊之方式而配置，以此謀求 讓劃線之寬度變窄。 ❹ ❹ 又，當配置有較多的上述TEG元件日夺，必須使TEG元件 之間距變小，且使測試探針之間隔亦變窄。在使上述則 元狀間距變小時，為了以高可靠度進行夠定’亦要求使 測试探針確實接觸到測試用電極焊墊。 謀求使上述賴探針確實接觸制試用電極焊塾之構成 於專利文獻4(日本專利特開平5_7彻2號公報）争有所揭 Γ、。於該專利文獻4所揭示之構成中，測試用電極焊塾於 體曰:片之周邊上排列而配置。在測試時，使用具有晶 極焊墊之間距之2倍之間距的測試探針銷。於該情形 測·4心針銷分離為相對於J個晶片而排列於偶數編號 =電極焊墊上之探針銷、及於鄰接之晶片上與奇數編號之 電極焊塾相連接之探針鎖。在Η固測試過程結束之後，使 半導體晶圓上之探針 下移動1曰日片置，以進行下一測試。 因此，對1個半導艚曰 電極焊墊之_^ 進行使用有偶數編號之測試用 、式/、久，進行使用有奇數編號之測試用電 極焊墊之測試。 該專利文獻4 Φ，、 使蜊試探針銷之間距相較電極焊墊之 間距更寬’以此謀求獲得以下之效果。即便利用具有剛性 136840.doc 200949969 且寬度較寬之探針銷，亦可避免探針銷間之接觸。又， 於可利用剛性之探針銷，故可使探針銷確實接_測試= 電極焊墊而進行正確的測定。 專利文獻5(曰本專利特開2004-146415號公報）中，使用 測試用電極焊墊之間距之2倍之針腳間距的測試探針卡。 以測試電極間距為單位使探針銷錯開而進行測試。測試用 電極焊墊於半導體晶片上排列而配置。專利文獻5中，在 測試用電極焊塾之間距變窄之情況τ，亦課求避免測試探 針卡之針腳之間距變窄。 專利文獻6(曰本專利實開平4_4754號公報）中，使探針卡 之針腳接觸到半導體裝置上之每隔丨個的電極焊墊而進行 測試。相較輸出電極焊墊而言，輸入電極焊墊之布局面積 更大於探針卡上，以輸出電極焊墊間距之2倍之間距而 配置有探針銷。當使該探針銷向鄰接之輸出電極焊墊移動 時，對輸入電極焊墊施加相同電壓。該專利文獻6中，在 電極焊墊之行間距變小的情況下亦謀求緩和探針銷之間距 條件。 [專利文獻1] 曰本專利特開2〇〇2-313864號公報 [專利文獻2] 曰本專利特開平9-199565號公報 [專利文獻3 ] 曰本專利特開2003-332397號公報 [專利文獻4] 136840.doc 200949969 曰本專利特開平5-74882號公報 [專利文獻5] 曰本專利特開2004· 1464 15號公報 [專利文獻6] 曰本專利實開平4-4754號公報 【發明内容】 [發明所欲解決之問題]

❹ 從成本之觀點考慮，晶片大小較理想的是儘可能小。因 此，在晶片大小固定時，劃線區域之面積不會增大。然 而’例如於系統單晶片（System-on-Chip，s〇C)等之前端半 導體裝置中，如上所述，測試管理項目變多，且重疊檢測/ 檢查用或者膜厚監控用之標記之數量增大，配置於劃線區 域上之元件/構件之數量增大。因此，為了將必要之管理 項目全部配置於劃線區域上，要求有效率地配置teg。 於上述專利文獻1中，於劃線之區域上配置有teg元件 之電極焊墊。於該配置中，相對於1個TEG元件而配置有3 個測試用電極焊墊。於該等對應之3個測試用電極焊墊之 下層’配置有TEG元件。然而，於專利文獻，測試用 電極焊墊配置於三角形之頂點位置上。其結果為，測試用 電極焊塾沿劃線之延伸方向配置成2行，從而無法使劃線 之寬度變窄。X，雖然測試用電極焊墊之間距變小，但並 未考慮探針銷之間距與測試用電極焊塾之間距之關係，且 亦未考紅何财錢探㈣關_試用電極焊塾來進 I36840.doc 200949969 於專利文獻2所示之構成中’於劃線區域上以鑛齒狀 配置有測試用電極焊塾。以，於專利文獻2所示之構成 之情況下’可沿劃線之延伸方向而高密度地配置測試用電 極焊墊，但無法使劃線之寬度變窄q，與4個鄰接配置 之測試用電極焊塾相對應而配置"固測試用電晶體元件並 ㈣相電晶體與電極料電性連接。所以，在測試用電 烊塾网密度地配置於劃線區域之情況下，當其間距條件 變得嚴格時，難以制試探針銷接觸到測制電極焊塾。 專利文獻2僅謀求減少測制電極焊墊之間距，而對於探 針銷之間距與測試用電極焊墊之間距之關係並未考慮。 又’於專利文獻3所示之構成中’劃線區域上交替配置 有構成測試用電極焊墊與測試用電晶體元件之活性區域。 因此’無法高密度地配置測試用電極焊墊，從而產生有無 套應對B理項目之增大之問題。又，於該專利文獻3中， 關於以何種方式來連接測試用電晶體元件與相對應之測試 用電極焊墊，並未揭示。 ，於專利文獻4中，探針卡之探針銷之間距設定為配置於 半導體日日片周邊上之輸出焊塾之2倍的間距。於鄰接之半 片間 方之半導體晶片之每隔1個的例如偶數之 輸出焊塾上連接有探針銷，另—方之半導體晶片上，另外 的每隔1個的例如奇數之輸出焊塾上連接有探針銷。在測 時於各焊墊上進行每隔1個的輸出焊墊之測試，其次 =測4彳木針移動i晶片量，以使測試探針銷接觸到半導體 曰曰片之未接觸之輸出焊墊而進行測試。 136840.doc 200949969 即，於專利文獻4中，揭示有相對於半導體晶片周邊上 所配置之輸出焊墊、電源焊墊及控制信號輸入焊墊之探針 銷的配置，而關於在半導體晶圓之劃線區域上配置有輸出 電極焊墊之構成，並未揭示。又，於該專利文獻4中，於 輸出焊墊上配置有移位暫存器及閃鎖，並根據該等輸出信 號而配置有輸出焊墊。因此，在將對應於該輸出焊塾所配 置之驅動器看作TEG元件時，當要在劃線區域上配置測試 用電極焊墊之情況下，必須將測試用電極焊墊與元件 分別配置於不同之區域上。因此，無法將該專利文獻4所 揭不之構成維持原樣地直接應用於配置於劃線上之測試用 電極焊墊之構成中。 於專利文獻5所揭示之構成中，配置於液晶驅動器周邊 上之輸出輸入焊塾之間距亦設定為1比2之關係。輸入焊塾 之寬度設定為輸出焊塾之寬度之2倍。探針銷之間距相對 =出㈣為4倍’相對於輸入焊墊為相同。輸入焊塾具 ::焊塾之2倍之間距。以輸出烊墊之間距為單位而使 十鎖錯開，並使探針銷接觸到同—輸人焊塾來進行測 而獻5中輸出焊塾與輸入焊墊之間距不同 而抑制探針銷之間距變小 县如祖訂於輸出：塾而言’僅 每4個焊墊而接觸有探針銷，為了 必須使探針銷移動4次，從而測試過程數增大。 =利文獻5中’僅揭示有將半導體晶片上之内部信 l D以出之輸出焊塾之配置’而對於測試專用之咖元 136840.doc 200949969 件及測試用電極焊墊之配置，並未作任何考慮。 於專利文獻6中，使探針鎖㈣料導體晶丨周邊上所 配置之輸入輸出焊墊而進行測試。於該專利文獻6中，亦 與專利文獻5所揭示之構成相同，變更輸入焊塾與輸出焊 墊之間距條件而將探針銷以輸出焊墊之2倍之間距進行配 置。在測試時’以輸出焊塾之間距為單位而錯開進行測 試。於該專利文獻6中，使配置於半導體晶片周邊上之輸 入谭墊及輸出焊墊之間距條件互不相同，以㈣探針叙 間距變狹。然而，於該專利文獻6中，對於將測試專用之 TEG元件及測試用電極焊墊在劃線區域或者半導體晶月上 配置有測試專用之TEG時的測試電極用輝塾之配置，並未 作任何研九。又，對於將所有的測試用電極谭塾以相同間 距而配置時的測試探針與測試用電極谭墊之位置關係、列 試用電極焊塾與TEG元件之位置關係及佈線，並未何 研究。 u ❹ 境=而9的在於提供一種不隨著先前之測定環 兄變更而可改善TEG之配置效率的半導體裝置之製造方 該方法所生成之半導體晶圓、及該半導體晶圓之 [解決問題之技術手段] =發：中，在特定區域上排列成一行而配置測試用電 知墊。於測試用電極焊墊之正下方區域上形成測試用元 件。測則元件電性連接於與正上方之測試 鄰接之測試用電極焊塾。 知塾相 I36840.doc -10- 200949969 較好的是，相鄰接之測試用元件藉由不同佈線層之佈線 而分別電性連接於相鄰接之測試用電極焊墊。

本么月之半導體裝置之製造方法於—實施形態中，包括 如下步驟在半導體晶圓上之位於與形成目標電路裝置之 半導體晶片不同區域之特定區域上，排列成一行而形成複 數個測試用元件；以於該等複數個測試用元件之上層且與 測試用7C件重疊之方式，排列成—行而配置測試用電極谭 W及將各測試用元件電性連接於與正上方對應而配置之 測試用電極焊墊兩側相鄰接之測試用電極焊墊。 止本發明之半導體晶圓於一實施形態中，係具備由上述製 ia方法所瓜成之測试用元件及測試用電極焊塾者。 本發明之測試方法於一實施形態中，係在以本發明之半 導體裝置之製造方法所形成之半導體晶圓上進行測試之方 法:包括如下步驟：使測試探針鎖接觸到複數個測試用電 極焊塾之每隔！個的電極焊墊，從而在測試器與該等每隔1 個的電極焊墊之間發送触㈣號*進㈣m ;及使該測 試探針銷錯開測試用電極焊墊之丨個間距而接觸到測試用 電極焊墊，從而在測試器與接觸之電極焊墊之間發送接收 電k號以進行測試。 本發明之測試構造於一實施形態中，包括：排列成一行 ^配置之複數個測試用電極焊墊、及排列且對應配置於該 等複數個測試用電極焊墊上之複數個測試用元件。該等複 數個測試用元件以與對應之測試用電極焊墊相互重疊之方 式形成對應之電極焊墊重疊部分。於複數個測試用電極焊 136840.doc -11 - 200949969 的電•極焊塾上，配置成使互不相同之測試用元件電 接且使各挪試元件連接於與對應之測試用電極详塾不 同之測試用電極谭塾。 另—測試方法於—實施形態中，在對應配置於 =本::：測試構造中鄰接之测試用電極谭墊之鄰接測 替地電性連接於複數個測試用電極祥塾中連續 ==Γ焊墊之構造，使探針鎖接觸到該複數個 t母隔1個而配置的測試用電極焊墊來進 ，錯開1個測試用電極焊塾而使探針銷與測 試用電極焊墊相接觸來進行測試。 明〃幻 [發明之效果] =本：明，測試用電極焊墊與測試用元件以相互重疊 件高密度地配置，不導致㈣用1 坪m式用疋 置數量較多的測試置:積增大❿ 正卜，貞電性連接於盘 之測試用電極焊墊相鄰接之測 :在在測試時，於探針銷所接觸之測試用電極;= t在測試用元件，從而可正破地進行測試，而不會= 力對於測試用元件等之影響。 會&成應 焊^在測試時’使探針銷接觸到每隔！個的測試用電極 而進_試’其:欠’使測試用探針銷 ，塾間距分而進行測試。因此，探針銷間距為::用 <極焊塾間距之2倍間距，可充分確保探針銷之間距 使用與先前相同之探針銷配置來進行測試。 可 136840.doc •12· 200949969 【實施方式】 [只施I1 ]圖1係概略地表示本發明實施形態1之半導 體晶圓WF之晶片配置的示圖。於圖1中，在半導體晶w WF上，複數個半導體晶片CH排列成陣列狀。於該等半導 , 體晶片CHi，形成有作為目標之半導體電路裝置。為了 將該等半導體晶片CH各自分離並安裝於封裝上，形成有 劃線SL。於晶圓測試過程結束後，沿劃線sl進行切割， 參 由此將形成於半導體晶圓WF上之半導體晶片CH各自分 離。於形成有該劃線SL之區域上，如以下詳細之說明，將 構成TEG之測試用元件及測試用電極焊墊排列配置成一 行。 圖2係將圖1所示之半導體晶圓WF上之虛線區域〗放大之 示圖於圖2中，半導體晶片CH1-CH4經由劃線SL1及SL2 而相對向地配置。劃線SL1及SL2以將半導體晶片 CH4分離之方式配置成相互正交。 ❹ 於劃線SL1及SL2上，配置有TEG，但圖2中，代表性地 顯示有半導體晶片CH1及CH2之間之劃線區域之tEG的配 置°於半導體晶片CH1及CH2之間之劃線區域上，排列有 測試用電極焊墊TP及測試用元件TE且配置成於平面圖上 觀察時相互重疊。測試用電極焊墊Tp以固定之間距L沿割 線SL2之延伸方向排列成一行而配置。於圖2中，顯示有於 各測試用電極焊墊TP之下部配置有測試用元件te。然 而’測試用元件TE相對於特定數量之測試用電極焊塾亦可 配置1個。 136840.doc 13 200949969 於測試用電極焊墊TP下部將測試用元件2以相互重疊之 弋 置藉此，與平面布局中將測試用元件與測試用 電極焊墊乂替配置之情形相，可配置2倍的測試用電極 详墊及測試用元件而不會伴有面積增大，料可使teg之 測試圖案數量增大(可使測試用元件之數量增大，且可使 管理項目增大）。 又’於圖2中，在劃線SL1上，亦配置有τε〇，且在半導 體晶片CH3及CH4之間的劃線儿2之區域上，亦配置有

EG於β亥等區域上，代表性地顯示有測試$ 1： # # 1。TEG與各半導體晶片CH對應而配置於劃線SL之區域 上。 圖3係表示TEG之配置之一例的示圖。於圖3中，排列成 一行而配置有測試用電極焊墊TPG_Tp7。於該等測試用電 極焊塾TP0-TP7之下部，配置有測試元件te。於圖3中， 代表性地顯示有在測試用電極烊墊τρ3及ΤΗ之正下方之 區域上㈣成之測試元件ΤΕ3及ΤΕ4。作為該等測試用元 件丁以及丁以，舉一例來說，使用有_電晶體（絕緣閉極 型場效電晶體)。则電晶體為4端子元件，其具有源極端 子S、沒極端子D、控制閘極端子G及後閘極端子B。 測式用兀件TE3中’其控制閘極端子G經由第】金屬佈線 ML0及通路v〇而電性連接於測試用電極焊墊別，其源極 端子s經由第i金屬佈線㈣及通路V2而連接於鄰接之測試 用電極焊墊TP2,纽極端子D經由第丨金屬佈線ML0及通 路4而電杜連接於鄰接之測試用電極焊塾τρ4，其後閉極 136840.doc -14- 200949969 端子B經由第丨金屬佈線ML〇及通路V6而電性連接於測試用 電極焊墊TP6。 測試用元件TE4中，㈣間極端子G經由第2金屬佈線 ML1及通路V1而電性連接於測試用電極焊墊TP1，其源極 . 端子S經由第2金屬佈線ML1及通路V3而電性連接於鄰接之 . 測試用電極焊塾TP3,其汲極端子0經由第2金屬佈線如 及通路V5而電性連接於鄰接之測試用電極焊墊τρ5，進 φ 而，後閘極端子Β經由第2金屬佈線ML1及通路¥7而電性連 接於測試用電極焊墊ΤΡ4。 金屬佈線ML0及ML1為不同佈線層之佈線，例如，第j 金屬佈線MLG為第i層金屬佈線層之佈線，第2金屬佈線為 上層之第2層金屬佈線層之佈線。 如圖3所示，將1個測試用元件TE(TE3或TE4)與鄰接之 電極焊墊、進而與其兩側相鄰接之電極焊墊中每隔1個測 試用電極焊墊而鄰接之測試用電極焊墊進行連接。因此， ® 測试用"°件巧電性連接於測試用電極焊墊行中偶數編號之 測忒用電極焊墊群或者奇數編號之測試用電極焊墊群。 又，第1金屬佈線ML0及第2金屬佈線ML1為不同佈線層 之佈線。使用不同佈線層之佈線將鄰接之測試用電極焊墊 與測試用元件TE加以電性連接，由此可避免佈線之碰撞而 形成相對於鄰接測試用電極焊墊之電性連接。 ，圖4係表示圖3所示之TEG之概略的平面布局之示圖。於 圖4中，配置有測試用電極焊墊τρ〇_τ 盥 極焊塾抓㈣各自相對應’將第！層島狀金屬=Γ4 136840.doc -15· 200949969 作為觸點用之中間佈線而配置。該等第1層島狀金屬部 IMNIM4相互分離，m過該等之間而配設佈線。 第1層島狀金屬部IM1-IM4係以與形成於半導體晶片上 之半導體裝置中所使用之第丨層金屬佈線層之佈線之製造 過程相同的過程而形成，又，於各測試用電極焊墊上，與 半導體晶片上之各佈線層相對應而設置有島狀金屬部，於 圖4中，代表性地顯示形成於第丨層金屬佈線層上之島狀金 屬部。 與島狀金屬部IM1-IM4各自相對應而設置有通路VA。通 路VA包含貫通路及填充於該貫通路中之導電性材料兩 者。藉此，可將1個佈線層上所配設之佈線連接於島狀金 屬部，進而經由配置於上層之島狀金屬部而電性連接於最 上層之測試用電極焊墊。該等第丨層島狀金屬部在測試用 電極焊墊上以相同之配置而形成。因&，各測試用電極焊 墊上對應之第1層島狀金屬部以相同之參照符號表示。 如圖3所示，測試用元件TE3及TE4為4端子電晶體（m〇s 電晶體）。該4端子電晶體形成於半導體基板區域上之活性 區域上。該活性區域包含源極雜質區域SI、汲極雜質區域 DI及後閘極電極取出用之雜質區域（後閘極雜質區域）b工。 該等雜質區域SI、DI及BI為低電阻之區域。經由後問極雜 質區細而向形成有電晶體之基板區域（㈣極）供給偏壓 電壓8 在源極雜質區域SI及汲極雜質區域以之間形成有閘極電 極GE。源極端子8、汲極端子D及後閘極端子B各自藉由與 136840.doc -16· 200949969 雜質區域SI、DI及BI相對應之觸點CT而分別構成。 閘極電極GE係由相較金屬佈線更下層之多晶矽所形 成，並經由开> 成於閘極電極取出區域上之通路VA而電性 連接於對應之閘極電極佈線（金屬佈線）。 . 於測試用元件TE3上，閘極電極GE經由通路VA而電性連 接於第1層金屬佈線MO 1。該閘極電極佈線GE所連接之第i 層金屬佈線MO 1穿過相對於測試用電極焊墊τρ3而設置的 φ 島狀金屬部1M1及1M3之間之區域，且沿著測試用電極焊 墊TP 1及TP2而延伸，並電性連接於測試用電極焊墊τρ〇之 島狀金屬部ΙΜ1。該島狀金屬部IM1及第j層金屬佈線M〇l 形成於同一佈線層上。又，源極雜質區域81經由觸點（^而 電性連接於第1層金屬佈線M02。該第1層金屬佈線M02穿 過測試用電極焊墊TP3之島狀金屬部IM3及IM4之間之區 域，且向測試用電極焊墊TP2之島狀金屬部IM1及IM2之間 延伸，並電性連接於測試用電極焊墊τρ2之島狀金屬部 ® ΙΜ1。汲極雜質區域DI經由通路而電性連接於第}層金屬佈 線1^03。該第1層金屬佈線M03穿過相對於測試用電極焊墊 TP3而没置的第！層島狀金屬部IM1& IM2之間並電性連 接於相對於鄰接之測試用電極焊墊TP4而設置的第1層島狀 • 金屬部IM3。 測试用元件TE3之後閘極雜質區域BI經由觸點而電性連 接於第1層金屬佈線M04 ^該第1層金屬佈線M04穿過相對 於測试用電極焊墊TP3而設置的第1層島狀金屬部IM2及 ΙΜ4之間’且沿著測試用電極焊墊ΤΡ4及ΤΡ5而延伸，並電 136840.doc 17- 200949969 性連接於設置於測試用電極焊墊TP6上之第i層島狀金屬部 IM4。 對於測試用元件TE4而言，閘極電極GE經由通路（鎢插 塞）而電性連接於第2層金屬佈線Mil。該第2層金屬佈線 Mil穿過相對於測試用電極焊墊τΡ4而設置的第1層島狀金 屬部IM1及IM3之間（即，上層之第2層島狀金屬部）之區 域’從測試用電極焊墊TP3遍及PT2而延伸，並電性連接 於設置於測試用電極焊墊TP1之第1層島狀金屬部IM1上層 之第2層島狀金屬部。 源極雜質區域SI經由通路（鎢插塞）而電性連接於第2層金 屬佈線M12 ^該第2層金屬佈線M12穿過相對於測試用電極 焊墊TP4而設置的島狀金屬部1厘3及1]^5之間（即，第2層島 狀金屬部之間）之區域，並電性連接於相對於鄰接之測試 用電極焊墊TP3而設置的島狀金屬部IM1之上層所設置的 島狀金屬部。於該圖4中’亦未顯示由第2層金屬佈線所形 成之第2層島狀金屬部。 汲極雜質區域DI經由通路（鎢插塞）而電性連接於第2層 金屬佈線Μ13。該第2層金屬佈線Μ13穿過相對於測試用電 極焊墊ΤΡ4而設置的第1層島狀金屬部ΙΜ1及ΙΜ2之間（即， 上層之苐2層島狀金屬部之間）之區域，並電性連接於鄰接 之測試用電極焊墊ΤΡ5之島狀金屬部ΙΜ3上層所設置的第2 層島狀金屬部。 後閘極雜質區域ΒΙ經由通路（鎢插塞）而電性連接於第2 層金屬佈線Μ14。該第2層金屬佈線Μ14穿過相對於測試用 136840.doc -18 · 200949969 電極焊墊TP4而設置的島狀金屬部IM2及IM4之區域之間 (上層之第2層島狀金屬部之間），並經由測試用電極焊墊 TP5及TP6而電性連接於圖3所示之測試用電極焊墊τρ7之 第2層島狀金屬部（與第丨層島狀金屬部ΙΜ4對應而配設卜 . 如圖1 2所示，將第1層金屬佈線Μ01-Μ04作為圖3所示之 ， 第1金屬佈'線ML1而利用，並將第2層金屬佈線Μ11_Μ14作 為第2金屬佈線ML1而利用，該等第丨層金屬佈線及第2層 φ *屬佈線為不同佈線層之佈線’可將各測試用元件之端子 電性連接於正上方之對應之測試用冑極焊墊及每隔丄個所 鄰接之測試用電極焊墊，而不伴有佈線之碰撞。 又，相對於測試用電極焊墊而形成島狀之中間佈線層之 金屬部，且各自分離而形成佈線穿過區域。藉此，可將與 測試用電極焊墊正下方之區域相接近之測試用元件電性連 接於鄰接之測試用電極焊塾，而不會與對應之正上方之測 試用電極焊墊的金屬部產生碰撞。 ® 圖3係表示沿圖2所示之線L5-L5之剖面構造的示圖。於 圖5中，表示由第i層金屬佈線及第2層金屬佈線所構成之 $狀金屬部。該等島狀金屬部並未呈現於沿線之剖 面構造中’故於圖5中’以虛線表示該等島狀金屬部。 ‘ 於測試用元件TE3上，源極雜質區域SI及汲極雜質區域 DI为別經由觸點CT而電性連接於第i層金屬佈線μ们及 19 1 第1層金屬佈線Μ02電性連接於相對於測試用電極焊 墊ΤΡ2而設置的第i層島狀金屬部IM1。 2 第1層島狀金屬部IM1電性連接於由第2層金屬佈線所形 3 136840.doc 200949969 成之第2層島狀金屬部IM21。與該第2層金屬部IM21相鄰 接且相對於測試用電極焊塾TP3而設置有第2層島狀金屬部 IM23。第1層金屬佈線M〇3經由相對於測試用電極焊墊τρ4 所6又置的第1層島狀金屬部ιμ3而電性連接於第2層島狀金 屬部ΙΜ23。 於測試用元件ΤΕ4中，源極雜質區域31及汲極雜質區域 DI为別經由觸點CT而電性連接於第1層中間佈線。該等中 間佈線分別經由通路（插塞）而電性連接於第2層金屬佈線 Μ12及Μ13。第2層金屬佈線Μ12電性連接於相對於測試用 電極焊墊ΤΡ3而設置的第2層島狀金屬部ΙΜ21 ’第2層金屬 佈線Μ13電性連接於相對於測試用電極焊墊τρ5而設置的 第2層島狀金屬部ΙΜ23。該等第2層島狀金屬部丨及 ΙΜ23分別電性連接於第丨層島狀金屬部ΙΜ1&ΙΜ3。 作為金屬佈線，其使用銅佈線，並利用金屬鑲嵌法而形 成佈線及插塞（通路填充）。觸點CT通常係由鎢插塞所形 成。最上層之測試用電極焊墊係由鋁佈線所形成。相較該 測試用電極焊墊TP更下層且相較閘極電極更上層之金屬佈 線全部係使用銅佈線所形成。 圖6係概略地表示沿圖4所示之線L6-L6之剖面構造的八 圖。於圖6中，相對於測試用電極焊墊τρ〇所設置的島狀2 屬部IMi電性連接於第〗層金屬佈線M〇1。相對於測試用電 極焊墊TPi所設置的第2層島狀金屬部IM21電性連接於第2 層金屬佈線Mil。如此，使用不同佈線層之佈線而進行測 试用元件TE3及TE4之閘極電極之電性連接。 136840.doc •20· 200949969 =於相對於測試用電極焊墊TP3所設置的島狀金屬部 二3、職3、ΙΜ1及應，於該圖4所示之配置中，佈線並 未被連接。 經由通路（插塞）而將相對於各測試用電極焊墊所設置的 島狀金屬部電性連接於關之_用電極料。藉此，可 ，測試用元件ΤΕ3及ΤΕ4相對於鄰接之測試用電^焊塾及 ❹

邠接焊墊、進而與每隔丨個而鄰接之測試用電極焊墊進行 電性連接。 再者，第2層以上之金屬佈線（銅佈線）及其下部之通路 係使用金屬鑲嵌法而形成，同時進行佈線形成及通路之填 充。 ' 圖7係表示圖4所示之TEG之三維配置的立體圖。於圖7 中’表示測試用電極焊墊TP0_TP3之構造。又，於圖7令， 與圖4所示之構成要素相對應之部分附以相同之參照符 號。 測試用電極焊墊TP0-TP3係由最上層之鋁佈線所形成。 相對於該等測試用電極焊墊TP0_TP3，與形成於各半導體 晶片上之金屬佈線層之佈線相對應地設置有島狀金屬部。 於圖7中，以使用有4層之銅佈線與最上層之鋁佈線該5層 金屬佈線構造之情形作為一例而顯示。於該構成中，測試 用電極焊墊之島狀金屬部之配置相同。於某一測試用電極 焊墊ΤΡ(ΤΡ0_ΤΡ3)上，排列於高度方向上之第1層第2 層、第3層及第4層島狀金屬部ΙΜ1、ΙΜ；21、ΙΜΜ及ΙΜ41經 由通路VA而相互電性連接，進而電性連接於對應之測試 136840.doc •21- 200949969 用電極焊墊TP。同樣地，排列於高度方向上之第】層、第2 層、第3層及第4層島狀金屬部ΙΜ2、ΙΜ22、ιμ32、ιμ4· 由通路VA而相互電性連接，且進而電性連接於對應之測 試用電極焊塾ΤΡ。排列於高度方向上之島狀金屬部謂、 ΙΜ23、ΙΜ33及ΙΜ43經由通路从而相互連接，且進而電性 連接於對應之測試用電極焊墊Τρ。又 同樣地，排列於高 度方向上之島狀金屬部IM4、IM24、IM3q m44經由通路 VA而相互電性連接，且進*電性連接於對應之測試用電 極焊塾TP。 相對於測試用元件顶及取，代表性地顯示有觸點CT 相對於源極雜質區域SI及閘極電極GE之電性連接。該測試 用元件TE3之源極雜質區域81經由觸點CT*電性連接於第 1層金屬佈線Μ 0 2。第i層金屬佈線M 〇 2穿過對應之測試用 電極焊墊TP3之第1層島狀金屬部IM3&IM4之間之區域， 並電性連接於鄰接之測試用電極焊墊τρ2之第丨層島狀金屬 apIM 1 /則5式用元件ΤΕ之閘極電極ge經由觸點CT而電性 連接於第1層金屬佈線M01。該第丨層金屬佈線％…穿過對 應之測試用電極焊墊TP3之第i層島狀金屬部1肘3及IM1之 間之區域’且穿過測試用電極焊墊Τρ】及τρ 1之外部，並 電性連接於測試用電極焊塾TP3之第1層島狀金屬部IM J。 對於測試用元件TE4而言，其源極雜質區域31經由觸點 CT、中間佈線及通路（插塞）而電性連接於第2層金屬佈線 M12。該第2層金屬佈線M12電性連接於測試用電極焊墊 TP3之第2層島狀金屬部IM21。閘極電極ge經由觸點CT、 136840.doc -22- 200949969 中間佈線及通路而電性連接於第2層金屬佈線Mu。使該 第2層金屬佈線Mil越過測試用電極焊墊τρ3及τρ2而向外 邓延伸配置，並電性連接於測試用電極焊墊Τρ 1之第2層島 狀金屬部ΙΜ21。 . 如該圖7所示，測試用元件ΤΕ3及ΤΕ4以穿過對應的測試 . 肖電極焊墊之島狀金屬部之間之間《域的方式而配設有 . 纟屬佈'線，並電性連接於鄰接之測試用電極焊墊或者每隔 ❹ 1個而鄰接之測試用電極焊墊之同層的島狀金屬部，且相 應地電性連接於鄰接之測試用電極焊墊。 相對於最上層之測試用電極焊墊，將金屬部配置成島狀 (L字型形狀），由此，即便排列於各測試用電極焊塾上來 配置測試用元件時，亦可一方面避免佈線之碰撞，一方面 將各測試用元件之端子電性連接於鄰接之測試用電極焊 塾。又，對相鄰接之測試用元件使用不同佈線層之佈線， 可防止佈線之碰撞而配置相對於電極/端子之佈線。 ❿ 再者於圖7中’為了將4層之金屬佈線用於測試用元件 及測試用電極焊墊之間之佈線，將各佈線電性連接於同一 層之島狀金屬部。然而，相對於測試用電極焊塾所配置之 . 《狀金屬部係根據與半導體晶片上相接近之半導體裝置中 •所利用之佈線層之數量來決定其層數。 圖8至圖1 i係表示本發明實施形態^之MG之製造過程的 丁圖以下，參照圖8至圖11，對本發明實施形態〗2TEC} 之製造方法加以說明。 首先，如圖8所示，於形成有分路線（sh_ line)(劃線）之 136840.doc -23- 200949969 分路區域（劃線區域）之半導體基板SUB上，與各測試用電 極焊墊配置區域相對應而形成有元件形成區域EFR。當測 s式用元件TE3及TE4為如上所述之MOS電晶體之情況下， 該元件形成區域EFR作為後閘極區域而利用。於該元件形 成區域EFR4之表面上’形成有源極雜質區域SI、汲極雜質 區域DI及後閘極雜質區域81來作為活性區域。後閘極雜質 區域BI與元件形成區域EFR為相同導電型，經由後閘極雜 質區域BI而向元件形成區域EFR施加後閘極偏壓。源極雜 質區域SI及汲極雜質區域DI係與元件形成區域EFR為不同 的導電型。 其次’於源極雜質區域SI及汲極雜質區域DI之間，經由 未圖示之閘極絕緣膜而形成有閘極電極Ge。 其次’如圖9所示’相對於各測試用元件τΕ3及TE4而形 成有電極佈線。相對於汲極雜質區域〇1、源極雜質區域81 及後閘極雜質區域BI，分別形成有例如以鎢插塞所構成之 觸點ct，又，相對於閘極電極GE ,亦形成有觸點cT。此 後，將第1層金屬佈線形成為特定之圖案。於測試用元件 TE3中，連接於源極雜質區域81之觸點CT經由第】層金屬 佈線M0而電性連接於相鄰接之測試用電極焊墊上所形成 之第1層島狀金屬部IM1。同樣地，相對於汲極雜質區域m 所設置的觸點ct亦經由第丨層金屬佈線M03而電性連接於 相對於鄰接之測試用電極焊墊所設置的第丨層島狀金屬部 IM3。進而，相對於閘極電極GE及後閘極雜質區域，觸 點CT分別電性連接於第1層金屬佈線M01及M04。 136840.doc 200949969 η式用元件TE4而言，形成有相對於觸點CT而以第 1層金屬佈線所形成之中間佈線！卜相對於測試用元件 TE4，在形成第1層金屬佈線時，並不進行相對於設置於其 他測試用電極焊墊上之島狀金屬部之連接。 /、 . 圖9所示之測試用元件加之第^層金屬佈線之佈線係以 ."°下方式進行°即’如_所示’穿過設置於對應之測試 用電極焊墊上之第1層島狀金屬部IM3及IM4之間而配設第 e 1層金屬佈線醜，並將其電性連接於相鄰接之測試用電 極焊塾之第1層島狀金屬部IM1。藉此，與測試用電極焊塾 相對應，即便進行測試用元件之配設’亦可將測試用元件 之電極佈線電性連接於相鄰之測試用電極焊塾之島狀金屬 邛，而不會與對應之測試用電極焊墊之島狀金屬部產生磷 撞。關於其他的汲極電極佈線、後閘極電極取出佈線、及 閘極電極佈線’亦以穿過相鄰接的對應之島狀金屬部之間 之區域的方式而配置佈線。 ❹ 其次，如圖11所示，將第2層金屬佈線形成為特定之圖 案。於該過程中，對於測試用元件TE4而言’將第2層金屬 佈線電性連接於相對於下部之觸點CT所設置的中間佈線 • IL。即，源極雜質區域SI經由觸點CT、中間佈線比及第2 * 層金屬佈線M12而電性連接於相對於鄰接之測試用電極焊 墊所設置的島狀金屬部IM1&IM21。汲極雜質區域以又經 由第2層金屬佈線M13而電性連接於鄰接之測試用電極焊 墊上所設置的第2層島狀金屬部IM23，且進而電性連接於 下層之第1層島狀金屬部IM3。對於閘極電極GE&後閘極 136840.doc •25- 200949969 =細，亦分別形成有第2層金屬佈線Mu及mm，並 金屬部接於對應之剩試用電極焊塾上所設置的第2層島狀 在形成使时該第2層金屬料之f性連接時，如圖10 2穿過相對於對應之測試用電極焊墊所設置的第2層 =金屬部之間而配設第2層金屬佈線，且可避免佈線之 碰撞而將測試用元件相對於鄰接測試用電極焊墊進行電性 連接。 ◎ 同半導體晶片上之半導體裝置之元件之佈線相 。’猎由各上層之金屬佈線（銅佈線）而形成島狀金 ^於金屬佈線之最終過程中，將銘佈線用作最上層金 屬佈線而形成測試用電極烊墊（州，並形成附至圖7所示 之 TEG 〇 田=/ θ至圖11所7F之測試用元件、島狀金屬部及測試 1焊墊之製造係與形成於半導體晶片上之半導體裝置 之疋件之形成及佈線在相同過程中進行。 ❹ 圖12係表示本發明實施形態1之半導體裝置之製造過程 ’厂、以下，參照圖12，對本發明實施形態1之半導體 裝置之製造過程進行簡單的說明。 曰百，，執行晶圓製程（步驟SS1)，於半導體晶圓上之各 區域上形成作為所期望之目標之半導體裝置。與該半 裝置之7G件及佈線之形成一併，在切線之區域上形成 TEG 〇 ；圓製程結束後，執行晶圓級別下之測試（步驟 136840.doc -26 - 200949969 SS2)。於該測試過程中，執行元件及半導體晶片之評價。 又，使用TEG來執行與MOS電晶體之臨限值電壓及互導 (transconductance)等之各種管理項目相對應的可靠性評 價。於利用有該TEG之測試過程中，如圖丨3所示，以2階 • 段執行H固測試項目。參照圖13来說明使用有該TEG之測 試過程。 如圖13(a)所示，考慮將測試用電極焊墊τρ〇_τρ(2η+ι)作 φ 為TEG而排列之狀態。於該測試過程時，使探針銷ρρ〇_ ΡΡη接觸到偶數測試用電極焊墊τρ〇、τρ2、…τρ(2η)。該 測試用探針銷ΡΡ0-ΡΡη之間距為2·^，另一方面，測試用 電極焊塾ΤΡ0·ΤΡ(2η+1)之間距為LT。舉一例來說，焊塾之 間距為60㈣，探針狀間距為i 2〇 _。使探針銷pp〇 ppn 接觸到作為TEG1之偶數測試用電極焊墊τρ()_τρ(2η)而進行 測試。於該情形時，測試係對配置於奇數測試用電極焊塾 TP3、...TPOn-l)下部之測試用元件TE〇進行。因此，不會 ❹ ㈣於測試對象之元件而造成探針銷接觸之料，從而可 進行對於各測試用元件之測定。當測試用元件為娜電晶 體時，作為測試項目，例如為臨限值電壓州或者 ' 等。 ’其次’在對偶數職用電極焊墊TP〇_TP(2n)進行的探針 銷ΡΡΟ-ΡΡη之接觸之測呀έ士击仏 ± 、 j试結束後，使探針銷僅移動1,LT。 藉此，如圖13(b)所示，探針銷pp〇_ppn錯開】個電極焊塾 門距之量即錯開僅探針銷間距之"2，故探針銷ρρ〇·ρρη 接觸到奇數測試用電極焊整τρι_τρ(2η+ι)。於該狀態下， 136840.doc -27· 200949969 執行TEG之測定。於該情形時，測試用元件TE進行對於配 置於偶數測試用電極焊墊TP4、…τρ(2η_2)下部之測試用 元件TEe的測試。 因此’對於該半導體晶片之測試管理項目，對測試用元 件群TEG1及TEG2進行依次賴，由此，對應於該半導體 晶片所設置的TEG全體之測試結束。⑽元件之數量設置 較多，故可對數量較多之管理項目進行評價，可正確地判

定半導體裝置之良/不良’⑼而可獲得可靠性高的半導體 裝置。 於該晶圓級別下之測試中，形成於半導體晶片上之半夸 體裝置之電路特性、電路動作不良等亦使用半導體晶片」 之焊墊來進行評價。 重新返回圖12，在步驟SS2之晶圓級別下之測試過程矣 束後，沿著半導體晶圓上之切線進行切割，從而分離成名 個半導體晶片（小晶片）（步驟ss3)。

其次，將各個半導體晶片中之由晶圓級別下之測試過卷 所識別的良扣半導體晶片安裝於封裝上（步驟SS4)。於驾 封裝安裝後，進行最終之出廠前測試（例如預燒等）（步期 SS5) ’並將最終之良品作為產品而出廠。 如上所述’根據本發明之實施形態1，將測試用元件酸 置於測試用電極焊墊正下方之區域上，並將該等測試用元 對應之正上方之測試用電極焊塾相鄰接之測試用電極 焊塾、及進而每隔⑽電極焊墊而鄰接之測試用電極焊塑 進行電性連接。因此，探針銷之間距為測制電極焊塾之 136840.doc -28- 200949969 …3利用先别之探針卡可對數量較多的測試圖案進行測 定。 / 又，於各測試用電極焊墊下部配置有測試用元件。因 此，與在測試用電極焊墊之間之區域上配置有测試用元件 • 、成相比，可使測試用元件之數量增加，而不伴有面積 ^大’故可配置與數量較多之測試管理項目相對應之測試 =件來進行職。進而，於载時，探制並未接觸到測 φ 冑對象之測試用元件正上方部之用電極焊墊，故並未 對測试對象之測試用元件施加應力等而造成惡劣影響，從 而可正確地進行測定。 [實施形態2] Η 14係概略地表示本發明實施形態2之托〇 之平面布局的示圖。於圖14中，將測試用電極焊塾Pa. TPd排列成一行而配置。於測試用電極焊墊TPb及TPc之正 下方之區域上’形成有電阻元件Ri及R2來作為測試用元 件TE。電阻元㈣係由第w金屬佈線構成，電阻元件R2 ® 係由第2層金屬佈線構成。電阻元件R1電性連接於鄰捿之 測試用電極焊塾Tpa及TPc，電阻元件R2電性連接於鄰接 之測試用電極焊塾TPb及Tpd。㈣圖14所示之TEG之構成 . 與實施形態1同樣地’島狀金屬部係用以與各測試用 • €極焊墊相對應地將測試^極焊墊與測試用元件之間加 以電性連接所設置。於圖14中，代表性地顯示有約層島 狀金屬部IM1-IM4。 圖15係概略地表示沿圖14所示之線[15乩15之剖面構造 的示圖。於圖15中，於測試用電極焊塾顶正下方之區域 136840.doc -29. 200949969 上配置有以第1層金屬佈線所形成之電阻元㈣。該電阻 疋件幻-纟延伸到測試用€極焊塾TPa及Tpe之下部為 並如虛線則頭所不，與該等測試用電極焊墊pa及Tpc 電性連接。 電阻元件R2係由相較電阻元件R1更上層之第2層金屬佈 線所構成’並於測試用電極焊墊Tpc正下方之區域上形 成-亥電阻元件R2電性連接⑨鄰接之測試用電極焊塾聊 及TPd(以箭頭表示電性連接）。 圖16係概略地表示沿圖14所示之紅16·之剖面構造 的示圖。於測試用電極焊墊TPa下部，電阻元件Ri電性連 接於第1層島狀金屬部IM1。第！層島狀金屬部題經由通 路VA1、第2層島狀金屬部^^^丨及通路VA2等之上層佈線及 通路而电性連接於測試用電極烊塾Tpa。電阻元件r 1並未 連接於第1層島狀金屬部IM2。對於第i層島狀金屬部 IM2，亦與第1層島狀金屬部IM1同樣地形成有通路vai、 第2層島狀金屬部ιΜ22及通路VA2，並電性連接於測試用 電極焊墊TPa。 圖17係概略地表示沿圖14所示之線L17_L17之剖面構造 的示圖。於圖17中，在測試用電極焊墊TPb下部，分別以 第1層金屬佈線及第2層金屬佈線而形成有電阻元件以及 R2。電阻元件ri穿過該第1層島狀金屬部1厘1及1]^2之間之 區域。另一方面’以第2層金屬佈線構成之電阻元件R2電 性連接於第2層島狀金屬部IM22。該第2層島狀金屬部 IM22及IM21分別經由形成於上層之通路及島狀金屬部而 136840.doc •30· 200949969 電性連接於測試用電極焊墊TPb。 圖18係概略地表示沿圖14所示之L1 8-L1 8之剖面構造的 示圖。於圖18中，於測試用電極焊墊Tpc下部，配設有電 阻元件R1及R2。以第2層金屬佈線構成之電阻元件R2穿過 第2層島狀金屬部IM23及IM24之間之區域。另一方面，電 阻元件R1電性連接於該第】層島狀金屬部IM3。於第丨層島 狀金屬部IM4上，經由通路而電性連接於第2層島狀金屬部 IM24。該等第2層島狀金屬部1]^23及1|^24亦同樣地經由上 層之通路及島狀金屬部而電性連接於對應之測試用電極焊 墊 TPc。 因此’當僅使用金屬佈線而構成電阻元件時，將各測試 用電極焊塾之佈線連接用之中間層形成為島狀，由此可穿 過其間之區域而配置形成電阻元件之佈線。 又，以互不相同之佈線層之佈線而形成於鄰接電極 上所設置的電阻元件’從而可將形成於各測制電極焊塾 正下部之電阻70件電性連接於鄰接測試用電極焊墊，而不 會伴有佈線之碰撞。 再者，在進-步連接電阻元件㈣時，電阻元件僅會向 3個測試用電極焊墊延伸，將第α金屬佈線及第2層金屬 佈線交替地配置’ &而可將電阻元件與各測試用電極淳塾 連續地對應而配置，不會伴有佈線之碰撞。 又’於圖16至圖18所示之構造中，電阻元件以们電 性連接於相鄰接之測試用電極焊塾之-者。然而，於圖16 中’電阻7G件R1可以使第！層島狀金屬部IM1及⑽短絡之 136840.doc 200949969 方式將端部形成為寬度較寬（τ字形狀），又，於圖17中， 電阻元件R2可形成為使第2層島狀金屬部IM2丨及IM22短 路。於圖18中，電阻元件R1亦可形成為使第1層島狀金屬 部IM3及IM4短路。 再者，相對於測試用電極焊塾所設置的電阻元件中，對 仔晶電阻等之特性值進行測定，並進行製程評價（膜厚/線 寬及單體元件之電性特性之評價）。作為金屬佈線，與實 施形態1同樣地使用有銅佈線，對於測試用電極焊墊，使 ❹ 用最上層之鋁佈線。因此，該實施形態2中，相較第2層島 狀金屬部更上層之金屬部亦藉由金屬鑲嵌法而形成。 如上所述，根據本發明之實施形態2，配置電阻元件來 作為測試用元件，並將該等配置於測試用電極焊墊正下 部^再以不同佈線層之佈線而分別連接於鄰接之測試用電 極焊塾。因此，於TEG中，可將電阻元件對應於各測試用 電極焊墊而高密度地配置，從而可取得與實施形態ι相同 之效果。 ❹ 再者，該電阻元件R1AR2之製造過程與先前之實施形 態1相同，舆形成於半導體晶片上之半導體裝置之製造過 程一併在第1層金屬佈線及第2層金屬佈線形成時分別形 成。 u 作為測試方法，與實施形態1相同，分別使探針銷 錯開電極焊墊之間距之量、即探針鎖之間距之〗/2倍 =編號之測試用電極焊塾所構成之TEG、與奇數編號之 測4用電極焊墊所構成之TEG進行測試。 I36840.doc -32· 200949969 [變更例]圖19係概略地表示本發明實施形態2之7£(}之 變更例之平面布局的示圖。該圖19所示之平面布局在以下 方面”圓14所示之平面布局之配置不同。即，於測試用電 極焊墊TPb及TPc之正下方之區域上，形成有電阻元件R3 及R4來作為測試用元件TE。電阻元件们係由多晶矽佈線 . 構成，電阻元件以係由第一層金屬佈線構成。電阻元件 R3電性連接於鄰接之測試用電極焊墊Tpa及，電阻元 φ 件以電性連接於鄰接之測試用電極焊墊TPb及TP心於該 圖19所示之TEG之構成十，其他構成與圖^所示之平面布 局之構成相同，對於對應之部分附以相同參照符號，省略 其詳細說明。再者，於該圖19所示之平面布局中，亦與圖 14所示之平面布局同樣地，島狀金屬部係用以與各測試用 電極焊墊相對應地將測試用電極焊墊與測試用元件之間加 以電性連接所設置。於圖19中，亦與圖14同樣地，代表性 地顯示有第1層島狀金屬部IM1-IM4。 Φ 圖2〇係概略地表示沿圖19所示之線L20_L2〇之剖面構造 的示圖。圖20所示之剖面構造中，電阻元件们及以分別 以多晶矽佈線及第一層金屬佈線所構成，除此之外，與圖 . 15所示之剖面構造㈣’對於與圖15所示之構造相對應之 ，部分，附以相同參照符號，省略其詳細說明。 . 於該圖20所示之配置中，電阻元件R3亦一直延伸到測試 用電極焊墊TPa及TPe之下部為止，並如虛線箭頭所示，與 該等測試用電極焊墊TPa及TPc電性連接。 電阻元件R4係由相較電阻元件R3更上層之第丨層金屬佈 136840.doc •33· 200949969 線所構成，並於測試用電極焊墊TPc正下方之區域上形 成。該電阻元件R4電性連接於鄰接之測試用電極焊墊丁抑 及TPd(以箭頭表示電性連接全）。因此，在利用不同佈線 層之佈線將電阻元件作為TEG而形成時，亦可藉由設置配 置於測試電極下部之島狀之金屬部來配置電阻元件，而不 變更測試電極之配置。 圖21係概略地表示沿圖19所示之線1^1虬21之剖面構造 的不圖。該圖21所示之剖面構造在以下方面與圖15所示之 剖面構造不同。即，於測試用電極焊墊Tpa下部，電阻元 ❾ 件R3—直延伸到第i層島狀金屬部IM1下部為止，並經由 通路（鎢插塞）vo而電性連接於第丨層島狀金屬部IM卜該圖 21所示之剖面構造之其他配置與圖16所示之配置相同對 於對應之部分附以相同參照符號’省略其詳細說明。 圖22係概略地表示沿圖19所示之線[22兄22之剖面構造 的示圖。該圖22所示之剖面構造在以下方面與圖17所示之 剖面構造之配置不同。即，於測試用電極焊墊TPb下部， 以多晶矽佈線構成之電阻元件们穿過相對於測試用電極焊 〇 墊TPb所設置的第1層島狀金屬部IM1及IM2之間之區域下 P另方面，以第1層金屬佈線構成之電阻元件R4電性 連接於第1層島狀金屬部IM2。該第一層島狀金屬部經 由通路（插塞）VA1而電性連接於第2層島狀金屬部。第μ * 島狀金屬部ΙΜ2ΜΙΜ21分別經由形成於上層之通路及島 狀金屬部而電性連接於測試用電極焊墊顶。該圖22所示 之剖面構造之其他配置與圖17所示之配置相同，對於對應 136840.doc •34· 200949969 之部分附以相同參照符號，省略其詳細說明。 圖23係概略地表示沿圖19所示之L23-L23之剖面構造的 不圖。該圖23所示之剖面構造在以下方面與圖18所示之剖 面構造不同。於圖23中，於測試用電極焊墊tpc下部，配 • 設有電阻元件R3及R4。以第1層金屬佈線構成之電阻元件 R4穿過第1層島狀金屬部IM3及IM4之間之區域。另一方 面’以多晶矽佈線構成之電阻元件R3經由通路（鶏插 φ 塞）VA0而電性連接於第1層島狀金屬部IM3。 與圖1 8所示之構造同樣地，第1層島狀金屬部經由通 路而電性連接於第2層島狀金屬部ΙΜ24。該等第2層島狀金 屬部ΙΜ23及ΙΜ24亦同樣地經由上層之通路及島狀金屬部 而電性連接於對應之測試用電極焊墊TPc。 因此，在使用多晶矽佈線及第丨層金屬佈線而構成電阻 元件時，亦將各測試用電極焊墊之佈線連接用之中間層形 成為島狀，從而可穿過其間之區域而配置形成電阻元件之 Φ 佈線。因而於該變更例之構成中，可取得與圖14至圖18所 示之構成相同之效果。又，測試方法亦可與實施形態1同 樣地進行。 如上所述，根據本發明之實施形態2，配置電阻元件來 -作為測試用元件，並將該等配置於測試用電極焊墊正下 部’再以不同佈線層之佈線而分別連接於鄰接之測試用電 極谭塾。因^，於則中，可將電阻元件對應於各測試用 電極焊墊而高密度地配置，從而可取得與實施形態ι相同 之效果。 136840.doc 35- 200949969 再者，亦可將實施形態1及2組合而使用，並於TEG中， 將電晶體元件與電阻元件分別配置於不同的測試用電極焊 墊之下部。即，圖13所示之測試用元件TEo及TEe可分別 為電晶體元件及電阻元件。又，多晶矽佈線可以與MOS電 晶體之閘極電極形成時相同之過程而形成。 進而，作為測試用元件，其使用MOS電晶體及電阻元 件。然而，作為該測試用元件，可在對雙極電晶體及/或 電容元件各自之製程或電路特性或者可靠性之評價時使 用。 [實施形態3]圖24係概略地表示本發明實施形態3之TEG 之平面布局的示圖。於圖24中，與實施形態2同樣地，將 測試用電極焊墊TPa-TPd排列成一行而配置。將作為TEG 之電容元件CP 1及CP2分別配置於測試用電極焊墊TPb及 TPc之正下方之區域上。電容元件CP1具有包含梳之齒部 分之電極佈線PL1及PL2，並配置成使該等梳之齒部分相 咬合。電極佈線PL1及PL2分別以第1層金屬佈線而構成， 並電性連接於測試用電極焊墊TPa及TPc。 電容元件CP2具有以第2層佈線所構成之電極佈線CP3及 CP4，並與電容元件同樣地具有相互對向而配置之梳之齒 部分。 該等電容元件CP1及CP2分別於相對向而配置之同一佈 線層之梳之齒部分上形成電容。將電極佈線PL 1、PL2、 PL3及PL4形成為梳之齒形狀，由此可增大電容元件電極 之相對向之面積，從而實現必要的電容值。 136840.doc -36- 200949969 再者，該等電容元件之電極佈線PL1_PL4中，梳之齒部 分連接於連續形成之矩形區域，並於該矩形區域上電性連 接於對應之測試用電極焊墊之島狀金屬部。因此，該等電 極佈線PL1-PL4之剖面構造與圖15至圖18所示之剖面搆造 相同。 该等電極佈線PL1 ' PL2、PL3及PL4與實施形態1之情形 同樣地，利用與在半導體晶片上製造半導體裝置之過程相 參 同之過程而形成該等電極佈線PL1-PL4。 電容元件CP1及CP2之電極電性連接於與分別配置有電 容兀件CP1及CP2之測試用電極焊墊相鄰接之測試用電極 焊墊，故與實施形態！同樣地，可測定電容元件Cpi及cp2 之電性特性等。 [變更例]圖25係概略地表示本發明實施形態3之變更例 之平面布局的示圖。於該圖25所示之變更例中，配置有電 容元件CP3及CP4來作為TEG。該圖25所示之電容元件cp3 ❹ 及CP4之平面布局在以下方面與圖24所示之MG之平面布 局不同。即，電容元件CP3中，電極具有以平板狀之多晶 #佈線所構成之電極佈線GPL、及以於半導體晶片表面上 形成後的圖26所示之活性區域AR所構成之電極佈線。該 冑電極佈線GPL及活性區域AR經由未圖示之閘極絕緣膜而 相互對向地配置。該問極絕緣膜被作為電容絕緣膜而利 用。 電容元件CP4中，電極佈線⑴及⑽係以第1金屬佈 線所構成’並與實施形態3同樣地具有以相互咬合之方式 136840.doc -37- 200949969 所配置之梳之齒部分。在相對向而配置之梳之齒部分上， 形成有電容。 圖25所示之平面布局之其他配置與圖24所示之平面布局 之配置相同，對於對應之部分附以相同參照符號，省略其 詳細說明。 圖26係概略地表示沿圖25所示之線L26-L26之剖面構造 的示圖。於圖26中，在半導體晶圓WF之劃線區域之表面 上形成有活性區域（雜質區域）AR。於該活性區域AR表面 上經由未圖示之閘極絕緣膜而配置有多晶矽電極佈線 GPL。多晶矽電極佈線GPL係以與在半導體晶片CH上所形 成之半導體裝置之MOS電晶體（絕緣閘極型場效應電晶體） 之閘極電極形成過程相同之製造過程所形成，活性區域係 以與該MOS電晶體之源極/汲極形成過程相同之製造過程 所形成。 如虛線所示，多晶矽電極佈線GPL經由測試用電極焊墊 TPa之島狀金屬部而電性連接於測試用電極焊墊TPa。活性 區域AR經由以虛線所示之對應之島狀金屬部而電性連接 於測試用電極焊墊TPc。 電容元件CP4之電極佈線PL5及PL6係以同一層之第一金 屬佈線所構成，並經由以虛線所示之島狀金屬部而電性連 接於測試用電極焊墊TPb及TPd。 圖27係概略地表示沿圖25所示之線L27- 1 27之剖面構造 的示圖。於圖27中，形成於晶圓WF表面上之活性區域AR 經由通路（鎢插塞）VA0而電性連接於第1層島狀金屬部 136840.doc -38- 200949969 IM4，該第1層島狀金屬部IM4經由通路、第2層島狀金屬 部IM24、上層之島狀金屬部及通路而電性連接於測試用電 極焊墊TPc。在第1層島狀金屬部IM3& IM4之間，配置有 以第1層金屬佈線所構成之電容元件CP2之電極佈線pL5及 PL6。在電極佈線PL5及PL6與活性區域AR之間，配設有多 晶矽電極佈線GPL。 電容元件CP3係在多晶矽電極佈線GPL與活性區域ARs ❹ 平面圖上觀察時相互重疊之部分所形成。因此，活性區域 AR即便於該測試用電極焊墊Tpc下部較寬地形成，亦不會 對電容元件CP3之電容值產生特別的影響。 再者，並未顯示相對於電容元件Cp4之電極佈線pL5及 PL6之測試用電極焊墊TPb與Tpd之間的電性連接部分之剖 面構造，以與圖22所示之剖面構造相同之配置而電性連接 於對應之測試用電極焊整。 再者，於該圖27所示之剖面構造中，顯示為活性區域 〇 AR電性連接於第1層島狀金屬部IM4，但活性區域AR亦可 配置成電性連接於第丨層島狀金屬部丨^^^及IM4之兩者。 如上所述，根據本發明之實施形態3，配置電容元件來 作為測試用元件，並將該等配置於測試用電極焊塾正下 ' 部，再以不同佈線層之佈線而分別連接於鄰接之測試用電 極焊塾。因此’於TEG中，可將電容元件對應於各測試用 電極焊墊而高密度地配置，從而可取得與實施形態丨相同 之效果。 再者，亦可將實施形態1、2及3適當地組合而使用，並 136840.doc •39· 200949969 於TEG中，將電晶體元件、電容元件及電阻元件分別配置 於不同的測試用電極焊墊之下部。例如，圖13所示之測試 用元件TEo及Tee可分別為電晶體元件及電容元件。又，舉 一例來說，可藉由上層之金屬佈線而構成電阻元件，並將 下層之金屬佈線或多晶矽佈線作為電容元件電極而配置。 [實施形態4]圖28係概略地表示本發明實施形態4之半 導體晶圓上之晶粒區域之配置的示圖。於圖28中，將半導 體記憶體晶片10排列成陣列狀，並與該等半導體記憶體晶 片10分別對應而設置有TEG電路12。在半導體記憶體晶片 10之間、TEG電路12之間、及TEG電路12與半導體記憶體 晶片10之間，設置有劃線14 ^沿著該劃線14進行切割，從 而將該半導體記憶體晶片10與TEG電路12在測試過程結束 後加以分離。僅半導體記憶體晶片1〇作為小晶片而安裝於 封裝上。TEG電路12於該切割後未被利用。於晶圓級別下 之測試過程時，使用TEG電路12中所包含之teg來評價半 導體記憶體晶片1 0之可靠性。 該TEG電路12例如係相較電路特性評價之功能塊評價 TEG(DRAM、SRAM等）而言更作為可#性評價teg之電路 TEG(DRAM電路或者SRAM電路等之電路TEG)，且亦可包 含其他的電晶體/電阻。 當该半導體記憶體晶片10之評價管理項目之數量增大 時，於半導體記憶體晶片1〇之外部，在與劃線不同之區域 上設置配置有專用之TEG電路12之區域。該TEG電路^内 的測試元件及測試用電極焊墊之配置係與先前的實施形態 136840.doc -40· 200949969 1及2相同。因此，在與配置有上述半導體記憶體晶片狀 區域所不同之位置上設置配置有專用之TEG電路12之區 域，藉此可生成數量較多之測試圖案，從而可進行半導體 記憶體晶片10之評價。 再者，於圖28中，以相對於半導體記憶體晶片1〇之丁£^ 電路12作為-例而顯作為該半導體晶片，#系統單晶 片（System On Chip’ SOC)等，例如可為混載有邏輯部與

記憶體之半導體晶片’ X，亦可為形成有其他處理器等之 邏輯部之晶片。作為半導體晶片1G，亦可為管理項目較 多、且利用TEG電路之TEG來進行測定並進行可靠性等之 評價的半導體晶片。 根據本發明之實施形態4, TEG電路12中的⑽之配置、 測試過程及製造過程與以之實施形態」中所說明者相 同0 如上所述，根據本發明之實施形態4，在與配置有半導 體晶片之區域所不同之區域上設置有專用U⑽Μ 域’可數量較多地形成測試圖案，從而可提高形成於半導 體晶片上之半導體裝置之評價之可靠性。χ，即便測拭圖 案之數量較多，由於與測試用電極焊墊對應而配置測試用 兀件’並以與實施形態⑺同之方法進行測試，故可減少 上述測試圖案增大時的TEG電路之佔有㈣。相應地，可 將丰導體晶圓上之形成有以供實際使用為目標之半導體裝 置的半導體晶片以較高的面積利収率而配置，從而可抑 制晶片成本之增大。 136840.doc 200949969 [產業上之可利用性] 本發明可應用於一般在半導體晶圓上使用TEG進行評價 之半導體裝置及測試方法。 【圖式簡單說明】 圖1係概略地表示本發明實施形態1之半導體晶圓上之晶 片配置的示圖； 圖2係將圖丨所示之半導體晶圓之一部分放大之示圖； 圖3係概略地表示本發明實施形態1之TEG之配置的示 圖； 圖4係概略地表示本發明實施形態1之TEG之平面布局的 不圖； 圖5係概略地表示沿圖4所示之L5-L5之剖面構造的示 圖； 圖6係概略地表示沿圖4所示之[卜“之剖面構造的示 圖； 圖7係圖4所示之teg之立體圖； 圖8係表示本發明實施形態1之tEG之製造過程的示圖； 圖9係表示本發明實施形態丨之TEG之製造過程的示圖； 圖10係表示本發明實施形態1之TEG之製造過程之佈線 的配置之一例之示圖； 圖11係表示本發明實施形態1之TEG之製造過程的示 圖； 圖12係表示本發明實施形態1之計數器裝置之半導體晶 片之製造過程的流程圖； 136840.doc 200949969 圖13(a)、（b)係概略地表示圖12所示之測試過程時的探 針銷與測試用電極焊墊之配置之示圖； 圖14係概略地表示本發明實施形態2之tEg之平面布局 的示圖； 圖15係概略地表示沿圖14所示之線L15_L15之剖面構造 的示圖； 圖16係概略地表示沿圖14所示之線L16-L16之剖面構造 的不圖， ❹ 圖17係概略地表不沿圖14所示之線L17-L17之剖面構造 的示圖； 圖18係概略地表示沿圖14所示之線L18-L18之剖面構造 的71^圖， 圖19係概略地表示本發明實施形態2之變更例之TEG之 平面布局的示圖； 圖20係概略地表示沿圖19所示之線L20-L20之剖面構造 φ 的示圖； 圖21係概略地表示沿圖19所示之線L21-L21之剖面構造 的示圖； 圖22係概略地表示沿圖19所示之線L22-L22之剖面構造 的示圖； 圖23係概略地表示沿圖19所示之線L23-L23之剖面構造 的示圖； 圖24係概略地表示本發明實施形態3之TEG之平面布局 的不圖， 136840.doc -43- 200949969 圖25係概略地表示本發明實施形態3之變更例之TEG之 平面布局的不圖， 圖26係概略地表示沿圖25所示之線L26-L26之剖面構造 的示圖； 圖27係概略地表示沿圖25所示之線L27-L27之剖面構造 的示圖；及 圖28係概略地表示本發明實施形態4之半導體晶圓上之 晶片配置的不圖。 【主要元件符號說明】 10 導體記憶體晶片 12 TEG電路 14 劃線 CH、CH1-CH4 半導體晶片 CP1-CP4 電容元件 CT 觸點 IM1-IM4 第1層島狀金屬部 IM21-IM24 第2層島狀金屬部 IM31-IM34 第3層島狀金屬部 IM41-IM44 第4層島狀金屬部 M01-M04 第1層金屬佈線 M11-M14 第2層金屬佈線 ML0 第1金屬佈線 ML1 第2金屬佈線 PL1-PL4 電極佈線 136840.doc -44- 200949969 ΡΡΟ-ΡΡη R1 、 R2 、 R3 、 R4 ΤΕ、ΤΕ0-ΤΕ4、 TEe、TEo TP ' TP0-TP(2n+l) TPa-TPe

VA

探針銷 電阻元件 測試用元件 測試用電極焊墊 測試用電極焊墊 通路（插塞）

136840.doc -45-

Claims (1)

1. 200949969 七、申請專利範圍：

   ❷ ι_ 一種半導體裝置之製造方法，其包括：第一步驟，其係 在半導體晶圓上之位於與形成有目標電路裝置之半導體 晶片不同之區域之特定區域上，排列成一行而形成複數 個測試用元件；第二步驟，其係以對應於上述複數個測 試用元件且與上述測試用元件在平面圖上觀察時相互重 疊之方式，於上述測試用元件之上層排列成一行而形成 複數個測試用電極焊墊；及第三步驟，其係電性連接於 與配置於各上述測試用元件正上方之測試用電極焊塾兩 側相鄰接之測試用電極焊墊。 2. 如請求項1之半導體裝置之製造方法，其中 上述特定區域係經由上述半導體晶片切下用之劃線而 鄰接配置之測試區域。 3. 如請求項1之半導體裝置之製造方法，其中 上述特定區域係形成有用以分離上述半導體晶片之劃 線之區域。 4.如請求項1之半導體裝置之製造方法，其中 上述第二步驟包括利用金屬佈線層之最上層之I呂佈線 形成上述測試用電極焊墊之步驟；上述半導體裝置之製 造方法進而包括第四步驟，其係在上述第二步驟與上述 第三步驟之間’在各測試用電極焊墊之下層且測試元件 ^層，使用銅佈線形成相互分離成島狀形狀之複數個金 屬部，上逑第三步驟係將複數個金屬部經由通路而電性 連接於對應之測試用電極焊墊之步驟。 136840.doc 200949969 5·如請求項4之半導體裝置之製造方法，其中 上述第三步驟包括如下步驟：形成穿過與對應之測試 用電極焊墊相對應而配置之複數個金屬部之間的佈線， 並將上述測試用元件電性連接於鄰接之測試用電極 墊。 6.如請求項4之半導體裝置之製造方法，其中 上述最上層係第Κ佈線層；上述測試用元件係於第 3)層以下之下層所形成之電晶體；將上述測試用元件電 性連接於上述職用電極焊墊之步驟包括如下步驟：在 將各電晶體鄰接配置於對應之測試用電極焊塾兩側的測 試用電極㈣上，以穿過對應之上述金屬部之間的方式 形成佈線並電性連接。 7·如請求項1之半導體裝置之製造方法，其中 上述測試用元件係具有第1至第4端子之4端子元件； 二第三步驟包括如下步驟：對於各電晶體，將第1及 、:^ 用H連接於對應之測試用電極谭塾兩側的鄰接 ::用電極焊塾，並將第3及第4端子分別連接於上述兩 二接之測試用電極焊墊的進而間隔1個鄰接之測試用 電極焊墊。 ^ m 8. 如請求項1之半導體裝置之製造方法，其中 :述測試用元件係佈線電阻；上述第二步驟包括如下 步驟.以使相對於鄰接之测試用 :=方式形成與最上層不同之佈線層之佈線並: 成上述佈線電阻，·與相互鄰接而配置之測試用電極輝塾 136840.doc 200949969 相對應所配置之佈線電阻係使用互不相同之佈線層之佈 線而形成。 9.如請求項1之半導體裝置之製造方法，·其中 上述測試用元件係電容元件；上述第二步驟包括如下 步驟：以分別電性連接於相對於鄰接之測試用電極焊墊 所設置之金屬部之方式形成與最上層不同之佈線層之第 1及第2佈線，並形成上述佈線電阻；上述第丨及第2佈線 具有相互分離且對向配置之部分，與相互鄰接而配置之 測試用電極焊塾相對應所配置之電容元件係使用互不相 同之佈線層之佈線而形成。 10.如請求項1之半導體装置之製造方法，其中 ❹ 上述測試用元件係電容元件；上述第二步驟包括如下 步驟：以使相對㈣接之測試用電極料所設置之金屬 部短路的方式形成與最上層不同之佈線層之佈線，並形 成上返電容元件之第1電極，·上述卜步驟包括如下步 在上述特定區域上，於上述第i電極下層且與上述 :電極相對向而形成活性㈣，與相互鄰接而配置之 極焊塾相對應所配置之電容元件係使用互不相 同之佈線層之佈線而形成。 11·如凊求項1之半導體裝置之製造方法，其中 置步驟係使用互不相同之佈線層之佈線，將配 ==測試用電極谭墊下部之測試用元件電性連接 驟:上方之電極洋塾相鄰接之測試用電極禪塾的步 136840.doc 200949969 12. —種半導體晶圓，其係藉由如請求項1至11令任一項之 方法所形成。 13· -種測試方法，其係在由如請求項中任一項之方 法所形成之半導體晶圓上進行測試之方法，且包括如下 步驟：使測試探針銷接觸到上述複數個測試用電極焊塾 之每隔1個的電極焊塾，從而在測試器與上述每隔】個的 電極焊墊之間發送接收電信號料行測試；及使上述測 ⑽針銷錯開測試用電極烊墊i個分而接觸到測試用電 極焊墊，從而在上述測試器與接觸之電極焊墊之間發 接收電信號以進行測試〇 X 14. -種半導體晶圓，其包括：排列成—行而配置之複數個 測試用電極焊墊、及複數個測試用元件，上述複數個測 试用7G件係以排列且對應於上述複數個測試用電極焊 墊，與對應的測試用電極焊墊在平面圖上觀察時相互重 疊之方式形成有對應之電極焊墊重疊部分，於上述複數 個測試用電極焊墊之鄰接電極焊塾上配置成使互不相同 之測喊用元件電性連接且使各測試元件連接於與正上方 對應之測試用電極焊墊不同之測試用電極焊墊。 15·如請求項14之半導體晶圓，其中 -、鄰接之測试用電極焊墊相對應而配置之鄰接測試用 兀件父替地電性連接於上述複數個測試用電極焊墊中連 續配置之測試用電極焊墊。 16.種半導體裝置之製造方法，該半導體裝置係利用有如 °月求項14之半導體晶圓，其製造方法係包括如下步驟： 136840.doc 200949969

   使與測試器喆夕兩 J <電信號發送接收用之測試探針接觸到上 述複數_試用電極焊墊之每隔1個所配置之測試用電 極详塾以進行測試；及對於上述每隔1個所配置之測試 用電極焊墊，錯開H@測試用電極焊“使與上述^ 器間之電信號發送接收用之上述測試探針㈣㈣㈣ 136840.doc