CN114843250A - 一种晶圆级集成系统的测试结构及测试方法 - Google Patents

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Abstract

本发明公开了一种晶圆级集成系统的测试结构及测试方法，该测试结构是由晶圆衬底和键合在晶圆上的芯粒，以及在晶圆上从芯粒周围引出的芯粒测试电路和通过晶圆互连引出到晶圆外围的系统测试电路组成；其测试方法是利用一次扎针实现对集成芯粒的测试和集成系统的测试。首先，对同质的芯粒进行相应的晶圆级芯片测试，测试结束标记失效的芯粒后，进入下一种类型的同质芯粒测试，完成所有芯粒测试后，根据通过测试的芯粒构建系统链路，对晶圆级集成系统进行系统级测试。利用本发明可以一次扎针就完成对键合芯粒的测试以及晶上集成系统的测试，利用芯粒测试可以筛除失效的芯粒，系统级测试可以确保系统链路的正确性以及整个晶上系统的可靠运行。

Description

一种晶圆级集成系统的测试结构及测试方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶圆级集成系统的测试结构及测试方法。
背景技术
随着集成电路产业进入到后摩尔定律时代，先进集成封装技术逐步成为潮流的浪尖。最具有代表性的要数英特尔和台积电分别发布的2.5D封装技术EMIB和CoWoS。集成电路的封装类型也逐步从2D封装转向2.5D以及3D封装方向发展，领域中也涌现出各式各样SoC（System on Chip）以及SiP（System in package）。在2021年台积电将系统进一步布局到晶圆上，发布了用于人工智能的InFO_SoW（Integrated Fan Out_System on Wafer）晶上系统技术。
实现SoW通常依靠W2W（Wafer to Wafer）或D2W（Die to Wafer）的键合技术来实现系统在晶圆上集成。传统的芯片测试通常在晶圆级测试中对芯片统一进行DC、AC、压力测试以及功能性测试等后，将晶圆切片对每个芯片进行独立封装后再进行封装级的测试以及系统级测试。
目前系统级测试处于在封装级内，需要定制特定的插座（Socket）和测试板（Loadboard），并且对SoW这种晶圆级集成的新型技术目前还没有适配的晶圆级系统测试方法。
发明内容
为了解决现有技术中存在的上述技术问题，本发明提出了一种晶圆级集成系统的测试结构及测试方法，其具体技术方案如下：
一种晶圆级集成系统的测试结构，包括晶圆衬底和n个键合在晶圆上的芯粒，n≥2，芯粒之间通过晶圆电学互连结构相互连接，以及在晶圆上从芯粒周围引出的芯粒测试电路和通过晶圆间互连引出的系统测试电路。
进一步地，所述的n个芯粒为同质芯粒或异质芯粒，且均是通过KGD测试后切片的良品芯粒。
进一步地，所述的芯粒测试电路202和系统测试电路203为多层互连结构，分布于晶圆近表面。
进一步地，所述的芯粒测试电路202与各个芯粒一一对应，各个芯粒周围分布有与芯粒测试电路202连接的测试垫。
进一步地，所述的系统测试电路203通过晶圆间互连连接n个芯粒，在晶圆外围分布有与系统测试电路203连接的测试垫。
一种晶圆级集成系统的测试方法，包括以下步骤：
步骤一，用定制探针卡一次扎针所有测试垫；
步骤二，当所有的n个芯粒为同质芯粒时，通过芯粒测试电路对所有芯粒进行测试，并验证键合后芯粒的功能性；
当n个芯粒为异质芯粒时，即n个芯粒中有X芯粒、Y芯粒、Z芯粒…，首先通过芯粒测试电路对其中的所有X芯粒进行测试，并验证键合后芯粒的功能性；其中，X芯粒、Y芯粒、Z芯粒…各自为同质芯粒；
此后再依次对Y芯粒Y、Z芯粒…，进行测试以及验证功能性；
步骤三，对步骤二的芯粒的测试结果做出通过或失败的判断，标记并隔离判断为失败的芯粒；
步骤四，对步骤二中的判断为通过的芯粒通过互连制定系统测试回路，构建可运行系统后，利用系统测试回路对与其对应的i系统进行系统级测试；
步骤五，若对i系统的系统级测试通过，则i系统测试结束，后依次对其余系统进行测试；若i系统的系统级测试不通过，则调试系统测试回路中的芯粒/晶圆互连的故障节点，若芯粒/晶圆互连的故障节点可修复则修复后再对i系统进行系统级测试；若芯粒/晶圆互连的故障节点不可修复，则标记并隔离芯粒/晶圆互连的故障节点，重新构建系统测试回路后再对i系统进行系统级测试；
步骤六，依照步骤五同样对其余系统进行系统级测试，其余系统在依次测试通过后，抬针结束测试。
进一步地，所述步骤二中的进行测试，并验证键合后芯粒的功能性具体为：进行接触测试、内部自测以及DC参数测试，在测试正常后施加压力测试，再进行芯粒的功能性测试验证键合后芯粒的功能性。
进一步地，所述的步骤二的芯粒测试，每次测试只测试同一种类型的同质芯粒。
有益效果：
本发明提供了一种针对D2W多芯粒晶上集成的晶上系统测试结构及测试方法，其测试结构利用探针卡，一次扎针就可以完成对键合芯粒的测试以及晶圆级集成系统的测试；通过芯粒测试可以首先筛除因键合失效的芯粒，通过适当的压力测试可以提前排除键合潜在的失效风险，最后通过功能性测试确保键合芯粒的独立正常运行，进一步通过系统级测试排除部分失效的芯粒节点/晶圆互连，确保晶上系统的可靠运行。
附图说明
图1为本发明的晶圆级集成系统的测试结构横截面示意图；
图2为本发明的晶圆级集成系统的测试结构顶面示意图；
图3为本发明的晶圆级集成系统的测试方法流程示意图；
图4为本发明实施例的高性能计算晶圆级集成系统顶面俯视示意图；
图5 为本发明实施例的高性能计算系统的测试方法流程示意图；
图6 为本发明实施例的高性能计算系统的P芯粒测试示意图；
图7 为本发明实施例的高性能计算系统的D芯粒测试示意图；
图8为本发明实施例的高性能计算系统的系统链路隔离测试示意图；
图中，101晶圆衬底，102芯粒，201晶圆电学互连结构，202芯粒测试电路，203系统测试电路。
具体实施方式
为了使本发明的目的、技术方案和技术效果更加清楚明白，以下结合说明书附图和实施例，对本发明作进一步详细说明。
一种晶圆级集成系统的测试结构，如图1和图2所示，包括晶圆衬底101以及n个（n≥2）键合在晶圆上的芯粒102，芯粒之间通过晶圆电学互连结构201相互连接，在晶圆上从芯粒周围引出的芯粒测试电路202以及通过晶圆间互连引出的系统测试电路203。
所述的n个芯粒通过晶圆电学互连结构201形成至少一个完整的可运行系统。
所述的n个芯粒为同质芯粒或异质芯粒。
所述的n个芯粒均是通过KGD（Known Good Die，已知合格芯片）测试后切片的良品芯粒。
所述的芯粒测试电路202和系统测试电路203为多层互连结构，分布于晶圆近表面。
所述的芯粒测试电路202与各个芯粒一一对应，各个芯粒周围分布有与芯粒测试电路202连接的测试垫。
所述的系统测试电路203通过晶圆间互连连接n个芯粒，在晶圆外围分布有系统测试电路203连接的测试垫。
如图3所示，一种晶圆级集成系统的测试方法，包括以下步骤：
步骤一，用定制探针卡一次扎针所有测试垫；
步骤二，当n个芯粒为同质芯粒时，通过芯粒测试电路202对所有芯粒进行接触测试、BIST（ Built-in Self-Test，内部自测）以及DC参数测试，确保测试回路正常后施加特定的压力测试，再进行芯粒的功能性测试验证键合后芯粒的功能性；
当n个芯粒为异质芯粒时，即n个芯粒中有X芯粒、Y芯粒、Z芯粒…，首先通过芯粒测试电路对其中的所有X芯粒进行测试，并验证键合后芯粒的功能性；其中，X芯粒、Y芯粒、Z芯粒…各自为同质芯粒；
此后再依次对Y芯粒Y、Z芯粒…，进行测试以及验证功能性；
步骤三，对步骤二芯粒的测试结果做出通过或失败的判断，标记并隔离判断为失败的芯粒；
步骤四，对步骤二中判断为通过的芯粒通过互连制定系统测试回路，构建可运行系统后，利用系统测试回路对与其对应的i系统进行系统级测试；
步骤五，若系统级测试通过，则i系统测试结束，进入其余的系统测试；若i系统测试不通过，则调试系统测试回路中的芯粒/晶圆互连的故障节点，若芯粒/晶圆互连的故障节点可修复则修复后再对i系统进行系统级测试；若芯粒/晶圆互连的故障节点不可修复，则隔离芯粒/晶圆互连的故障节点，重新构建系统测试回路后再对i系统进行系统级测试；
步骤六，依照步骤五同样对其余的系统进行系统级测试，其余的系统依次测试通过后，抬针结束测试。
结合一种高性能计算晶圆级集成系统为例，如图4所示，一种高性能计算晶圆级集成系统包括晶圆衬底101和8个键合在晶圆上的处理器芯粒P0~P7以及8个键合在晶圆上的存储芯粒D0~D7，各个芯粒通过晶圆电学互连结构201相互连接；所述的测试结构包括在晶圆上从芯粒周围引出的芯粒测试电路202以及通过晶圆间互连引出的系统测试电路203。
所述的8个处理器芯粒以及8个存储芯粒通过晶圆电学互联结构互连形成一个完整的可运行的高性能计算系统。
所述的8个处理器芯粒是同质芯粒，8个存储芯粒是同质芯粒；处理器芯粒与存储芯粒互为异质芯粒。
所述的8个处理器芯粒和8个存储芯粒均是通过KGD测试后切片的良品芯粒。
所述的芯粒测试电路202和系统测试电路203为多层互连结构分布于晶圆近表面。
所述的芯粒测试电路202与16个芯粒一一对应，测试垫分布于各个芯粒周围。
所述的系统测试电路203由晶圆间的互连连接16个芯粒，测试垫分布于晶圆外围。
如图5所示，一种高性能计算晶圆级集成系统的测试方法，包括以下步骤：
步骤一，用定制探针卡一次扎针所有测试垫；
步骤二，对8个处理器芯粒P0~P7通过芯粒测试电路进行接触测试、BIST以及DC参数测试，确保测试回路正常后施加特定的压力测试后，再进行芯粒的功能性测试验证键合后芯粒的功能性；如图6所示，经处理器芯粒测试后P0为失效芯粒；
此后再对8个存储芯粒D0~D7进行接触测试、BIST、DC测试、压力测试以及功能性测试；如图7所示，经处理器芯粒测试D4和D6为失效芯粒；
步骤三，对步骤二芯粒的测试结果做出通过或失败的判断，隔离判断为失败的芯粒P0、D4和D6；
步骤四，对步骤二判断为通过的芯粒通过互连制定系统测试回路，构建可运行系统后，利用系统测试回路对高性能计算系统进行系统级测试；
步骤五，如图8所示，根据步骤的测试结果，高性能计算系统未通过系统级测试，调试未发现芯粒P2和芯粒P3之间有数据交换，因此隔离芯粒P2至芯粒P3间的系统互连链路，通过芯粒P2-芯粒D2-芯粒D3-芯粒P3的路径进行数据交换构建系统测试回路，再次对高性能计算系统进行系统级测试。
重新构建回路后通过系统级测试，该晶圆级集成系统仅有一个可运行系统，因此抬针结束测试。
以上所述，仅为本发明的优选实施案例，并非对本发明做任何形式上的限制。虽然前文对本发明的实施过程进行了详细说明，对于熟悉本领域的人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行同等替换。凡在本发明精神和原则之内所做修改、同等替换等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种晶圆级集成系统的测试结构，其特征在于，包括晶圆衬底（101）和n个键合在晶圆上的芯粒（102），n≥2，芯粒之间通过晶圆电学互连结构（201）相互连接，以及在晶圆上从芯粒周围引出的芯粒测试电路（202）和通过晶圆间互连引出的系统测试电路（203）。
2.如权利要求1所述的一种晶圆级集成系统的测试结构，其特征在于，所述的n个芯粒为同质芯粒或异质芯粒，且均是通过KGD测试后切片的良品芯粒。
3.如权利要求1所述的一种晶圆级集成系统的测试结构，其特征在于，所述的芯粒测试电路（202）和系统测试电路（203）为多层互连结构，分布于晶圆近表面。
4.如权利要求1所述的一种晶圆级集成系统的测试结构，其特征在于，所述的芯粒测试电路（202）与各个芯粒一一对应，各个芯粒周围分布有与芯粒测试电路（202）连接的测试垫。
5.如权利要求1所述的一种晶圆级集成系统的测试结构，其特征在于，所述的系统测试电路（203）通过晶圆间互连连接n个芯粒，在晶圆外围分布有与系统测试电路（203）连接的测试垫。
6.一种采用如权利要求1至5之一所述的晶圆级集成系统的测试结构的测试方法，其特征在于，包括以下步骤：
步骤一，用定制探针卡一次扎针所有测试垫；
步骤二，当所有的n个芯粒为同质芯粒时，通过芯粒测试电路（202）对所有芯粒进行测试，并验证键合后芯粒的功能性；
当n个芯粒为异质芯粒时，即n个芯粒中有X芯粒、Y芯粒、Z芯粒…，首先通过芯粒测试电路（202）对其中的所有X芯粒进行测试，并验证键合后芯粒的功能性；其中，X芯粒、Y芯粒、Z芯粒…各自为同质芯粒；
此后再依次对Y芯粒、Z芯粒…，进行测试以及验证功能性；
步骤三，对步骤二的芯粒的测试结果做出通过或失败的判断，标记并隔离判断为失败的芯粒；
步骤四，对步骤二中的判断为通过的芯粒通过互连制定系统测试回路，构建可运行系统后，利用系统测试回路对与其对应的i系统进行系统级测试；
步骤五，若对i系统的系统级测试通过，则i系统测试结束，后依次对其余系统进行测试；若i系统的系统级测试不通过，则调试系统测试回路中的芯粒/晶圆互连的故障节点，若芯粒/晶圆互连的故障节点可修复则修复后再对i系统进行系统级测试；若芯粒/晶圆互连的故障节点不可修复，则标记并隔离芯粒/晶圆互连的故障节点，重新构建系统测试回路后再对i系统进行系统级测试；
步骤六，依照步骤五同样对其余系统进行系统级测试，其余系统在依次测试通过后，抬针结束测试。
7.如权利要求6所述的测试方法，其特征在于，所述步骤二中的进行测试，并验证键合后芯粒的功能性具体为：进行接触测试、内部自测以及DC参数测试，在测试正常后施加压力测试，再进行芯粒的功能性测试验证键合后芯粒的功能性。
8.如权利要求6所述的测试方法，其特征在于，所述的步骤二的芯粒测试，每次测试只测试同一种类型的同质芯粒。
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