JP2009117501A - Ｉｃチップ内蔵タイプの多層基板パッケージとその製造方法、並びにインバータ装置 - Google Patents

Ｉｃチップ内蔵タイプの多層基板パッケージとその製造方法、並びにインバータ装置 Download PDF

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Abstract

【課題】 高密度実装をするとともに電子機器の小型薄型化を達成することができ、さらに高信頼性を備えた３次元的実装構造を提供する。
【解決手段】 複数個のＩＣチップ・パッケージ２を多層プリント基板１内に内蔵してなるＩＣチップ内蔵タイプの多層基板パッケージにおいて、前記多層基板パッケージには、多層プリント基板１内にＩＣチップ・パッケージ２を内蔵するためのスペース２０が刳り貫かれており、ＩＣチップ・パッケージ２の電極７，８を、多層プリント基板１の導体層４にフリップチップ実装法により、電気的かつ機械的に接合した。
【選択図】 図１

Description

本発明は、電子機器の電気回路基板において、小型薄型化に優れ、信頼性に優れたＩＣチップを多層プリント基板に実装する構造に関する。
１つのパッケージの中に複数個のＩＣを搭載させるＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）と呼ばれる技術が考案されている。
このＳｉＰを達成させる従来例の構造を図５に示す。図５において、６はＩＣチップ、１０１はボンディングワイヤー、１０２は樹脂封止、１０３はパッケージ基板、１０４ははんだボールである。図５（ａ）に示すようにＩＣチップ６は、ボンディングワイヤーによりパッケージ基板１０３に電気的に接合され、機械的には接着剤やはんだでＩＣチップ６の裏面とパッケージ基板１０３が接着される。図５（ａ）のパッケージは、はんだボール１０４によって外部のプリント基板と接続する。図５（ｂ） においては、ＩＣチップ６とパッケージ基板１０３ははんだボール１０４によってフリップチップ実装により接続される。また、図５の（ａ），（ｂ）ともに、ワイヤー保護、ＩＣチップ保護のために樹脂封止１０２によってパッケージされる。
これらの方法によれば、ＩＣチップを比較的容易に実装可能であるものの、複数のＩＣチップを搭載すると実装面積が広くなるという問題があった。さらに、これらの方法では、ワイヤーを配線するスペース、ワイヤーやＩＣチップを保護するための樹脂封止によりパッケージが大きくなるという問題があった。
また、ＳｉＰを達成するＩＣチップを３次元的に配置する方法が提案されている。特開２００６−２９５１３６号公報（特許文献１）には、ＩＣチップを３次元的に配置した積層型半導体パッケージが記載されている。ＩＣチップを３次元的に配置した積層型半導体パッケージの断面図を図６に示す。
図６において２０１は積層型半導体パッケージ２００が実装されているプリント基板である。積層型半導体パッケージ２００は第１層半導体パッケージ２１０と第２層半導体パッケージ２２０の２段構成をなしている。
第１層半導体パッケージ２１０は、第１層パッケージ基板２１１、及びＩＣチップ６、及びはんだボール群２１２により構成されている。ＩＣチップ６は、第１層パッケージ基板２１１の上面に、フリップチップ方式により実装されている。また第１層パッケージ基板２１１の下面は、プリント基板２０１と電気的に接続するためのはんだボール群２１２が設けられている。
第２層半導体パッケージ２２０は、第２層パッケージ基板２２１、及び２枚のＩＣチップ６、及びはんだボール群２１３により構成されている。第２層パッケージ基板２２１の面積は、第１層パッケージ基板２１１の面積よりも大きくなっている。はんだボール群２１３のはんだボールの直径は、はんだボール群２１２の直径よりも大きくなっている。
特開２００６−２９５１３６号公報（第１４頁、図１）
図６に示した積層型半導体パッケージ２００は、最終的にシステムを組む際にはプリント基板２０１上に複数個の積層型半導体パッケージ２００を２次元的に配置することになるため実装面積が大きくなる。
また、積層型半導体パッケージ２００は、プリント基板２０１の表面に実装されるため、ＩＣチップを外界から保護する樹脂封止などが必要になる。また、第２層パッケージ基板２２１とプリント基板２０１間を接合するはんだボール群２１３には、パッケージ外部から加えられる力による応力が集中するため、パッケージの信頼性に問題がある。
本発明はこのような問題点に鑑みてなされたものであり、高密度実装をするとともに電子機器の小型薄型化を達成することができ、さらに高信頼性を備えた３次元的実装構造を提供することを目的とする。
上記問題を解決するため、本発明は、次のような構成及び製造方法としたものである。
請求項１に記載の発明は、複数個のＩＣチップ・パッケージを多層プリント基板内に内蔵してなるＩＣチップ内蔵タイプの多層基板パッケージにおいて、前記多層基板パッケージには、多層プリント基板内に前記ＩＣチップ・パッケージを内蔵するためのスペースが刳り貫かれており、前記ＩＣチップ・パッケージの電極を、前記多層プリント基板の導体層にフリップチップ実装法により、電気的かつ機械的に接合したものである。
請求項２に記載の発明によれば、請求項１に記載のＩＣチップ内蔵タイプの多層基板パッケージにおいて、前記多層基板パッケージは、両面に電極を配置した前記ＩＣチップ・パッケージの片面側の電極をフリップチップ実装した第１のプリント基板部と、前記ＩＣチップ・パッケージのスペースだけ刳り貫いた第２のプリント基板部とを積層して構成するものである。
請求項３に記載の発明によれば、請求項２に記載のＩＣチップ内蔵タイプの多層基板パッケージにおいて、前記多層基板パッケージは、前記第１のプリント基板部と前記第２のプリント基板部を積層して構成した第３のプリント基板を、複数段積み重ねて構成したものである。
請求項４に記載の発明は、複数個のＩＣチップ・パッケージを多層プリント基板内に内蔵してなるＩＣチップ内蔵タイプの多層基板パッケージの製造方法において、
１）両面に電極を配置した前記ＩＣチップ・パッケージの片面側の電極を、フリップチップ実装法により、前記多層プリント基板を構成する第１のプリント基板部に実装し、
２）前記ＩＣチップ・パッケージのスペースだけ刳り貫いた前記多層プリント基板を構成する第２のプリント基板部を、前記第１のプリント基板部に積層し、
３）さらに、前記の１）及び２）の手順で製作することによって得られた、前記ＩＣチップ・パッケージを片面実装した前記多層プリント基板を構成する第３のプリント基板部を、前記第２のプリント基板に積み重ねる、
という構築方法によって製作する製造方法である。
請求項５に記載の発明は、請求項１乃至３のいずれかに記載のＩＣチップ内蔵タイプの多層基板パッケージをインバータ装置のパワー回路に適用したものである。
請求項１乃至４に記載の発明によると、多層プリント基板内に、複数個のＩＣチップ・パッケージを内蔵し、内蔵されるＩＣチップ・パッケージは上下面に電極が配置され、ＩＣチップ・パッケージを上下からプリント基板で挟み込み、前記ＩＣチップ内蔵タイプの多層基板パッケージには、ＩＣチップ・パッケージを内蔵するためのスペース分だけ刳り貫き、内蔵されるＩＣチップ・パッケージは、パッケージの上下面に配置された電極によって、上下のプリント基板の導体層からフリップチップ実装法により電気的に接続されたことから、プリント基板表面にＩＣチップが実装されることなく多層プリント基板内に搭載されており、ＩＣチップを保護するための樹脂封止が必要なくなり、電子機器内の回路基板の小型薄型化を向上することが可能になる。
請求項５に記載の発明によると、ＩＣチップ内蔵タイプの多層基板パッケージを用いて、ＩＣチップを積み重ねＩＣチップ間を最短距離で配線しインバータ装置のパワー回路を組めば、ＩＣチップの２次元配置分とワイヤー配線分の省スペースが可能になる。さらに、三相交流のＵ相、Ｖ相、Ｗ相分の回路を多層プリント基板内に用意することで、小型薄型化することができる。
また、電気回路の配線も短くすることが可能で高周波のキャリア信号によるノイズを減少させることができる。さらに、ＩＣチップが多層プリント基板内に搭載されるためＩＣチップを外部環境から保護することができ、ＩＣチップ・パッケージ接合部であるはんだボールに掛かる応力をプリント基板に逃がすことができ、高い信頼性の電子回路基板を提供できる。
以下、本発明の実施の形態について図１〜図４を参照して説明する。
図１は、本発明の実施例を示すＩＣチップ内蔵タイプの多層基板パッケージの断面図である。図１において、１は多層プリント基板、２はＩＣチップ・パッケージ、３はプリント基板の絶縁層、４はプリント基板の導体層、５は４の各導体層間を上下方向に配線する導体層である。
また、図２（ａ），（ｂ）は、図１のように多層プリント基板１内にＩＣチップを内蔵するために１枚のＩＣチップ、または２枚のＩＣチップを貼り合わせたものの表裏面に、電極を配置したＩＣチップ・パッケージ２の断面図である。図２において、６はＩＣチップ、７はＩＣチップ上面に配置した電極、８はＩＣチップ下面に配置した電極、９は２枚のＩＣチップを接着する半導体チップ用接着剤である。
図１において多層プリント基板１は、ＩＣチップ・パッケージ２を内蔵するためのスペース分だけ基板を刳り貫いている。内蔵されるＩＣチップ・パッケージ２は、その上下面に配置された電極７，８を上下の多層プリント基板の導体層４に、フリップチップ実装法により電気的に、さらに機械的に接合される。このとき用いるフリップチップ実装には、電極材として導電性接着剤を用いるものやはんだを用いるものが考えられるが特に限定しない。
また、図１では、簡略化のために、ＩＣチップ・パッケージ２を２個、多層プリント基板１を５層しか示していないが、その個数と層数には、特に制限はない。
このようなＩＣチップ内蔵タイプの多層基板パッケージでは、ＩＣチップが多層プリント基板内に搭載されるためＩＣチップを外部環境から保護することができ、ＩＣチップ・パッケージ接合部であるはんだボールに掛かる応力をプリント基板に逃がすことができる。 また、ＩＣチップ・パッケージ２間の配線も上下方向を配線する導体層５を使用することで配線を短くすることができ、高速信号の伝播の及ぼす悪影響を低減することができる。さらに、使用する多層プリント基板１はＩＣチップ分のスペースを刳り貫くだけであり、用いるＩＣチップ自身も特殊な加工が必要なく、内蔵するためのＩＣチップ・パッケージ２も従来の電極配置方法や接着方法を使用することで、図１のＩＣチップ内蔵タイプの多層基板パッケージを構成することができる。
つぎに、本実施例のＩＣチップ内蔵タイプの多層基板パッケージ構築例を、図３を用いて説明する。
まず、両面に電極を配置したＩＣチップ・パッケージ２を用意する。ＩＣチップ・パッケージ製作後、図３（ａ）に示すようにフリップチップ実装法により、その片面側の電極をプリント基板２２に実装する。その後、ＩＣチップ・パッケージ２を内蔵するスペース２０だけ刳り貫いたプリント基板２１を積層する。このときのプリント基板２１の層数には、特に限定しない。さらに図３（ｂ）に示すように、図３（ａ）の工程で出来たＩＣチップ・パッケージ２を片面実装したプリント基板２３を積み重ねることで、図１のＩＣチップ内蔵タイプの多層基板パッケージを構築することができる。
このようにして構築されたＩＣチップ内蔵タイプの多層基板パッケージを、モータを駆動制御するインバータ装置のパワー回路部に適用した場合の構成例を、図４を用いて説明する。
図４（ａ）はＩＣチップ内蔵タイプの多層基板パッケージを用いて構成したインバータ装置のパワー回路基板部（１相分）の断面図、図４（ｂ）は図４（ａ）の等価回路図である。ここで３０′はパワーＭＯＳＦＥＴやＩＧＢＴ、３１′はフリーホイールダイオード、３２′は正側電極、３３′は負側電極、３４′は出力電極、３５′はゲート電極である。
図４（ａ）で示すパワー回路基板部は、図２（ａ）のＩＣチップ1枚のときのもので、３０はパワーＭＯＳＦＥＴやＩＧＢＴのＩＣチップ、３１はフリーホイールダイオードのＩＣチップである。３２は正側電極、３３は負側電極、３４は出力電極、３５はゲート電極である。
本発明との比較を容易にするため、従来のインバータ装置に搭載されているパワー回路の例を示すと、図５（ａ）のＩＣチップ６の部分がパワーＭＯＳＦＥＴ, ＩＧＢＴなどのＩＣチップに相当し、配線基板上に２次元的に配置されている。また、配線基板上に配置されたＩＣチップはアルミワイヤによって配線されている。
そこで図４に示すように、ＩＣチップ内蔵タイプの多層基板パッケージを用いて、ＩＣチップを積み重ねＩＣチップ間を最短距離で配線しパワー回路を組めば、ＩＣチップの２次元配置分とワイヤー配線分の省スペース化が可能になる。さらに、三相交流のＵ相、Ｖ相、Ｗ相分の回路を多層プリント基板内に用意することで、小型薄型化することができる。
また、電気回路の配線も短くすることができ、高周波のキャリア信号によるノイズを減少させることができる。加えてモータや、その他の駆動源からの振動による外力に対しても強いインバータ装置のパワー回路基板を提供することができる。
本発明の実施例を示すＩＣチップ内蔵タイプの多層基板パッケージの側断面図 本発明の実施例を示す多層基板内に内蔵するＩＣチップ・パッケージの断面図 本発明の実施例を示すＩＣチップ内蔵タイプの多層基板パッケージの製作方法を示す図 本発明の実施例を示すＩＣチップ内蔵タイプの多層基板パッケージのインバータ回路基板への適用例を示す図 従来の複数のＩＣチップを搭載したパッケージの側断面図 従来の積層型半導体パッケージの側断面図
符号の説明
１ 多層プリント基板
２ ＩＣチップ・パッケージ
３ プリント基板の絶縁層
４ プリント基板の導体層
５ ４の各導体層間を上下方向に配線する導体層
６ ＩＣチップ
７ ＩＣチップ上面に配置した電極
８ ＩＣチップ下面に配置した電極
９ 半導体チップ用接着剤
２０ ＩＣチップ・パッケージを内蔵するスペース
２１ ＩＣチップ・パッケージを内蔵するスペースを刳り貫いたプリント基板
２２ プリント基板
２３ ＩＣチップ・パッケージを片面実装したプリント基板
３０ パワーＭＯＳＦＥＴ、またはＩＧＢＴのＩＣチップ
３１ フリーホイールダイオードのＩＣチップ
３２ 正側電極
３３ 負側電極
３４ 出力電極
３５ ゲート電極
３０′ パワーＭＯＳＦＥＴ、またはＩＧＢＴ
３１′ フリーホイールダイオード
３２′ 正側電極
３３′ 負側電極
３４′ 出力電極
３５′ ゲート電極
１０１ ボンディングワイヤー
１０２ 樹脂封止
１０３ パッケージ基板
１０４ はんだボール
２００ 積層型半導体パッケージ
２０１ プリント基板
２１０ 第１層半導体パッケージ
２１１ 第１層パッケージ基板
２１２ はんだボール群（小）
２１３ はんだボール群（大）
２２０ 第２層半導体パッケージ
２２１ 第２層パッケージ基板

Claims (5)

  1. 複数個のＩＣチップ・パッケージを多層プリント基板内に内蔵してなるＩＣチップ内蔵タイプの多層基板パッケージにおいて、前記多層基板パッケージには、前記多層プリント基板内に前記ＩＣチップ・パッケージを内蔵するためのスペースが刳り貫かれており、前記ＩＣチップ・パッケージの電極を、前記多層プリント基板の導体層にフリップチップ実装法により、電気的かつ機械的に接合したことを特徴とするＩＣチップ内蔵タイプの多層基板パッケージ。
  2. 前記多層基板パッケージは、両面に電極を配置した前記ＩＣチップ・パッケージの片面側の電極をフリップチップ実装した第１のプリント基板部と、前記ＩＣチップ・パッケージのスペースだけ刳り貫いた第２のプリント基板部とを積層して構成することを特徴する請求項１に記載のＩＣチップ内蔵タイプの多層基板パッケージ。
  3. 前記多層基板パッケージは、前記第１のプリント基板部と前記第２のプリント基板部を積層して構成した第３のプリント基板を、複数段積み重ねて構成したことを特徴する請求項２に記載のＩＣチップ内蔵タイプの多層基板パッケージ。
  4. 複数個のＩＣチップ・パッケージを多層プリント基板内に内蔵してなるＩＣチップ内蔵タイプの多層基板パッケージの製造方法において、
    １）両面に電極を配置した前記ＩＣチップ・パッケージの片面側の電極を、フリップチップ実装法により、前記多層プリント基板を構成する第１のプリント基板部に実装し、
    ２）前記ＩＣチップ・パッケージのスペースだけ刳り貫いた前記多層プリント基板を構成する第２のプリント基板部を、前記第１のプリント基板部に積層し、
    ３）さらに、前記の１）及び２）の手順で製作することによって得られた、前記ＩＣチップ・パッケージを片面実装した前記多層プリント基板を構成する第３のプリント基板部を、前記第２のプリント基板部に積み重ねる、
    という構築方法によって製作することを特徴するＩＣチップ内蔵タイプの多層基板パッケージの製造方法。
  5. インバータ装置のパワー回路基板に、請求項１乃至３のいずれかに記載のＩＣチップ内蔵タイプの多層基板パッケージを用いたことを特徴とするインバータ装置。
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