JP2008171895A - 半導体素子埋め込み支持基板の積層構造とその製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 127
- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000003475 lamination Methods 0.000 title abstract 3
- 239000010410 layer Substances 0.000 claims abstract description 81
- 239000011241 protective layer Substances 0.000 claims abstract description 31
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 17
- 229910000679 solder Inorganic materials 0.000 claims description 15
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000002788 crimping Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【解決手段】第一21aと第二21bの支持基板が提供され、第一21aと第二21bの支持基板にはそれぞれ少なくとも1つの貫通する開口211が形成され、第一と第二の支持基板の表面に第一22aと第二22bの保護層がそれぞれ形成され、少なくとも1つの第一23aと第二23bの半導体素子のそれぞれが第一と第二の支持基板の開口内に設置されるとともに、第一と第二の保護層に接合され、第一と第二の支持基板における第一と第二の保護層が形成されていない表面の間に誘電体層24が圧着されることで、モジュール化積層構造が形成される。
【選択図】図2−C
Description
ている。このマルチチップモジュールは、単一のパッケージ部材におけるチップ支持部材に少なくとも2つの半導体チップ(Semiconductor Chip)を接合させ、かつ各半導体チップと支持部材との間はスタック(Stack)方式で接合されるものであり、このスタック式
チップパッケージ構造は米国特許第6,798,049号公報に開示されている。
面に接続パッド11aとボンディングパッド(Bound Pad)11bを有する回路層11が形成され
、この開口102には二つのスタックされた半導体チップ121、122が接合され、この半導体
チップ121、122の間はボンディング層(Bonding Layer)13で電気的接続がなされ、また
、半導体チップ122は例えば金線である導電装置14によって回路層11のボンディングパッ
ド11bに電気的に接続され、その後、封止樹脂15が配線基板10の開口102に充填され、半導体チップ121、122および導電装置14が被覆され、且つ配線基板10の回路層11に絶縁保護層16が形成され、その後、絶縁保護層16に複数の開口16aが形成されることにより接続パッ
ド11aを露出させ、そして絶縁保護層16の開口16aに例えばソルダーボールである導電素子17が形成され、それによってパッケージ製造工程が完了する。
さによってワイヤボンディングにおけるパッケージの厚さが増加してしまい、これにより軽量化や小型化を達成できなくなる。しかも半導体チップ121、122の間はチップスケールでのフリップチップ接続によるボンディング層13によって電気的接続を行う必要があり、すなわち、半導体チップ121と122は、まずファウンドリで電気的接続のための積層工程が行われた後、パッケージメーカーでパッケージングが行われるため、製造プロセスが複雑になり製造コストが高くなる。
或いは固定された使用面積内で回路密度の向上とボンディングパッド11bの数の増加を達
成しようとする場合、半導体チップ121と122を搭載するための配線基板は回路の微細化を達成する必要があるが、しかしながら、回路の微細化で配線基板の面積を縮小させる効果には限界があり、しかも、半導体チップ121、122が直接スタックされる方法で電気的性能
やモジュールの性能を向上させる場合、スタックされたチップの数量が限られるため、電気的性能を効果的に向上させる目的を達成することが難しい。
つの第一と第二の半導体素子をそれぞれ第一と第二の支持基板の開口内に設置するとともに第一と第二の保護層に接合する工程と、第一と第二の支持基板における第一と第二の保護層が形成されていない表面の間に誘電体層を圧着させ、第一と第二の支持基板の開口に誘電体層を充填し、これにより第一と第二の半導体素子を開口に固定する工程と、第一と第二の保護層を取り除くことで、第一と第二の半導体素子が埋設される積層構造を形成する工程と、を含むことを特徴とする。
あってよく、前記第一と第二の保護層はテープ(Tape)であってよい。
また、本発明にかかる半導体素子埋め込み支持基板の積層構造の製造方法は、さらに、前記の積層構造の両表面に、少なくとも1つの誘電体層と、誘電体層に積層される回路層
と、回路層が第一と第二の半導体素子の電極パッドに電気的に接続されるために誘電体層に形成される導電構造と、を含む第一と第二のビルドアップ構造をそれぞれ形成する工程と、積層構造と第一と第二のビルドアップ構造とを貫通する複数のめっきスルーホールを形成し、これらのめっきスルーホールを第一と第二のビルドアップ構造に電気的に接続する工程と、第一と第二のビルドアップ構造の外表面に第一と第二のソルダーレジスト層をそれぞれ形成する工程と、をそれぞれ含んでもよい。
持され、且つ第一と第二の支持基板の開口中に充填されることで第一と第二の半導体素子をそれぞれ開口に固定させる誘電体層と、を含む。
される回路層と、回路層が半導体素子の電極パッドに電気的に接続されるために誘電体層に形成される導電構造とを含む第一のビルドアップ構造と第二のビルドアップ構造と、第一と第二の支持基板と、第一と第二のビルドアップ構造と誘電体層とを貫通し、それによって第一と第二のビルドアップ構造の回路層に電気的に接続されるための複数のめっきスルーホールと、第一及び第二のビルドアップ構造の外表面にそれぞれ形成される第一のソルダーレジスト層と第二のソルダーレジスト層と、を含んでもよい。
図2-Aに示すように、まず第一の支持基板21aと第二の支持基板21bを用意し、この第一
の支持基板21aと第二の支持基板21bにはそれぞれ少なくとも1つの貫通する開口211aと211bを形成し、第一の支持基板21aと第二の支持基板21bの表面にそれぞれ第一の保護層22aと第二の保護層22bを形成することにより、第一の保護層22aと第二の保護層22bによって開口211a、211bの一端がシールされる。そして、少なくとも1つの第一の半導体素子23aと少なくとも1つの第二の半導体素子23bを第一と第二の支持基板の開口211a、211bに設置し、第一の半導体素子23aと第二の半導体素子23bをそれぞれ第一と第二の保護層22a、22bに接合する。
保護層22a、22bは例えばテープ(Tape)であり、このテープの粘着効果によって第一と第二の半導体素子23a、23bを第一と第二の支持基板21a、21bの開口211a、211bに接合させる。第一と第二の半導体素子23a、23bはそれぞれ能動面231a、231bとそれに対向する非能動面232a、232bを有し、能動面231a、231bにはそれぞれ複数の電極パッド233a、233bが形成されている。第一と第二の半導体素子23a、23bの能動面231a、231bをそれぞれ第一と第二の保護層22a、22bに接合し、これにより後述する圧着工程において第一と第二の保護層がそれぞれ第一と第二の半導体素子23a、23bの能動面231a、231bを保護するようにする。
表面と第二の支持基板21bにおいて第二の保護層22bが形成されていない表面との間に誘電体層24を圧着し、図の矢印が示す方向へ基板を押圧して、誘電体層24の一部を第一と第二の支持基板21a、21bの開口211a、211bに圧入することで第一と第二の半導体素子23a、23bをその開口211a、211bに固定させ、これにより図2-Cに示す構造が形成される。
第二の半導体素子23a、23bが埋設される積層構造2が形成される。
図2-Eに示すように、積層構造2の両表面に第一のビルドアップ構造25aと第二のビルド
アップ構造25bを形成してもよく、このうち第一のビルドアップ構造25aは、少なくとも1
つの誘電体層251aと、誘電体層251aに積層される回路層252aと、回路層252aが第一の半導体素子23aの電極パッド233aに電気的に接続されるために誘電体層251aに形成される導電
構造253aと、を含み、また、第二のビルドアップ構造25bは、誘電体層251bと、誘電体層251b上に積層される回路層252bと、回路層252bが第二の半導体素子23bの電極パッド233bに電気的に接続されるために誘電体層251bに形成される導電構造253bと、を含む。それと同時に、積層構造2と第一のビルドアップ構造25aと第二のビルドアップ構造25bを貫通する複数のめっきスルーホール(PTH)26を形成することにより、回路層252a、252bを電気的に接続させる。
図2-Fに示すように、さらに第一のビルドアップ構造25aと第二のビルドアップ構造25b
の外表面にそれぞれ第一のソルダーレジスト層27aと第二のソルダーレジスト層27bを形成してもよい。
する開口211aと211bが形成される第一の支持基板21aと第二の支持基板21bと、それぞれ第一と第二の支持基板の開口211a、211bに接合され、かつ複数の電極パッド233a、233bが形成される能動面231a、231bとそれに対向する非能動面232a、232bを有してもよい少なくとも1つの第一の半導体素子23aと第二の半導体素子23bと、第一の支持基板21aと第二の支持基板21bとの間に挟持され、かつ第一と第二の支持基板21a、21bの開口211a、211bに充填
されることで第一と第二の半導体素子23a、23bを開口211a、211bに固定させるための誘電体層24と、を含む。
第一の支持基板21aと第二の支持基板21bの外表面に形成され、少なくとも1つの誘電体層251a、251bと、誘電体層に積層される回路層252a、252bと、回路層252a、252bが第一と第
二の半導体素子23a、23bの電極パッド233a、233bに電気的に接続されるために誘電体層251a、251bに形成される導電構造253a、253bを含む第一のビルドアップ構造25aと第二のビルドアップ構造25bと、第一と第二の支持基板21a、21b、第一と第二のビルドアップ構造25a、25bおよび誘電体層24を貫通し、それによって回路層252a、252bが電気的に接続されるための複数のめっきスルーホール26と、を含むことも可能である。
、さらにそれぞれ第一と第二のビルドアップ構造25a、25bの外表面に形成される第一のソルダーレジスト層27aと第二のソルダーレジスト層27bを含むことも可能である。
102、16a、211a、211b 開口
11、252a、252b 回路層
11a 接続パッド
11b ボンディングパッド
121、122 半導体チップ
13 ボンディング層
14 導電装置
15 封止樹脂
16 絶縁保護層
17 導電素子
21a 第一の支持基板
21b 第二の支持基板
22a 第一の保護層
22b 第二の保護層
231a、231b 能動面
232a、232b 非能動面
233a、233b 電極パッド
23a 第一の半導体素子
23b 第二の半導体素子
24、251a、251b 誘電体層
253a、253b 導電構造
25a 第一のビルドアップ構造
25b 第二のビルドアップ構造
26 めっきスルーホール
27a 第一のソルダーレジスト層
27b 第二のソルダーレジスト層
2 積層構造
Claims (13)
- 半導体素子埋め込み支持基板の積層構造の製造方法であって、
第一と第二の支持基板を準備し、前記第一と第二の支持基板のそれぞれに少なくとも1つの貫通する開口を形成し、前記第一と第二の支持基板の開口の一側をシールするために前記第一と第二の支持基板の表面に第一と第二の保護層をそれぞれ形成し、少なくとも1
つの第一と第二の半導体素子をそれぞれ前記第一と第二の支持基板の開口内に設置するとともに前記第一と第二の保護層に接合する工程と、
前記第一と第二の支持基板における前記第一と第二の保護層が形成されていない表面の間に誘電体層を圧着させ、前記第一と第二の支持基板の開口に前記誘電体層を充填し、これにより前記第一と第二の半導体素子を前記開口に固定する工程と、
前記第一と第二の保護層を取り除くことで、前記第一と第二の半導体素子が埋設される積層構造を形成する工程と、
を含むことを特徴とする半導体素子埋め込み支持基板の積層構造の製造方法。 - 前記第一と第二の支持基板は、絶縁基板或いは回路を有する配線基板のいずれか1つで
あることを特徴とする請求項1記載の半導体素子埋め込み支持基板の積層構造の製造方法
。 - 前記第一と第二の保護層は、テープ(Tape)からなることを特徴とする請求項1記載の
半導体素子埋め込み支持基板の積層構造の製造方法。 - 前記第一と第二の半導体素子は、それぞれ能動面とそれに対向する非能動面を有し、前記能動面にそれぞれ複数の電極パッドが形成されていることを特徴とする請求項1記載の
半導体素子埋め込み支持基板の積層構造の製造方法。 - 前記積層構造の両表面には、少なくとも1つの誘電体層と、前記誘電体層に積層される
回路層と、前記回路層が前記第一と第二の半導体素子の電極パッドに電気的に接続されるために前記誘電体層に形成される導電構造と、を含む第一と第二のビルドアップ構造をさらにそれぞれ形成する工程を含むことを特徴とする請求項4記載の半導体素子埋め込み支
持基板の積層構造の製造方法。 - 前記積層構造と、第一と第二のビルドアップ構造とを貫通する複数のめっきスルーホールを形成し、前記めっきスルーホールを前記第一と第二のビルドアップ構造に電気的に接続する工程をさらに含むことを特徴とする請求項5記載の半導体素子埋め込み支持基板の
積層構造の製造方法。 - 前記第一と第二のビルドアップ構造の外表面に第一と第二のソルダーレジスト層をそれぞれ形成する工程をさらに含むことを特徴とする請求項5記載の半導体素子埋め込み支持
基板の積層構造の製造方法。 - 半導体素子埋め込み支持基板の積層構造であって、
少なくとも1つの貫通する開口がそれぞれ形成される第一の支持基板と第二の支持基板と、
前記第一と第二の支持基板の開口にそれぞれ接合される少なくとも1つの第一の半導体
素子と第二の半導体素子と、
前記第一と第二の支持基板の間に挟持され、且つ前記第一と第二の支持基板の開口中に充填されることで前記第一と第二の半導体素子を前記開口に固定させる誘電体層と、
を含むことを特徴とする半導体素子埋め込み支持基板の積層構造。 - 前記第一と第二の支持基板は、絶縁基板或いは回路を有する配線基板のいずれか1つで
あることを特徴とする請求項8記載の半導体素子埋め込み支持基板の積層構造。 - 前記第一と第二の半導体素子は、それぞれ能動面とそれに対向する非能動面を有し、前記能動面にはそれぞれ複数の電極パッドが形成されていることを特徴とする請求項8記載
の半導体素子埋め込み支持基板の積層構造。 - 前記第一と第二の支持基板の外表面にそれぞれ形成され、少なくとも1つの誘電体層と
、前記誘電体層に積層される回路層と、前記回路層が前記第一と第二の半導体素子の電極パッドに電気的に接続されるために前記誘電体層に形成される導電構造とを含む少なくとも1つの第一のビルドアップ構造と第二のビルドアップ構造をさらにそれぞれ含むことを
特徴とする請求項10記載の半導体素子埋め込み支持基板の積層構造。 - 前記第一と第二の支持基板と、前記第一と第二のビルドアップ構造と、前記誘電体層とを貫通し、それによって前記第一と第二のビルドアップ構造の回路層に電気的に接続されるための複数のめっきスルーホールをさらに含むことを特徴とする請求項11記載の半導体素子埋め込み支持基板の積層構造。
- 前記第一と第二のビルドアップ構造の外表面にそれぞれ形成される第一のソルダーレジスト層と第二のソルダーレジスト層をさらに含むことを特徴とする請求項11記載の半導体素子埋め込み支持基板の積層構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2008171895A true JP2008171895A (ja) | 2008-07-24 |
JP5022042B2 JP5022042B2 (ja) | 2012-09-12 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007001768A Active JP5022042B2 (ja) | 2007-01-09 | 2007-01-09 | 半導体素子埋め込み支持基板の積層構造とその製造方法 |
Country Status (1)
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FPAY | Renewal fee payment (event date is renewal date of database) |
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