JP2008535387A - 非同期基準クロックを用いたデータクリーニング - Google Patents

Abstract

本発明の実施形態により、例えばクロック・データ・リカバリ（ＣＤＲ）回路などのデータ伝送装置における、ジッタ耐性レベル及びジッタ転送レベルの独立した設定、及びジッタ生成の低減が提供される。このアーキテクチャにより、様々な用途での使用に対して再構成可能な回路が提供され得る。このアーキテクチャは、例えば３ループ構造といった複数のループを有する構造を含み得る。

Description

本発明は集積回路に関し、より具体的には、データ通信で使用される集積回路に関する。

デジタル通信システムは、しばしば高速且つ長距離で、データを伝送するために使用されている。受信端にて、回路は到来するデータストリームに組み込まれたクロック信号に同調してデータを再生するために使用され得る。このような回路は、一般に、組み込まれたクロックを再生し、受信データを再生されたクロックにリタイミングするクロック・データ・リカバリ（ＣＤＲ）回路として知られている。典型的に、クロック再生処理を行うために位相ロックループが使用されている。

数多くの原因によりジッタが発生し得る。ジッタは抽出されたクロック信号における、一定速度からの揺らぎである。ジッタは性能低下を抑制するために制御されるべきであり、一部の通信プロトコルは許容可能なジッタ量についての仕様を含んでいる。システム内のジッタを特徴付けるために様々な指標が用いられている。ジッタの指標には、ジッタ耐性、ジッタ転送及びジッタ生成が含まれる。

ジッタ耐性（tolerance）は、システムの入力に印加されると誤り性能（例えば、ビット誤り率）の或る一定レベルの低下を引き起こす振幅を有する印加ジッタ成分の点から定義される。ジッタ振幅は典型的に単位間隔（Unit Interval；UI）で測定され、1UIは単一クロック周期に等しい。ジッタ耐性は、故に、システムの入力に印加されたときにシステムに許容されるべきジッタを定義するものである。

ジッタ転送（transfer）は、システムの出力信号のジッタ振幅の、入力信号のジッタに対する比であり、ジッタ周波数の関数である。一例として、ＣＤＲ回路ではジッタ転送関数は、典型的に、低周波利得１を有する低域通過フィルタである。最後に、ジッタ生成（generation）は、入力ジッタがないときのシステム出力におけるジッタの指標である。理想的にはシステムは低いジッタ転送及びジッタ生成の水準を保ったままで、大きな到来ジッタを処理すべきである（すなわち、高いジッタ耐性を有するべきである）。しかしながら、この理想に到達することを妨げる設計上のトレードオフが存在する。

異なる通信規格はジッタ生成、ジッタ耐性及びジッタ転送に関して異なる要求を有している。典型的なＣＤＲ回路においては、ジッタ耐性及びジッタ転送はＣＤＲループの帯域幅によって決定され、この耐性及び転送は個別に調整されることができない。その結果、ＣＤＲは同一のジッタ耐性及びジッタ転送レベルで動作しなければならないため、存在するクロッククリーニングの機会は制限されてしまう。

典型的なＣＤＲアーキテクチャは、データを再生し、且つサンプリングクロックを生成するために使用される位相情報を提供するために、位相検出器を含んでいる。そして、サンプリングクロックは、該サンプリングクロックに基づいてタイミングクロックを生成する別個のクロッククリーニングモジュール又は水晶発振器に提供される。しかしながら、外部のクロッククリーニングモジュールは基板面積を消費し、コストを上昇させてしまう。

また、クロッククリーニングモジュール又は水晶発振器は、典型的に、複数のクロック周波数に対応していない。その結果、相異なる動作周波数群に対応する単一のＣＤＲ回路には、複数の発振器が必要とされる。複数周波数動作に対応するために複数の発振器を使用することは、更なる基板面積を必要とし、サイズ及びコストを増大させてしまう。さらに、発振器の周波数は所望のデータ速度を整数で割った値である必要がある。

本発明は、様々な実施形態において、ジッタ耐性及びジッタ転送レベルが独立に設定され且つジッタ生成が低減され得る、例えばクロック・データ・リカバリ（ＣＤＲ）回路又はそれに類するものなど、データ伝送装置を提供することを目的とする。また、一実施形態に従ったアーキテクチャにより、例えば、相異なる周波数群における、また相異なる基準クロック源を有する（あるいは、基準クロック源を有しない）、様々な用途で使用される回路が再設定可能にされる。さらに、一部の実施形態においては、（存在するならば）基準クロックは低コストの任意周波数の水晶を用いて生成される。

本発明の一実施形態に従った構成は、入力データを受け取り、且つサンプリングクロック信号を生成する第１ループ、入力基準信号に基づいてリタイミングクロック信号を生成する第２ループ、及び第２ループを制御する制御信号を供給するように結合された第３ループを含んでいる。この構成は更に、第２ループに多係数分周器を含んでいてもよい。一部の実施形態において、各ループはループフィルタを含んでおり、第３のループフィルタは第１及び第２のループフィルタより低速な帯域幅で動作する。

本発明の他の一実施形態に従ったＣＤＲ回路は、入力データを受け取り、それからデータ信号及びサンプリングクロック信号を再生するＣＤＲループ、及びＣＤＲループに結合され、リタイミングクロック信号をＣＤＲループに供給するクロック生成ループを有している。リタイミングクロック信号はサンプリングクロック信号とは独立して生成され、一部の実施形態において、クロック生成ループは分数Ｎ分周器を含んでいてもよい。ＣＤＲループはジッタ耐性帯域幅を設定し、且つクロック生成ループはジッタ転送帯域幅を独立に設定し得る。

本発明の更に他の一実施形態に従って、第１ループにて、入力信号を受信し、該入力信号からデータ及びサンプリングクロックを再生し、サンプリングクロック信号とは独立して、リタイミングクロックを生成し、且つリタイミングクロックを用いて前記データを送信する装置及び方法が提供される。リタイミングクロックは、第２ループ及び第３ループを用いて制御されてもよい。さらに、第１ループ、第２ループ及び第３ループを含む集積回路が、所与の用途に基づく相異なるタイミングモードで動作するように構成され得る。

本発明の更に他の一実施形態に従ったシステムは、入力データをデータ信号にシリアル化するフレーマー、データ信号を受信するように結合されたＣＤＲループ、及びＣＤＲループに結合され、分数Ｎ分周器を用いてリタイミングクロック信号をＣＤＲループに供給するクロック生成ループを有する。この実施形態においては、ＣＤＲループはジッタ耐性帯域幅を設定し、且つクロック生成ループはジッタ転送帯域幅を独立に設定し得る。斯くして、このシステムは、水晶が任意周波数の水晶である場合であっても、単一の水晶を用いて複数のリタイミング周波数を生成することができる。

本発明の実施形態は、適当なハードウェア、ファームウェア及びソフトウェアにて実施され得る。そのため、或る実施形態は、例えば上述のようなＣＤＲ回路又はその他の回路を含むデータ送信用システムにて実施されてもよい。更に他の実施形態には、このような集積回路を更なる部品とともに有するようなシステムが含まれ得る。

図１を参照するに、本発明の一実施形態に従ったクロック・データ・リカバリ（ＣＤＲ）回路のブロック図が示されている。図１に示されるように、ＣＤＲ100は入力信号（Din）からデータを再生し、更には入力信号からタイミング信号を再生するために使用され得る。一例として、入力データは高いデータ速度での高速シリアルデータ入力とし得る。入力信号からサンプリングクロックが再生され、それはデータを再生するために使用される。そして、データはＣＤＲ100から出力データ信号（Dout）として送出される。図１には示されていないが、ＣＤＲ100はまたクロック信号（すなわち、リタイミングクロック信号）も出力し得ることは理解されるべきである。

より具体的には、図１に示されるように、ＣＤＲループ110がサンプリングクロックに従ってデータを再生する一方で、別個のクロック生成ループ150が、ＣＤＲループ110からの位相情報、及び／又は該クロック生成ループ150に提供される基準クロックに基づいて、リタイミングクロックを生成する。基準クロックは様々なソースから取得されてもよい。例えば一部の実施形態においては、基準クロックは、（例えば、低いジッタを有する）クリーンな基準クロックであってもよいし、（例えば、高いジッタを有する）ダーティな基準クロックであってもよい。他の例では、基準クロックは、注意深く選定された整数ベースの発振器である水晶発振器からのものでもよい。しかしながら他の実施形態においては、本発明の実施形態は低コストの発振器を用いて所望のリタイミングクロック信号を生成することが可能であるので、任意周波数で動作する低コストの発振器が使用され得る。さらに、例えば単一の水晶といった単一の基準クロックを用いて、ＣＤＲ100は相異なる周波数群で動作し得る。斯くして、コストと基板面積とが低減される。図１には示されていないが、様々な実施形態において、ＣＤＲ100で使用される様々な経路及びソースを選定するためにマルチプレクサ及びその他の切替回路が用いられてもよい。

なおも図１を参照するに、ＣＤＲループ110は、入力信号（Din）を受信するように結合された位相検出器115を含んでいる。様々な実施形態において、入力信号は入力信号に組み込まれたデータとクロック信号との双方を含んでいる。位相検出器115はデータサンプリング器（例えば、ラッチ型デバイス）を用いて入力信号からデータを再生するように用いられ得る。一部の実施形態においては、位相検出器115はホッジ（Hogge）方式の位相検出器であってもよいし、ハーフレート方式の線形位相検出器であってもよい。データサンプリング器に加え、位相検出器115は様々な論理ゲートを含んでいてもよい。故に、データを再生することに加え、位相検出器115は位相情報を取得するために使用され得る。具体的には、位相情報はサンプリングクロックと入力信号との間の位相誤差を指し示すように決定され得る。

図１に更に示されるように、位相検出器115からの位相情報はＣＤＲループフィルタ120に供給され得る。更に後述されるように、様々な実施形態において、ループフィルタ120は高いジッタ耐性をもたらすように比較的高速な帯域幅で動作し得る。ループフィルタ120のフィルタリングされた出力は、フィルタリングされた位相情報とクロック生成ループ150から受け取ったリタイミングクロックとに基づいてサンプリングクロックを生成するために使用される位相補間器125に供給され得る。図１に示されるように、位相補間器125からのサンプリングクロック出力は位相検出器115への帰還ループに結合されるとともに、先入れ先出し（ＦＩＦＯ）回路130に結合される。ＦＩＦＯ130は、存在し得る如何なるジッタをも吸収するように、ＦＩＦＯ130に入力される再生データのバッファリングを提供するように使用され得る。ＦＩＦＯ130の出力は、故に、バッファリングされたデータであり、リタイミングクロックの周波数のデータが出力されるように、リタイミングクロックとともにリタイマー（retimer）140に供給される。そして、出力データは例えばデータ処理回路などのシステム内の所望回路に供給され得る。

図１に更に示されるように、クロック生成ループ150は入力基準クロックを受け取るように結合されている。上述のように、ＣＤＲ100に関連して様々な周波数群やクロック信号品質が使用され得る。さらに、一部の実施形態においては、クロック生成ループ150は後述のように如何なる基準クロックをも用いずに動作してもよい。

図１に示された実施形態において、位相検出器155は入力基準クロックと分周されたリタイミングクロックである帰還信号とを受け取る。位相検出器155の出力は位相情報であり、とりわけ、基準クロックとリタイミングクロックとの間の位相誤差である。この位相情報は内部ループフィルタ160に供給される。様々な実施形態において、内部ループフィルタ160は中間帯域幅で動作し得る。そして、フィルタリングされた位相情報は、例えば電圧制御発振器（ＶＣＯ）165等の、リタイミングクロック信号を生成するための発振器に供給される。リタイミングクロック信号は、ＣＤＲループ110の位相補間器125、データ出力経路のＦＩＦＯ130及びリタイマー140、並びにクロック生成ループ150の多係数（multi-modulus）分周器180を含む様々な箇所に供給される。

図１に更に示されるように、ＣＤＲループ110の位相検出器115から位相情報を受け取るように、クロック生成ループ150の外部ループフィルタ170が結合されている。様々な実施形態において、外部ループフィルタ170は比較的低速な帯域幅で動作し、低いジッタ転送（すなわち、クロッククリーニング可能なこと）を実現するように用いられ得る。外部ループフィルタ170のフィルタリングされた出力はデルタシグマ（ΔΣ）変調器175に供給され、ΔΣ変調器175はフィルタリングされた位相情報を変調して多係数分周器180に供給する。外部ループフィルタ170及びΔΣ変調器175は、故に、多係数分周器180を制御するために、ＣＤＲループ110からの位相情報のフィルタリングとノイズ整形とを行い、得られた信号を供給する。様々な実施形態において、多係数分周器180は位相帰還情報を位相検出器155に供給する分数（fractional）Ｎ分周器とし得る。

故に、図１に示されるように、３つの異なるフィルタが相異なる帯域幅で動作し、独立したジッタ耐性及びジッタ転送の帯域幅を可能にする３ループ構成がもたらされる。ＣＤＲループフィルタ120は所望のジッタ耐性レベルを提供するように比較的高速な帯域幅に設定され得る。フィルタ160は中間帯域幅で動作し、ＶＣＯ165がより高い帯域幅で動作することを可能にし、それによりジッタ生成と、注入同期（injection locking）の影響の受けやすさとが低減される。最後に、外部ループフィルタ170は低いジッタ転送帯域幅（すなわち、クロッククリーニング）を提供するように低い帯域幅に設定され得る。故に、相異なる帯域幅で動作する３つのループフィルタを用いることにより、ジッタ転送帯域幅とジッタ耐性帯域幅とが独立に設定されることが可能になる。様々な実施形態において、ＣＤＲループ110内の比較的高速なループフィルタは、例え位相検出器及びＶＣＯの利得に大きい変動があったとしてもジッタ転送とジッタ耐性とが保証されるように、送信経路と受信経路との双方に存在していてもよい。

様々な実施形態において、ＣＤＲはユーザが所望の使用モデルに基づいて異なる動作タイミングモードを選択できるようにプログラム可能であってもよい。すなわち、様々なユーザが異なる環境で、あるいは異なる設計基準を用いて、ＣＤＲを使用することを望み得る。例えば、本発明の一実施形態に従ったＣＤＲは、例えばＯＣ−１９２、順方向誤り訂正（ＦＥＣ）を備えたＯＣ−１９２、及び１０ギガビット・イーサネット（登録商標）等の異なる光搬送波レベルを含め、異なる通信プロトコルや速度に対応するように用いられ得る。さらに、異なるタイミングモードはユーザがジッタ生成をジッタ転送でトレードオフすることを可能にする。

また、ユーザはクリーンな基準クロック又はダーティな基準クロックを含め、相異なる基準クロック入力を用いて、あるいは如何なる基準クロックをも用いずに、ＣＤＲを使用することを望み得る。異なる環境においては、異なるプロトコル又は動作周波数を扱うために、複数の発振器が存在し得る。これらの相異なる発振器はコストを上昇させ、基板レベルの大きさを増大させる。本発明の一実施形態に従ったＣＤＲのプログラム可能性を備えることにより、単一の発振器が使用され得る。さらに、一部の実施形態においては、特に整数周波数で動作するように設計された発振器といった一層高価な発振器ではなく、任意周波数で動作可能な低コストの発振器が使用されてもよい。

図１には示されていないが、一部の実施形態においては、図１のＣＤＲ100は例えば様々な動作モードを可能にするマルチプレクサやスイッチ等の更なる構成要素を含んでいてもよい。さらに、図１には示されていないが、様々な動作モードのユーザ制御を可能にするように、制御ロジック、及びレジスタ若しくはその他の記憶媒体が存在していてもよい。

１つのタイミングモードにおいて、ＣＤＲは基準クロックを用いずに、あるいは水晶発振器のないダーティな基準クロックを用いて使用されてもよい。ダーティな基準クロックは、付随するＶＣＯを中心に置くため、またロックのし損ない（loss of lock；ＬＯＬ）の指標としてだけのために使用されてもよい。従って、ＣＤＲはコスト及び部品を削減するために水晶を用いずに実現されてもよい。しかしながら、フィルタリングの低下がもたらされることがある。例えば、一部の実施形態においては、およそ62.5kHzから1500kHzの間のジッタ転送帯域幅がもたらされ得る。このような実施形態においては、ＣＤＲはおよそ5mUI_rmsという典型的なジッタ生成を有し得る。

続いて図２を参照するに、第１の動作タイミングモードに従ったＣＤＲの一部のブロック図が示されている。この第１のタイミングモードは、基準クロック又はダーティ基準クロック不使用モードと参照され得る。具体的には、回路200はＣＤＲが付随する水晶発振器又は基準クロックなしで、あるいは水晶を有しないダーティ基準クロックの使用なしで動作することを可能にするものである。

別個の回路200として示されているが、図１の一般的なブロック図が（ループへの適切な入力を選択するマルチプレクサ及び切替回路を用いて）このタイミングモードを実践してもよいことは理解されるべきであり、図２の回路は例示を容易にするために示されたものである。図２に示されるように、回路200は、入力信号（Din）と回路200の出力から帰還されるサンプリングクロックとを受信するように結合された位相検出器215を含むＣＤＲループ部を含んでいる。位相検出器215は、故に、サンプリングクロックと入力信号との間の位相差を表す位相誤差信号を生成する。さらに、ＣＤＲループは、位相検出器215から得られたアナログの位相情報をデジタル信号に変換するアナログ−デジタル変換器（ＡＤＣ）218を含んでいる。そして、デジタル位相情報はループフィルタ220に入力される。なお、ＣＤＲのデータ経路は図２には示されていない（データ経路の例は図１に示されている）。

図２の実施形態において、ループフィルタ220はデジタルフィルタであるが、本発明の範囲はそのように限定されるものではない。すなわち、他の実施形態においては、ＡＤＣ218が取り除かれ、アナログ位相情報が連続時間フィルタに供給されてもよい。図２の実施形態において、ループフィルタ220は単一の積分（integration）デジタルフィルタとし得る。様々な実施形態において、ループフィルタ220は高速の帯域幅で動作し得る。一部の実施形態において、ループの帯域幅はおよそ4MHzと8MHzとの間（例えば、ＯＣ−１９２アプリケーション）であり、或る特定の一実施形態においては、ループの帯域幅はおよそ6MHzとし得るが、本発明の範囲はそのように限定されるものではない。

故に、ＣＤＲループの高速の帯域幅によりＣＤＲのジッタ耐性が制御される。ジッタ耐性レベルを比較的高く設定することにより、ジッタ性能が改善され得る。一部の実施形態においては、ＣＤＲループフィルタ220は周波数ドメインで1/s、ｚドメインで1/(1-z^-1)を有する標準的な積分（accumulator）フィルタとし得る。ループフィルタ220からのフィルタリングされた出力は位相補間器225に供給され、位相補間器225はフィルタリングされた位相情報（及び図２のクロック生成ループにより生成されたリタイミングクロック信号）からサンプリングクロックを生成する。

図２に示されるように、回路200のクロック生成ループは、ＣＤＲループから位相情報を受け取るマルチプレクサ258を含んでいる。マルチプレクサ258は、多数の入力（図２には図示せず）から１つを選択して、出力を内部ループフィルタ260に供給するように制御されてもよい。上述のように、図２のタイミングモードでは、基準クロックや水晶発振器は存在していない。従って、マルチプレクサ258はＣＤＲループからの位相情報を内部ループフィルタ260に供給するように制御され得る。図２に示された実施形態において、内部ループフィルタ260はデジタルフィルタであるが、本発明の範囲はそのように限定されるものではない。様々な実施形態において、内部ループフィルタ260は中間帯域幅で動作し得る。様々な実施形態において、中間帯域幅はおよそ60kHzと1.5MHzとの間とし得るが、本発明の範囲はそのように限定されるものではない。故に、内部ループフィルタ260の中間帯域幅により、ＣＤＲのジッタ転送の帯域幅がもたらされる。さらに、中間帯域幅で動作することにより、クロック生成ループ内でのノイズの発生が最小化され得る。

一部の実施形態において、内部ループフィルタ260は２つの累算器を有する二重積分（double integration）フィルタとし得る。斯くして、内部ループフィルタ260によって受け取られた位相情報は２つの累算器によって累算され、更なる極とゼロとが付加される。斯くして、ＶＣＯ265で生成されるリタイミングクロックの位相はデータの位相に等しくされ得る。すなわち、リタイミングクロックとサンプリングクロックとの間の周波数及び位相双方のロックが達成され得る。この場合も内部ループフィルタ260はデジタルフィルタであるが、他の実施形態においては、内部ループフィルタはアナログフィルタであってもよい。

図２に更に示されるように、内部ループフィルタ260のフィルタリングされた出力はＶＣＯ265に供給され、ＶＣＯ265はそれからリタイミングクロック信号を生成する。リタイミングクロック信号は、入力信号（すなわち、Din）から再生されたデータをリタイミングするために使用され得る。また、図２に示されるように、リタイミングクロックはＣＤＲループの位相補間器225によって生成されるサンプリングクロックの周波数を制御するために使用され得る。具体的には、図２に示されるように、リタイミングクロックは分周回路268によって分周され得る。一実施形態において、分周回路268は1/2にする分周器であってもよいが、本発明の範囲はそのように限定されるものではない。しかしながら、他の実施形態においては、分周されないリタイミングクロックが位相補間器225に供給されてもよい。

故に、図２の回路200は入力信号中のデータを再生し、更に、入力信号からの位相情報をデジタル化する。デジタル化された位相情報はフィルタリングされ、ＶＣＯを制御するために使用される。そして、ＶＣＯはサンプリングクロックの生成を制御するために使用される。この動作は水晶発振器を使用せずに実現され得る。さらに、ジッタ耐性及びジッタ生成は独立に設定され得る。

他の実施形態においては、ＣＤＲはクリーンな基準信号が利用可能なシステムで使用されてもよい。一例として、クリーンな基準信号は整数による除算での使用に適するように選定された周波数を有する水晶とし得る。基準信号は、例えば、10GHzのリタイミングクロックを作り出すために使用される155MHzクロックとし得るが、本発明の範囲はそのように限定されるものではない。この基準信号を用いると、ＣＤＲはクロック乗算ユニット（ＣＭＵ）として機能するクロック生成ループを含み得る。リタイミングクロックはサンプリングクロックとは独立に生成され、ジッタ耐性とジッタ転送との独立した設定が可能になる。すなわち、ジッタ耐性はより高い帯域幅のＣＤＲループによって設定され、ジッタ転送はクロック生成ループによって設定される。さらに、クリーンな基準クロックを用いることにより、クロック生成ループは非常に広い帯域幅のループを有し得るので、ジッタ生成が非常に低くされ得る。

続いて図３を参照するに、クリーンな基準クロックを使用する第２のタイミングモードに従ったＣＤＲの一部のブロック図が示されている。図３の実施形態におけるクリーンな基準クロックは同期基準クロックとしてもよく、所望のリタイミングクロックの整数倍で動作する。別個の回路300として示されているが、図１の一般的なブロック図が（ループへの適切な入力を選択するマルチプレクサ及び切替回路を用いて）この第２のタイミングモードを実践してもよいことは理解されるべきであり、図３の回路は例示を容易にするために示されたものである。

図３を参照するに、回路300は、入力信号（Din）を受信するように結合された位相検出器315を有するＣＤＲループを含んでいる。位相検出器315の出力は、デジタル位相情報を生成するＡＤＣ318に結合されている。そして、デジタル位相情報はＣＤＲループフィルタ320に供給され、ループフィルタ320は位相情報をフィルタリングし、フィルタリングされた位相情報を位相補間器325に供給する。そして位相補間器325はその情報からサンプリングクロックを生成する。様々な実施形態において、ループフィルタ320は例えば6MHzといった比較的高い帯域幅で動作し得る。

図３に更に示されるように、クロック生成ループはＣＤＲループから完全に独立している。従って、リタイミングクロックは入力データには全く依存しないので、DinからDoutへのジッタ転送は存在しない。代わりに、基準クロックからDoutへのジッタ転送が存在する。斯くして、DinからDoutへのノイズ伝送が存在しないため、ジッタ生成は非常に低くされることができる。一部の実施形態において、図３の実施形態に従ったジッタ生成はおよそ1mUI_rmsとなり得る。

なおも図３を参照するに、クロック生成ループは、入力基準クロックを受け取り、それを位相検出器355に供給するように結合されたマルチプレクサ350を含んでいる。そして、位相検出器355は、該位相検出器355から得た位相情報をデジタル化するＡＤＣ357に結合されている。そして、デジタル化された位相情報はマルチプレクサ358を介して内部ループフィルタ360に結合されている。様々な実施形態において、内部ループフィルタ360はデジタルフィルタであってもよく、単一積分フィルタ又は多重積分フィルタであってもよい。様々な実施形態において、内部ループフィルタ360はおよそ750kHzから1500kHzの間の中間帯域幅で動作し得る。

フィルタ360の出力は、リタイミングクロックを生成するＶＣＯ365を制御するために使用される。そして、リタイミングクロックは分周器368を介してＣＤＲループの位相補間器325に結合されている。さらに、リタイミングクロックは整数分周器とし得る分周器370へと導かれる。様々な実施形態において、分周器370は1/64にする分周器とし得るが、本発明の範囲はそのように限定されるものではない。そして、分周されたリタイミングクロックは、リタイミングクロックと基準クロックとの間の位相誤差を決定する際に使用するため、位相検出器355へと導かれる。

更に他の実施形態においては、ＣＤＲはクリーンな基準クロック又は任意の周波数の水晶を有するシステムで使用されてもよい。すなわち、リタイミングクロックの整数倍ではない任意周波数の水晶を用いることにより、システムはコストを削減し得る。一例として、低コストの40MHz水晶又は３倍音の120MHz水晶が用いられてもよい。図３に関して上述されたように、分離された基準クロック経路と入力データ経路とを用いることにより、独立したジッタ転送及びジッタ耐性がもたらされ得る。さらに、クロッククリーニング及び非常に低い帯域幅のジッタ転送を提供するために、第３のループフィルタが設けられてもよい。

続いて図４を参照するに、本発明の一実施形態に従った３ループ構成を有する回路のブロック図が示されている。図４のタイミングモードにおいては、非同期基準クロックが供給され、基準クロックは所望のリタイミングクロック周波数の整数倍である必要はない。異なる実施形態においては、クリーンな非同期基準クロックは付随の水晶を備えていてもよいし、いなくてもよい。

図４に示されるように、回路400はＣＤＲループとクロック生成ループとを含んでおり、このクロック生成ループは内部ループと外部ループとを含んでいる。３つのループを用いることにより、ジッタ耐性の帯域幅とジッタ転送の帯域幅とは独立のままとなり得る。さらに、付加的な外部ループにより、クロッククリーニングと低いジッタ転送帯域幅とが実現される。別個の回路400として示されているが、図１の一般的なブロック図が（ループへの適切な入力を選択するマルチプレクサ及び切替回路を用いて）このタイミングモードを実践してもよいことは理解されるべきであり、図４の回路は例示を容易にするために示されたものである。

図４に示されるように、ＣＤＲループは、入力信号（Din）をサンプリングクロックからの帰還情報とともに受け取る位相検出器415を含んでいる。得られた位相情報はＡＤＣ418に結合され、ＡＤＣ418はデジタル化された位相情報をＣＤＲループフィルタ420に供給する。一部の実施形態において、フィルタ420は比較的高い帯域幅（例えば、およそ6MHz）で動作するデジタルフィルタとし得る。ループフィルタ420からのフィルタリングされた出力は位相補間器425に結合され、位相補間器425はそれからサンプリングクロックを生成する。

クロック生成ループは、例えば水晶発振器から、クリーンな基準クロックをマルチプレクサ450によって受け取る内部ループを含んでいる。一部の実施形態においては、水晶発振器は低コストの任意周波数の水晶であってもよい。この基準クロックは、後述するように分周されたリタイミングクロックとともに位相検出器455に供給される。位相検出器455からの対応する位相情報はＡＤＣ457でデジタル化され、マルチプレクサ458を介して内部ループフィルタ460に供給される。一実施形態において、内部ループフィルタ460はおよそ500kHzの帯域幅で動作してもよいが、他の実施形態においては、内部ループフィルタ460の帯域幅はおよそ60kHzから1.5MHzの間であってもよい。ループフィルタ460からのフィルタリングされた出力はＶＣＯ465に結合され、ＶＣＯ465はそれからリタイミングクロックを生成する。ＶＣＯ465は出力データにリタイミングクロックを供給することに加え、ＣＤＲループの位相補間器425に結合される。

さらに、リタイミングクロックは分数Ｎ分周器470への入力として供給される。分数Ｎ分周器470はクロック生成ループの外部ループにより制御され得る。具体的には、ＣＤＲループのＡＤＣ418からデジタル化された位相情報を受け取り、それを外部ループフィルタ480に供給するように、マルチプレクサ475が結合されている。様々な実施形態において、外部ループフィルタ480はデジタルフィルタ、より具体的には、二重積分フィルタとし得る。外部ループフィルタ480は、例えばおよそ50Hzから1.6kHzといった、非常に低い帯域幅で動作し得る。一実施形態において、外部ループフィルタ480は200Hzで動作してもよい。この非常に低い帯域幅により、極めて低いジッタ転送帯域幅がもたらされる。外部ループフィルタ480からのフィルタリングされた出力は、故に、分数Ｎ分周器470を制御するために使用され、分数Ｎ分周器470の出力は位相検出器455に供給され、そこで基準クロックの位相と比較される。

分数Ｎ方式の位相ロックループ（ＰＬＬ）を用いることにより、基準クロックは有理数を乗じられて幅広い出力周波数を供給することができる。クロック生成ループは、故に、リタイミングクロック周波数＝Ｍ×基準クロック周波数に従ったデジタルの有理数Ｍによりリタイミングクロック周波数が制御されるような、デジタル制御された発振器と見なされ得る。

分数Ｎ方式の位相ロックループ（ＰＬＬ）は、伝統的なＰＬＬ設計で一般的である整数ではなく、有理数を入力基準クロックに掛け合わせることを可能にする。この分周器は、一定の整数によってではなく、所望の有理数を経時的に近似する一連の整数列によって分周する。この整数列は、有理数に付加される量子化雑音を高域通過フィルタにより整形するデジタル方式のデルタシグマ変調器（例えば、図１のΔΣ変調器175）によって生成可能である。

ＣＤＲに含まれる様々なループフィルタにデジタルフィルタを用いることにより、これらのループフィルタは潜在的な付加的ノイズ源を減少させるようにＣＤＲの集積回路上に統合されてもよい。さらに、デジタルループフィルタの使用により、ノイズ整形関数のコーナー部及び次数に適切に整合されたループフィルタを正確に実現することが可能になり、それによりノイズ源からのジッタ寄与（すなわち、ジッタ生成）を最良に低減することが可能になる。

一実施形態において、分数Ｎ分周器470は一連の分周器によって形成されてもよい。帰還周波数はGHz域にあるので、帰還信号を例えば4又は5で分周するようにプレスカラー（prescalar）が使用されてもよい。例えば4及び／又は5による複数の分割段階である後続の分周段階が更に、帰還信号を所望の分周値に従って適切な値に分周してもよい。典型的な多係数分周器の更なる詳細は、米国特許出願公開２００４／０２３２９９５号明細書に記載されている。なお、この特許文献は参照することによりここに取り込まれる。

続いて図５を参照するに、本発明の一実施形態に従ったシステムの一部のブロック図が示されている。システム550は、例えば光送信器又はその他の光デバイス等の光システムの一部である。例として、システム550は同期光ネットワーク（ＳＯＮＥＴ）、同期デジタル階層（ＳＤＨ）、又は非同期転送モード（ＡＴＭ）ルータ、光受信器、再生器（regenerator）等とし得る。図５に示されるように、システム550は、フレーマー（framer）510の位置の例えばコンピュータシステム、ラインカード（line card）又はこれらに類するもの等のシステムから入力データを受け取る。フレーマー510はデータをシリアル化のために操作してＣＤＲ520へと渡し、ＣＤＲ520はデータと組み込みクロックとを含む出力信号を生成する。この出力信号は、例えばレーザとし得る光ドライバ530へと供給される。一実施形態においてドライバ530はマッハツェンダー型レーザとし得るが、本発明の範囲はそのように限定されるものではない。最終的に、出力信号は光ファイバ540に沿って目的の宛先に送信される。

ＣＤＲ520は本発明の一実施形態に従った３ループ構成を含む。従って、ＣＤＲ520はジッタ耐性とジッタ転送との独立した制御をもたらすとともに、ジッタ生成を低減し得る。

図５にある特定の構成要素により示されているが、本発明の一実施形態に従ったシステムは更なる構成要素を含んでいてもよく、また図５に示された構成要素は異なるように配置されていてもよい。例えば、ＣＤＲ520はその他の機能とともに集積回路に含まれていてもよい。

特定の実施形態においては、ＣＤＲに含まれる複数のループの制御は、例えば受信器、送信器、ＣＤＲ又はその他の部品などのシステム内で実行されるソフトウェア（又は、ソフトウェア、ファームウェア及びハードウェアの組み合わせ）を用いて達成されてもよい。このような実施形態は、この方法を実行するソフトウェアプログラムを形成する命令及びデータが格納された、機械可読記憶媒体の形態をした物を含んでいてもよい。

本発明は限られた数の実施形態に関して説明されてきたが、それらに対する数多くの変更及び変形が当業者に認識されるであろう。添付の特許請求の範囲は、本発明の真の意図及び範囲に含まれるような全ての変更及び変形に及ぶものである。

本発明の一実施形態に従ったクロック・データ・リカバリ（ＣＤＲ）回路を示すブロック図である。 第１の動作タイミングモードに従ったＣＤＲ回路の一部を示すブロック図である。 第２の動作タイミングモードに従ったＣＤＲ回路の一部を示すブロック図である。 本発明の一実施形態に従った３ループ構成を有する回路を示すブロック図である。 本発明の一実施形態に従ったシステムの一部を示すブロック図である。

Claims (18)

1. 入力データを受け取り、サンプリングクロック信号を生成する第１ループ；
   入力基準信号に基づいてリタイミングクロック信号を生成する第２ループ；及び
   第２ループを制御する制御信号を供給するように結合された第３ループ；
   を有する装置。
2. 第３ループは、第１ループから第１の位相誤差信号を受け取り、且つ第１の位相誤差信号に基づいて第２ループの多係数分周器を制御する、請求項１に記載の装置。
3. 第１ループ内の第１のループフィルタ、第２ループ内の第２のループフィルタ、及び第３ループ内の第３のループフィルタを更に有し、第３のループフィルタは第１のループフィルタ及び第２のループフィルタより低速な帯域幅で動作する、請求項１に記載の装置。
4. 第１ループはジッタ耐性帯域幅を設定し、且つ第３ループはジッタ転送帯域幅を独立に設定する、請求項１に記載の装置。
5. 入力データを受け取り、それからデータ信号及びサンプリングクロック信号を再生するＣＤＲループ；及び
   ＣＤＲループに結合され、サンプリングクロック信号とは独立して生成されたリタイミングクロック信号をＣＤＲループに供給するクロック生成ループ；
   を有するＣＤＲ回路。
6. クロック生成ループは分数N分周器を含む、請求項５に記載のＣＤＲ回路。
7. ＣＤＲループはジッタ耐性帯域幅を設定し、且つクロック生成ループはジッタ転送帯域幅を独立に設定する、請求項５に記載のＣＤＲ回路。
8. クロック生成ループは、任意の周波数を有する独立した基準クロックに基づいてリタイミングクロック信号を生成する、請求項７に記載のＣＤＲ回路。
9. クロック生成ループは二重積分ループフィルタを含む、請求項５に記載のＣＤＲ回路。
10. クロック生成ループは、内部ループと、該内部ループの帰還経路を制御する外部ループとを有する、請求項５に記載のＣＤＲ回路。
11. 外部ループは、ＣＤＲループから位相情報を受け取るように結合されたループフィルタと、該位相情報に基づいて前記帰還経路を制御する変調器とを有する、請求項１０に記載のＣＤＲ回路。
12. 前記帰還経路は多係数分周器を有する、請求項１１に記載のＣＤＲ回路。
13. 第１ループにて、入力信号を受信し、該入力信号からデータ及びサンプリングクロックを再生する段階；
    サンプリングクロック信号とは独立して、リタイミングクロックを生成する段階；及び
    リタイミングクロックを用いて前記データを送信する段階；
    を有する方法。
14. 第２ループ及び第３ループを用いてリタイミングクロックの生成を制御する段階、を更に有する請求項１３に記載の方法。
15. 第３ループにて前記入力信号及びサンプリングクロックに基づく位相情報を受け取る段階、及び該位相情報に基づいて第２ループを制御する段階、を更に有する請求項１４に記載の方法。
16. 前記位相情報をフィルタリングし且つ変調する段階、及びフィルタリングされ且つ変調された位相情報によって多係数分周器を制御する段階、を更に有する請求項１５に記載の方法。
17. 第１ループの第１のデジタルループフィルタを、第２ループの第２のデジタルループフィルタ及び第３ループの第３のデジタルループフィルタより高い帯域幅で動作させる段階、及び第２のデジタルループフィルタを第３のデジタルループフィルタより高い帯域幅で動作させる段階、を更に有する請求項１４に記載の方法。
18. 前記の第１ループ、第２ループ及び第３ループを含む集積回路を、所与の用途に基づく複数のタイミングモードの１つ用に設定する段階、を更に有する請求項１４に記載の方法。

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