JPH09149016A - 位相制御ループ方式 - Google Patents

位相制御ループ方式

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JPH09149016A
JPH09149016A JP30105695A JP30105695A JPH09149016A JP H09149016 A JPH09149016 A JP H09149016A JP 30105695 A JP30105695 A JP 30105695A JP 30105695 A JP30105695 A JP 30105695A JP H09149016 A JPH09149016 A JP H09149016A
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 【課題】 サンプリング周波数近傍で位相の揺らぎが発
生する場合でも精度良くクロックを再生することができ
る位相制御ループ方式を提供する。 【解決手段】 送信側計数値φｉｎが受信されるごと
に、受信計数カウンタ１１から計数値φｏｕｔが読出さ
れて、減算器１２にて送信側計数値φｉｎと減算され、
その出力ｅが、第１の減衰器１３に入力されてΔｆ１と
なって第２の減衰器１４に入力され、されに積分器１５
に入力されて積分出力Δｆ２として出力される。一方、
Δｆ１は加算器１６にも入力され、積分出力Δｆ２と加
算されて変換器１７に入力されて、電圧信号に変換され
て電圧制御発振器１８に供給される。これにより、電圧
制御発振器１８から加算器１６の出力に応じた周波数の
クロックφｏｕｔ（ｆｖ）が受信側クロックとして再生
出力され、受信計数カウンタ１１に入力され計数値φｏ
ｕｔが逐次更新される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相制御ループ方
式に関し、特にランダムな時間間隔で送られてくる時刻
情報からクロックを再生する位相制御ループ方式に関す
るものである。
【０００２】
【従来の技術】一般に、送信側と同期したクロックを受
信側にて再生する場合、送信側にて送信信号中に時刻情
報を変調して送信し、これを受信側にて復調することに
よりクロックを再生する位相制御ループ方式（以下、Ｐ
ＬＬという：Phase-Looked Loop ）が用いられる（例え
ば、ＩＴＵ−Ｔ勧告Ｈ．２２０．０など）。
【０００３】特に、送信側と受信側と間でディジタル信
号を用いてデータを伝送する場合には、位相情報をアナ
ログ／ディジタル変換した後、ディジタル信号処理を用
いてクロックを再生するディジタル信号処理型ＰＬＬ
（以下、ＤＰＬＬという）が用いられる（例えば、Jose
ph Garodnick ,et al: "Response of an All Digital P
hase-Looked Loop", IEEE TRANS. COMM. Vol.COM-22,N
o.6,June1974, pp751-764など）。
【０００４】
【発明が解決しようとする課題】したがって、このよう
な従来の位相制御ループ方式では、特にＤＰＰＬを用い
た場合、サンプリング周波数の近傍で発生する位相の揺
らぎ（ジッタ）を抑制することができず、送受信間を接
続する網として非同期の通信網を用いることができない
という問題点があった。例えば、図９に示すように、Ａ
ＴＭ（非同期転送モード）通信網４を介して送信側と受
信側とが結ばれている場合、送信側では、送信基準クロ
ック源（ＯＳＣ）２からの周波数ｆｓ（Ｈｚ）のクロッ
クに基づいて計時する時計（カウンタ）１からランダム
な間隔で時刻が読出され、時刻情報３としてＡＴＭ通信
網４に送信される。
【０００５】この時刻情報３は、所定間隔Ｔｓ秒以内の
ランダムな間隔で時計１から読出されるものとし、その
値（高さ）は直前の読出しからの経過時刻Ｔを示す。受
信側では、ＡＴＭ通信網４を介して時刻情報３を受信時
刻情報５として受信し、ＰＬＬ６によりクロックが再生
される。ここで、ＡＴＭ通信網４におけるセルの遅延変
動（以下、ＣＤＶという：CellDelay Variation）によ
り、受信時刻情報５の到着時刻が変動する。
【０００６】したがって、この場合には時刻情報が２π
ｆｓ・ｎＴで表現されることから、ＡＴＭ通信網４のＣ
ＤＶは位相の揺らぎ（ジッタ）７として現れ、従来のＤ
ＰＬＬではこの種の位相の揺らぎを抑制できないことか
ら、信号品質の劣化の原因となり、送信側と受信側とを
接続する網として非同期の通信網を用いることができな
いという問題点があった。本発明はこのような課題を解
決するためのものであり、サンプリング周波数近傍で位
相の揺らぎが発生する場合でも精度良くクロックを再生
することができる位相制御ループ方式を提供することを
目的としている。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明による位相制御ループ方式は、受信側
にて再生された受信側クロックを計数することにより時
刻情報として計数値を出力する受信計数カウンタと、送
信側からの時刻情報を受信するごとに、この時刻情報に
より示される送信側計数値と受信計数カウンタから読出
した計数値とを減算する第１の減算器と、この第１の減
算器の出力を減衰させる第１の減衰器と、この第１の減
衰器の出力を減衰させる第２の減衰器と、この第２の減
衰器の出力を積分する積分器と、第１の減衰器の出力と
積分器の出力とを加算する第１の加算器と、この第１の
加算器の出力を電圧信号に変換して保持出力する変換器
と、この変換器からの電圧信号に応じた所定の周波数の
受信側クロックを再生出力する電圧制御発振器とを備え
るものである。
【０００８】また、積分器は、入力を一時的に記憶し出
力する記憶回路と、記憶回路の出力を１サンプル時間分
遅延させて出力する遅延回路と、第２の減衰器からの出
力と遅延回路の出力とを加算して記憶回路に入力する第
２の加算器とを備えるものである。したがって、受信側
で再生された受信側クロックの計数値と送信側計数値と
が第１の減算器にて比較され、その差分が第１の減衰器
にて減衰されるとともに、さらに第２の減衰器にて減衰
された後、積分器にて積分され、第１の減衰器の出力と
積分器の出力とが第１の加算器にて加算され、この加算
結果が変換器により電圧信号に変換され、この電圧信号
に応じた周波数の受信側クロックが電圧制御発振器から
再生出力される。
【０００９】また、減算器と第１の減衰器との間に、減
衰器の出力を低域ろ波する１次低域ろ波器を備えるもの
である。さらに、１次低域ろ波器は、直列接続され、第
１の減算器から減算結果が入力されるごとに、その入力
値を順次シフトさせる複数の遅延回路と、第１の減算器
から減算結果が出力されるごとに各遅延回路の出力を加
算し、その加算結果を遅延回路の個数で除算することに
より移動平均値を出力する加算−除算器とを備えるもの
である。
【００１０】また、１次低域ろ波器は、入力を１サンプ
ル分遅延させて出力する遅延回路と、遅延回路の出力を
乗算する第１の乗算器と、第１の減算器からの減算結果
が入力されるごとに、その入力値から第１の乗算器の出
力値を減算し、減算結果を遅延回路に出力する第２の減
算器と、遅延回路の出力を乗算する第２の乗算器と、第
２の減算器からの減算結果と第２の乗算器からの出力と
を加算する第３の加算器と、第３の加算器の出力を乗算
する第３の乗算器とを備えるものである。したがって、
受信側で再生されたクロックの計数値と送信側計数値と
が第１の減算器にて比較され、その差分が１次低域ろ波
器によりろ波された後、第１の減衰器にて減衰されると
ともに、さらに第２の減衰器にて減衰された後、積分器
にて積分され、第１の減衰器の出力と積分器の出力とが
第１の加算器にて加算され、この加算結果が変換器によ
り電圧信号に変換され、この電圧信号に応じた周波数の
クロックが電圧制御発振器から再生出力される。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の一実施の形態である位相
制御ループ方式のブロック図であり、前提として、前述
（図９参照）の位相同期システムの受信側ＰＬＬとして
配設されるものとし、送信側の構成も同様とする。同図
において、１１は受信側にて再生した受信側クロックφ
ｏｕｔ（ｆｖ）を計数する受信計数カウンタであり、送
信側にて基準クロックに基づいて時刻情報を出力する時
計１（図９参照）と同一構成となっている。
【００１２】１２は送信側からの時刻情報３すなわち送
信側計数値φｉｎを受信するごとに受信計数カウンタ１
１からの計数値φｏｕｔ と送信側計数値φｉｎと減算
する減算器（第１の減算器）、１３は減算器１２の出力
ｅを利得ｋ１だけ減衰させる第１の減衰器、１４は減衰
器１３の出力Δｆ１を利得ｋ２だけ減衰させる第２の減
衰器、１５は第２の減衰器１４の出力を積分する積分
器、１６は第１の減衰器１３の出力Δｆ１と積分器１７
の出力Δｆ２を加算する加算器（第１の加算器）、１７
は加算器１６の出力を電圧信号に変換して保持出力する
変換器、１８は利得Ａを有し電圧信号に応じた所定の周
波数の受信側クロックφｏｕｔ（ｆｖ）を再生出力する
電圧制御発振器である。
【００１３】また、図２は積分器を示すブロック図であ
り、２２は入力を一時的に記憶しΔｆ２として出力する
記憶回路、２３は記憶回路２２の出力Δｆ２を１サンプ
ル時間分遅延させて出力する遅延回路、２１は第２の減
衰器からの出力と遅延回路２３の出力とを加算して記憶
回路２２に入力する加算器（第２の加算器）である。こ
れにより、第２の減衰器１４の出力が順次積分され、出
力Δｆ２として出力される。
【００１４】次に、図１，２を参照して、本発明の第１
の実施の形態による位相制御ループ方式の動作について
説明する。送信側からの計数値φｉｎが受信されるごと
に、受信計数カウンタ１１からその時点の計数値φｏｕ
ｔが読出され、減算器１２にて送信側計数値φｉｎと減
算される。この減算結果すなわち位相差に相当する差分
出力ｅは、第１の減衰器１３に入力され、利得ｋ１だけ
減衰したΔｆ１となる。
【００１５】このΔｆ１は、第２の減衰器１４に入力さ
れ、されら利得ｋ２だけ減衰して積分器１５に入力さ
れ、積分出力Δｆ２として出力される。一方、Δｆ１は
加算器１６にも入力され、積分出力Δｆ２と加算されて
変換器１７に入力され、電圧信号に変換されて電圧制御
発振器１８に供給される。したがって、電圧制御発振器
１８から加算器１６の出力に応じた周波数のクロックφ
ｏｕｔ（ｆｖ）が受信側クロックとして再生出力される
とともに、これが受信計数カウンタ１１に入力され計数
値φｏｕｔが逐次更新される。
【００１６】実際には、第１の実施の形態による位相制
御ループ方式（図１参照）の位相伝達特性は、数１のよ
うに表現され、典型的２次系ＰＬＬの伝達特性を示すも
のとなる。
【００１７】
【数１】
【００１８】ここで、タンピングファクタζおよび角固
有周波数ωは、数２で与えられることから、数３に示す
ような典型的２次系ＰＬＬの伝達特性を得ることができ
る。さらに、Ｓ＝ｊωとおくと、自乗利得｜Ｙ（ω）｜
2 は、数４のようになり、ＰＬＬのジッタ帯域Ｂｊは数
５のようになる。
【００１９】
【数２】
【００２０】
【数３】
【００２１】
【数４】
【００２２】
【数５】
【００２３】このようにして、図１，２に示した第１の
実施の形態による位相制御ループ方式から、典型的２次
系ＰＬＬが実現される。また、系全体の引き込み時間Ｔ
ｃは、１次ループと２次ループとの重ね合わせであると
捉えることにより、数６のように表現できる。なおＴ１
は１次ループの引き込み時間、Ｔ２は２次ループの引き
込み時間を示している。
【００２４】
【数６】
【００２５】次に、図３を参照して、本発明の第２の実
施の形態について説明する。図３は、本発明の第２の実
施の形態を示すブロック図であり、前述した第１の実施
の形態（図１参照）の減算器１２と第１の減衰器１３と
の間に、１次低域ろ波器３１を設けたものである。この
１次低域ろ波器３１は、図４に示すような移動平均算出
回路から構成されている。
【００２６】図４において、４１〜４ｎはそれぞれ直列
に接続された遅延回路であり、減算器１２の出力ｅが入
力されるごとに、これら遅延回路４１〜４ｎ−１に保持
する値が次段の遅延回路４２〜４ｎにそれぞれシフトす
る。また４０は減算器１２の出力ｅおよび各遅延回路４
１〜４ｎの出力を加算集計し、遅延回路４１〜４ｎの段
数ｎで除算する加算−除算器であり、減算器１２の出力
ｅが入力されるごとに加算−除算動作、すなわち移動平
均算出動作を行って、その演算結果を第１の減衰器１３
に出力する。
【００２７】図５は、図４に示す１次低域ろ波器の周波
数特性を示す説明図である。なお、周波数ｆτは、平均
サンプリング間隔、すなわち時刻情報の平均到達時間を
Δｔとし、遅延回路の段数をｎとした場合に、τ＝ｎ×
Δｔの逆数で示される値とした。
【００２８】また図６は、１次低域ろ波器の他の構成例
である。同図において、６１は減算器（第２の減算
器）、６２は遅延回路、６３，６４，６６は乗算器（第
１〜第３の乗算器）、６５は加算器（第３の加算器）で
ある。遅延回路６２に入力された値は、１サンプル分遅
延して乗算器６３，６４を介して、それぞれ減算器６１
および加算器６５に入力される。減算器６１では、減算
器１２の出力ｅが入力されるごとに、この出力ｅから乗
算器６３の出力分が差し引かれ、遅延回路６２および加
算器６５に入力される。
【００２９】また加算器６５では、減算器１２の出力ｅ
が入力されるごとに、減算器６１の出力と乗算器６６と
の出力が加算され、乗算器６６を介して第１の減衰器１
３（図３参照）に出力される。図７は、図６に示す１次
低域ろ波器の周波数特性を示す説明図である。この場
合、時刻情報が周期情報であった場合、各時刻情報の到
着周波数の１／２の点で特性が折り返されるとともに、
到着周波数の１／２の点で不安定となっている。
【００３０】実際には、第２の実施の形態による位相制
御ループ方式（図３参照）の位相伝達特性は、１次低域
ろ波器の特性をＨ（Ｓ）とした場合、数７のように表現
され、３次系ＰＬＬの伝達特性を示すものとなる。
【００３１】
【数７】
【００３２】ここで、１次低域カットオフ特性Ｈ（Ｓ）
は、τ１をフィルタ時定数とすると、数８で与えられる
ものとなり、タンピングファクタζおよび角固有周波数
ωは、前述の数２で与えられることから、数９に示すよ
うな３次系ＰＬＬの伝達特性を得ることができる。さら
に、Ｓ＝ｊωとおくと、自乗利得｜Ｙ（ω）｜2 は、数
１０のようになり、数１１に示す条件が成立した場合に
実用的となる。
【００３３】
【数８】
【００３４】
【数９】
【００３５】
【数１０】
【００３６】
【数１１】
【００３７】このようにして、図３および図４または図
６に示した第２の実施の形態による位相制御ループ方式
から、３次系ＰＬＬが実現される。この場合、系全体の
引き込み時間Ｔｃは、それぞれの系の重ね合わせである
と捉えることにより、数１２のように表現できる。
【００３８】
【数１２】
【００３９】したがって、第１または第２の実施の形態
による位相制御ループ方式によれば、図８に示すような
周波数応答特性が得られる。なおダンピングファクタζ
および角固有周波数ωｎ，フィルタ時定数τ１を同一条
件とした場合を示している。図８において、２次系ＰＬ
Ｌ（２ｎｄ ｏｒｄｅｒ）では、カットオフ周波数以上
のジッタ抑制特性が２０ｄＢ／ｄｅｃであるのに対し
て、３次系ＰＬＬ（３ｒｄ ｏｒｄｅｒ）では４０ｄＢ
／ｄｅｃのジッタ抑制特性が実現されている。
【００４０】また、フィルタとして二重積分器を用いた
従来の３次系ＰＬＬでは、大きなジッタに対して安定し
ないという問題点があったが、本発明の第２の実施の形
態として示した３次系ＰＬＬでは、変換器１７の前段に
位置する積分器１５が１重であり、かつ１次低域ろ波器
を設けたので、対振幅ジッタに対して強い安定性を有す
る。さらに、同一のＰ−Ｐ値ジッタの抑制を実現する２
次系ＰＬＬに対して、系の引き込み時間を極めて短くす
ることが可能となる。
【００４１】
【発明の効果】以上説明したように、本発明は、受信側
で再生された受信側クロックの計数値と送信側計数値と
を第１の減算器にて比較し、その差分を第１の減衰器に
て減衰するとともに、さらに第２の減衰器にて減衰した
後、積分器にて積分し、第１の減衰器の出力と積分器の
出力とを第１の加算器にて加算し、この加算結果を変換
器により電圧信号に変換し、この電圧信号に応じた周波
数の受信側クロックを電圧制御発振器から再生出力する
ようにしたので、サンプリング周波数の近傍で発生する
位相の揺らぎ（ジッタ）を抑制することが可能となり、
送受信間を接続する網として非同期の通信網、例えばＡ
ＴＭ（非同期転送モード）通信網などを用いた場合でも
精度良くクロックを安定して再生することができる。ま
た、積分器として、入力を一時的に記憶し出力する記憶
回路と、記憶回路の出力を１サンプル時間分遅延させて
出力する遅延回路と、第２の減衰器からの出力と遅延回
路の出力とを加算して記憶回路に入力する第２の加算器
とから構成するようにしたので、比較的簡単な回路構成
により、積分回路を構成することが可能となる。
【００４２】また、減算器と第１の減衰器との間に、減
衰器の出力を低域ろ波する１次低域ろ波器を設けたの
で、フィルタとして二重積分器を用いた従来の３次系Ｐ
ＬＬと比較して、大きなジッタに対して強い安定性が得
られるとともに、同一のＰ−Ｐ値ジッタの抑制を実現す
る２次系ＰＬＬに対して、系の引き込み時間を極めて短
くすることが可能となる。
【００４３】さらに、１次低域ろ波器として、直列接続
され、第１の減算器から減算結果が入力されるごとに、
その入力値を順次シフトさせる複数の遅延回路と、第１
の減算器から減算結果が出力されるごとに各遅延回路の
出力を加算し、その加算結果を遅延回路の個数で除算す
ることにより移動平均値を出力する加算−除算器とから
構成し、あるいは１次低域ろ波器として、入力を１サン
プル分遅延させて出力する遅延回路と、遅延回路の出力
を乗算する第１の乗算器と、第１の減算器からの減算結
果が入力されるごとに、その入力値から第１の乗算器の
出力値を減算し、減算結果を遅延回路に出力する第２の
減算器と、遅延回路の出力を乗算する第２の乗算器と、
第２の減算器からの減算結果と第２の乗算器からの出力
とを加算する第３の加算器と、第３の加算器の出力を乗
算する第３の乗算器とから構成したので、比較的簡単な
回路構成により、安定動作する１次低域ろ波器を構成す
ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態による位相制御ル
ープ方式のブロック図である。
【図２】 図１の積分器を示すブロック図である。
【図３】 本発明の第２の実施の形態による位相制御ル
ープ方式のブロック図である。
【図４】 図３の１次低域ろ波器を示すブロック図であ
る。
【図５】 図４の１次低域ろ波器の周波数特性を示す説
明図である。
【図６】 図３の他の１次低域ろ波器を示すブロック図
である。
【図７】 図６の１次低域ろ波器の周波数特性を示す説
明図である。
【図８】 図１および図３の位相制御ループ方式の周波
数応答特性を示す説明図である。
【図９】 一般的な位相同期システムを示す説明図であ
る。
【符号の説明】
１１…受信計数カウンタ、１２…減算器（第１の減算
器）、１３…第１の減衰器、１４…第２の減衰器、１５
…積分器、１６…加算器（第１の加算器）、１７…変換
器、１８…電圧制御発振器、２１…加算器（第２の加算
器）、２２…記憶回路、２３遅延回路、３１…１次低域
ろ波器、４０…加算−除算器、４１〜４ｎ…遅延回路、
６１…減算器（第２の減算器）、６２…遅延回路、６
３，６４，６６…乗算器（第１〜第３の乗算器）、６５
…加算器（第３の加算器）。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 任意の通信網を介して接続された送信側
    と受信側とから構成され、送信側は、所定の基準クロッ
    クを計数することにより計時した計数値を所定時間間隔
    以内の任意の時間間隔にて読出して時刻情報として送信
    し、受信側は、所定の位相制御ループ方式に基づいて、
    受信した時刻情報から送信側基準クロックの位相に同期
    した所定の受信側クロックを再生する位相同期システム
    において、 受信側にて再生された受信側クロックを計数することに
    より時刻情報として計数値を出力する受信計数カウンタ
    と、 送信側からの時刻情報を受信するごとに、この時刻情報
    により示される送信側計数値と受信計数カウンタから読
    出した計数値とを減算する第１の減算器と、 この第１の減算器の出力を減衰させる第１の減衰器と、 この第１の減衰器の出力を減衰させる第２の減衰器と、 この第２の減衰器の出力を積分する積分器と、 第１の減衰器の出力と積分器の出力とを加算する第１の
    加算器と、 この第１の加算器の出力を電圧信号に変換して保持出力
    する変換器と、 この変換器からの電圧信号に応じた所定の周波数の受信
    側クロックを再生出力する電圧制御発振器とを備えるこ
    とを特徴とする位相制御ループ方式。
  2. 【請求項２】 請求項１記載の位相制御ループ方式にお
    いて、 積分器は、 入力を一時的に記憶し出力する記憶回路と、 記憶回路の出力を１サンプル時間分遅延させて出力する
    遅延回路と、 第２の減衰器からの出力と遅延回路の出力とを加算して
    記憶回路に入力する第２の加算器とを備えることを特徴
    とする位相制御ループ方式。
  3. 【請求項３】 請求項１記載の位相制御ループ方式にお
    いて、 減算器と第１の減衰器との間に、減衰器の出力を低域ろ
    波する１次低域ろ波器を備えることを特徴とする位相制
    御ループ方式。
  4. 【請求項４】 請求項３記載の位相制御ループ方式にお
    いて、 １次低域ろ波器は、 直列接続され、第１の減算器から減算結果が入力される
    ごとに、その入力値を順次シフトさせる複数の遅延回路
    と、 第１の減算器から減算結果が出力されるごとに各遅延回
    路の出力を加算し、その加算結果を遅延回路の個数で除
    算することにより移動平均値を出力する加算−除算器と
    を備えることを特徴とする位相制御ループ方式。
  5. 【請求項５】 請求項３記載の位相制御ループ方式にお
    いて、 １次低域ろ波器は、 入力を１サンプル分遅延させて出力する遅延回路と、 この遅延回路の出力を乗算する第１の乗算器と、 第１の減算器からの減算結果が入力されるごとに、その
    入力値から第１の乗算器の出力値を減算し、減算結果を
    前記遅延回路に出力する第２の減算器と、 前記遅延回路の出力を乗算する第２の乗算器と、 第２の減算器からの減算結果と第２の乗算器からの出力
    とを加算する第３の加算器と、 第３の加算器の出力を乗算する第３の乗算器とを備える
    ことを特徴とする位相制御ループ方式。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11225167A (ja) * 1998-02-06 1999-08-17 Yamaha Corp ディジタル信号受信装置、方法、および該方法に係るプログラムを記憶した記憶媒体
JP2008535387A (ja) * 2005-03-30 2008-08-28 シリコン・ラボラトリーズ・インコーポレイテッド 非同期基準クロックを用いたデータクリーニング

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092660B2 (ja) * 1997-12-19 2000-09-25 日本電気株式会社 ランダムな時刻情報から基準クロックを再生するｐｌｌとその方法
US20030053578A1 (en) * 2001-09-18 2003-03-20 Sun Microsystems, Inc. Synchronous receiver
US7043651B2 (en) * 2001-09-18 2006-05-09 Nortel Networks Limited Technique for synchronizing clocks in a network
GB2387516B (en) * 2002-04-11 2005-03-09 Cambridge Broadband Ltd Communication system
US20040047335A1 (en) * 2002-06-21 2004-03-11 Proctor James Arthur Wireless local area network extension using existing wiring and wireless repeater module(s)
US7020791B1 (en) * 2002-09-19 2006-03-28 Nortel Networks Limited Clock recovery using a double-exponential smoothing process
WO2006113986A1 (en) * 2005-04-23 2006-11-02 Nortel Networks Limited Method and apparatus for designing a pll
DE102007054201B4 (de) * 2007-11-12 2012-10-11 Atmel Automotive Gmbh Empfangsschaltkreis, Verwendung einer digitalen PLL-Struktur und Verfahren zum Empfangen eines Signals einer Frequenzumtastung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3944940A (en) * 1974-09-06 1976-03-16 Pertec Corporation Versatile phase-locked loop for read data recovery
US4633193A (en) * 1985-12-02 1986-12-30 At&T Bell Laboratories Clock circuit synchronizer using a frequency synthesizer controlled by a frequency estimator
JP2861515B2 (ja) * 1991-07-29 1999-02-24 日本電気株式会社 パケット網における送受信間クロック同期方式及びクロック同期装置
JP2959225B2 (ja) * 1991-08-07 1999-10-06 日本電気株式会社 ディジタルデータ送信装置及びそれを用いた送受信システム
US5390180A (en) * 1991-10-10 1995-02-14 Nec America, Inc. SONET DS-N desynchronizer
EP0590323B1 (de) * 1992-10-02 1999-06-02 Siemens Schweiz AG Filter zur Einstellung der Bandbreite eines Regelkreises
JP2518148B2 (ja) * 1993-03-12 1996-07-24 日本電気株式会社 クロック従属同期方法
JP2818997B2 (ja) * 1993-06-30 1998-10-30 シャープ株式会社 ディジタルデータ検出器
JPH0766814A (ja) * 1993-08-24 1995-03-10 Anritsu Corp Ａｔｍクロック再生装置
US5612981A (en) * 1994-02-15 1997-03-18 Philips Electronics North America Corporation Apparatus and methods for improving timing recovery of a system clock
KR970003097B1 (ko) * 1994-12-02 1997-03-14 양승택 다단 제어구조를 갖는 고속 비트동기 장치
US5486792A (en) * 1995-03-06 1996-01-23 Motorola, Inc. Method and apparatus for calculating a divider in a digital phase lock loop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11225167A (ja) * 1998-02-06 1999-08-17 Yamaha Corp ディジタル信号受信装置、方法、および該方法に係るプログラムを記憶した記憶媒体
JP2008535387A (ja) * 2005-03-30 2008-08-28 シリコン・ラボラトリーズ・インコーポレイテッド 非同期基準クロックを用いたデータクリーニング

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