JP7394772B2 - 複合位相ロックループを使用する、高分解能、広帯域幅および低位相ノイズを有する信号位相追跡 - Google Patents

Description

[0001]本開示は、一般にデジタル信号からのクロックリカバリを行うためのクロックリカバリ回路に関し、より詳細には、ノイズのあるチャネルに周期的に存在しおよび存在しないデジタルバースト信号からのクロックリカバリを行うためのクロックリカバリ回路に関し、その場合、回路は、アナログ位相検出器と、デジタルループフィルタと、アナログ／デジタルハイブリッド数値制御発振器（ＮＣＯ）とを有する外側主追跡位相ロックループ（ＰＬＬ）を含み、その場合、ＮＣＯは、周波数合成器として動作する内側ループＰＬＬを含む。

[0002]様々なデバイスとシステムとの間で送られる、セルラ信号、衛星アップリンクおよびダウンリンク信号、衛星クロスリンク信号などの無線リンクを使用するデータおよび通信メッセージは、搬送波信号上に変調されたデータビットまたはシンボルのストリームからなる。信号が受信機によって受け取られたとき、復調および検出プロセスが、搬送波信号からビットまたはシンボルのストリームをリカバリするのに採用されており、復調および検出プロセスには、各ビットまたはシンボルの値を正しく決定し、したがって、情報をリカバリするために、信号中の個々のビットまたはシンボルの時間位置の情報を必要とする。ビットまたはシンボルの時間位置を決定するプロセスは、しばしばクロックリカバリと呼ばれる。

[0003]ある有線リンクなどのいくつかの通信システムは、十分にノイズのないチャネルとともに動作し、したがって、クロックリカバリは、シンボルごとに、またはビットごとに、例えば、タイミングの真の標識として１つのシンボル状態から別のシンボル状態への個々の遷移を使用して、受け取った信号の直接検査によって実施することができる。チャネル、無線または有線が、ノイズによって引き起こされた外部遷移による直接のシンボルごとのリカバリ方法にはあまりにもノイズがある通信システムにおいては、より困難なクロックリカバリ問題が起きる。データおよび通信メッセージは、バーストフォーマットで伝送されることもあり、その場合、信号は、連続的に伝送されず、すなわち、信号は、周期的に存在しおよび存在しないのであり、その場合、回路欠陥によるドリフトまたは偶発偏差なしで信号バースト間の間隙中にクロックタイミングを確実に維持することができるクロックリカバリを行うことは困難である。クロックリカバリは、到着信号バーストが、周波数または位相が先行バーストとの相関性がない、または十分な相関性がない信号源から来る場合があるシステムにおいては、さらにより困難である。この場合、信号バーストは、通常、バーストの初めに、クロックリカバリ捕捉目的で使用され、情報を含まないプリアンブルビットまたはシンボルを含み、その場合、プリアンブルクロックリカバリビットの数は、情報が伝送されていない時間を低減するために、一般に可能な限り最小限に抑えられる。

[0004]ノイズのあるバースト性チャネルにおいてクロックリカバリを実施する共通の方法は、位相ロックループ（ＰＬＬ）を使用し、次いで、発振器をビットまたはシンボルタイミング基準クロックとして使用して、制御局部発振器を信号に固定することである。バーストフォーマットは、特に発振器の領域においてＰＬＬの課題を提示する。ＰＬＬは、失われたビットの数を最小限に抑えるために、バーストが到着したとき、正確なビットタイミングを可能な限り迅速に提供しなければならない。ＰＬＬは、精度、同調範囲、同調変調帯域および低位相ノイズなどのいくつかの相反する領域において優れた性能を有する制御発振器を必要とする。理想的な制御発振器は、バースト間において周波数および位相が固定されたままであり、しかも、バースト中の信号の捕捉および追跡を可能にする広い同調範囲および広い変調帯域を有する。

[0005]周知のマイクロ波発振器は、少ない固有ノイズを有するが、過剰なドリフトを有し、これに対して、デジタル発振器は、少ないドリフトを有するが、十分な分解能により非常に高い周波数を生じさせるのにかなり大きなサイズ、重量、電力および費用を必要とする。マイクロ波発振器は、局部ＰＬＬを用いて増大させることができるが、クロックリカバリＰＬＬ内に埋め込まれた局部ＰＬＬは、適正な制御システム安定性により、主ＰＬＬが信号に応答することが可能となるように不必要に広い制御システム帯域幅を有しなければならず、結果として位相検出器などの局部ＰＬＬ内部のノイズ源によるマイクロ波発振器の位相ノイズ劣化となる。

周知のＰＬＬの構成図である。 デジタルループフィルタとアナログ／デジタルハイブリッド数値制御発振器（ＮＣＯ）とを有する外側主追跡ＰＬＬを含むクロックリカバリ回路の概略的構成図であり、その場合、ＮＣＯは、小数分周Ｎ合成器として動作する内側ＰＬＬを含む。

[0008]本開示の実施形態の以下の説明は、デジタルループフィルタとアナログ／デジタルハイブリッド数値制御発振器（ＮＣＯ）とを有する外側主追跡位相ロックループ（ＰＬＬ）を使用してバースト信号を受け取る受信機内でクロックリカバリを行うためのクロックリカバリ回路を対象とし、ＮＣＯは、内側ＰＬＬを含むが、実際は単に例示的であり、本開示またはその適用例または使用を限定することは決して意図されていない。

[0009]図１は、受信機内のクロックリカバリ回路に採用することができるタイプの周知のＰＬＬ１０の簡単なブロック図である。ＰＬＬ１０は、ビットまたはシンボルのシリアルストリームである入力信号を受け取る位相検出器１２を含む。位相検出器１２は、電圧制御発振器（ＶＣＯ）１４から安定した周波数信号も受け取り、ＶＣＯ信号の位相をビットまたはシンボル信号の位相と比較し、信号間の位相の差を表す誤り電圧信号を提供する。位相検出器１２からの誤り電圧信号は、ＶＣＯ１４の位相および周波数の安定性に影響することがある高周波ノイズ信号を除去するループフィルタ１６に提供され、ＰＬＬの性能および安定性を維持するために所望の制御システム特性を提供する。次いで、フィルタリングされた誤り信号は、ＶＣＯ１４の周波数を変更して、ＶＣＯ信号がビットまたはシンボル信号と同相となるように位相検出器１２からの誤り電圧をゼロに駆動するために、制御信号としてＶＣＯ１４に提供される。このように制御されたＶＣＯ１４からの周波数信号は、ビットまたはシンボルの検出用にビットまたはシンボル信号からリカバリされたクロックを提供する。

[0010]この種類のＰＬＬは、当技術分野で周知であるが、バーストフォーマットで動作する通信システムにはクロックリカバリにいくつかの欠点を有する。これらの欠点には、信号バースト間の間隙中の、ＶＣＯ１４の初期同調誤差およびＶＣＯ１４信号の位相および周波数ドリフトが含まれる。説明するように、本開示は、データバーストを受け取る受信機においてシンボルまたはビットクロックをリカバリするためのクロックリカバリ回路を説明し、その場合、信号は周期的に存在しおよび存在しないのであり、チャネルは、シンボルごとまたはビットごとの直接検査による信号タイミングの検出が信頼できないものであるほどに十分にノイズがあり、その場合、到着バーストが実質的に先行バーストと相関性があることが既知であるとき、システムは妥当性を有する。回路は、アナログ位相検出器と、デジタルループフィルタと、クロックリカバリ周波数が前のバーストからのその最後の値に「フリーズされ」、位相検出器がデータバースト間の間隙中無効にされるように動作するデジタル／アナログハイブリッドＶＣＯとを有する二次ＰＬＬを含む。信号バーストの存在中に位相検出器だけを動作させることによって、および間隙中にハイブリッドＶＣＯの位相および周波数を制御することによって、間隙中の過度の位相クリープおよびランダムウォークを排除することができ、リカバリされたクロックは、各バーストの初めに正確なタイミングを有する。

[0011]図２はデジタル受信機の一部であるクロックリカバリ回路２０の概略的なブロック図であり、回路２０は一般にＰＬＬとして動作する。回路２０は、アナログ搬送波信号を受け取る位相検出器２４であって、アナログ搬送波信号上に線路２２上のデジタルビットまたはシンボルのストリームがバーストフォーマットで変調される位相検出器２４と、ビットまたはシンボル信号との位相比較のために、安定したアナログ周波数信号を位相検出器２４に提供するクロックリカバリ数値制御発振器（ＮＣＯ）２６と、位相検出器２４からの誤り信号をＮＣＯ２６に送って、位相補正を行い、クロックリカバリ信号を提供する前に、それを受け取って、フィルタリングするループフィルタ２８とを含む。以下に説明するように、位相検出器２４と、ループフィルタ２８と、ＮＣＯ２６との組合せは、回路２０の外側主追跡ＰＬＬとして動作する。位相検出器２４は、高い周波数信号に必要であるアナログデバイスであり、ループフィルタ２８は、デジタルフィルタであり、ＮＣＯ２６は、前に取得されたクロックリカバリ信号の周波数が信号バースト間の間隙中に維持され、または「フリーズされる」ことを可能にするループフィルタ２８からデジタル同調信号を受け取るアナログ／デジタルハイブリッドデバイスである。内側ループＰＬＬ３０が、ＮＣＯ２６内に設けられ、固有のＶＣＯ位相ノイズへの位相検出器および他の回路のノイズの追加を制限する低帯域幅を有する小数分周Ｎ周波数合成器として動作する。

[0012]回路２０は、間隙中において背景ノイズに比較してバースト中の信号にノイズを加えたものの相対的により高い電圧または電力に基づいて線路２２上の入力ビットまたはシンボルのバーストのタイミングを検出し、間隙中においてＮＣＯ２６のドリフトを低減するように働くバースト信号が存在しないときに回路２０内のチャネルノイズを除去するためのバーストを識別したことに応じてスイッチ３８を閉じるバースト検出器４０を含む。スイッチ３８が位相検出器２４の下流にあるので、検出器２４からの任意のチャネルノイズまたは他のバイアス電圧は、信号バーストが存在しないとき、ＮＣＯ２６の安定性にやはり影響しない。

[0013]バースト検出器４０は、本明細書に説明する目的に適切な任意のバースト検出器であり得る。この非限定例において、バースト検出器４０は、一連の周期的バーストを検出し、追跡するＰＬＬ４２を含む。バースト検出器４０は、この例におけるＰＬＬの使用のため、以下の説明においてバーストトラッカとみなすことができる。ＰＬＬは、一方の入力において線路２２上でビットまたはシンボル信号を受け取り、ループフィルタ４６によってフィルタリングされた誤り信号を提供するパルス位相検出器４４を有する。フィルタリングされた誤り信号は、最初はバースト周期性の近似周波数に同調していたＶＣＯ４８の周波数を調整して、ビットまたはシンボルのバーストがいつ起きているのかを示すパルスの制御シーケンスを提供する。次いで、ＶＣＯ４８からのパルスシーケンスは、位相検出器４４に他方の入力を提供する、フィードバックループ内の初期／後期ゲート発生器５０に送られる。ゲート発生器５０は、位相検出器４４によって受け取られたビットまたはシンボル信号と相関性があるＶＣＯ４８からのパルスに基づいて２つのパルス、具体的には初期および後期パルスを提供する。初期相関と後期相関との間の差は、当業者によってよく理解されるやり方でＶＣＯ４８をバーストと整合させるために、位相検出器４４からの誤り信号として使用される。ＶＣＯ４８からのパルスは、バーストが存在するときスイッチ３８を閉じさせるオンタイムゲート発生器５２に提供される。

[0014]ビットまたはシンボル信号が線路２２上でバースト検出器４０によって検出され、スイッチ３８が閉じられたとき、アナログ／デジタル（Ａ／Ｄ）変換器５４によってデジタル信号に変換された位相検出器２４からの位相誤り信号は、線路５６および５８上で同調値を発生させるループフィルタ２８に提供される。具体的には、Ａ／Ｄ変換器５４からのデジタル位相誤り信号は、比例乗算器６０に提供され、線路６２上の比例利得信号Ｋ_ｐによって乗算されて、比例信号が加算器７２に提供され、デジタル誤り信号が広い帯域幅にわたって増減される。さらに、Ａ／Ｄ変換器５４からのデジタル位相誤り信号は、積分乗算器６４に提供され、そこで、線路６６上に提供された積分利得信号Ｋ_ｉによって乗算され、乗算された積分信号は、累算された積分信号としてレジスタ７０に格納された加算器６８内の前の乗算された積分信号に加算される。累算された積分信号は、加算器７２にやはり送られて、ＮＣＯ２６用のデジタル同調信号を発生させるために比例信号に追加される。

[0015]例えば、受信機内の主発振器（図示せず）からの基準クロック信号が、より遅い基準クロック信号を提供するために基準クロック信号を除算するＮＣＯ２６内の１／Ｍ除算器７４に提供され、次いで、それは、内側ループＰＬＬ３０内の位相検出器７６に提供される。位相検出器７６は、最初に１／Ｎ除算器８０によって除算されて、位相誤り信号を発生させる、内側ループＰＬＬ３０内のＶＣＯ７８からの安定した周波数信号も受け取る。ＶＣＯ７８からの出力周波数信号は、リカバリされたクロック信号である。位相検出器７６からの位相誤り信号は、ループフィルタ４６と同じように動作する、内側ループＰＬＬ３０内のループフィルタ８２に提供される。フィルタリングされた誤り信号は、それがＤ／Ａ変換器８６によってアナログ信号に変換された後、線路５８上のデジタル同調信号に、フィルタリングされた誤り信号を追加する加算器８４に提供され、その場合、追加された信号は、ＶＣＯ７８の周波数を制御する。線路５８上の同調信号は、線路２２上のビットまたはシンボルの周波数または位相の変化に迅速に応答するためにＶＣＯ７８の周波数を直接変化させる。低速または静的同調のためＮＣＯ２６の精度を上げるために、除算器７４からの除算された基準クロック信号も、線路５６上のループフィルタ２８からのデジタル同調信号と併せて、デジタルシグマデルタ変調器９０に提供され、したがって、同調信号により、除算器８０は、微調整をもたらすために整数の何分の１かであり得る平均数で除算する。このように、ＮＣＯ２６は、内部的に広い帯域幅制御帯域幅を必要とすることなく、広い変調帯域およびデジタル的に正確な微分解能同調の同時に起きる利益を有するシングルポートＮＣＯの効果を有するデュアルポートＮＣＯである。

[0016]この非限定実施形態において、線路２２上のビットまたはシンボル信号は、搬送波が存在する場合それを除去し、ビットまたはシンボルのストリームをラッチ９４のデータ入力に提供する復調器９２にやはり提供される。ＶＣＯ７８からのクロックリカバリ信号は、ビットまたはシンボルが、リカバリされたクロック周波数においてラッチ９４から出力されるように、ラッチ９４のクロック入力に提供される。代替実施形態において、信号が復調器９２によって復調された後、ビットまたはシンボル信号を位相検出器２４および／またはバーストトラッカ４０に提供することは有利である場合がある。

[0017]追跡ループの一部としてか、または他の適用例の一部としてかにかかわらず、本発明が、搬送波および連続信号を含めて様々な信号を追跡するのに使用することができること、およびＮＣＯが、正確な同調および広い制御帯域幅と相まって低位相ノイズの利点を提供することは、当業者には明らかであろう。アナログ／デジタル変換器が内側ループ内でアナログループフィルタをデジタル除算器制御と結合させるのに使用されることを条件として、外側ループ内のループフィルタが、アナログ技術を使用して実装することができること、外側ループが一次または三次などの任意の適当な順序でもよいこと、および適用例が小数分周Ｎ型の分解能の増加を必要としないことを条件として、内側ループ周波数合成器が、小数分周Ｎではなく、整数型でもよいことも当業者には明らかであろう。

[0018]前述の説明は、本開示の単に例示的な実施形態を開示し、説明するに過ぎない。そのような説明からおよび添付の図面および特許請求の範囲から、以下の特許請求の範囲に定義されているように本開示の精神および範囲から逸脱することなく様々な変更、修正および変形を加えることができることを当業者は容易に認識するであろう。

Claims (14)

1. タイミング信号を入力信号からリカバリするクロックリカバリ回路であって、
   前記入力信号およびクロックリカバリ信号に応答し、位相誤り信号を提供する主位相検出器と、
   前記位相誤り信号に応答し、同調信号を発生させる主ループフィルタと、
   基準クロック信号および前記同調信号に応答する数値制御発振器（ＮＣＯ）回路であって、前記基準クロック信号およびフィードバッククロックリカバリ信号に応答して内側誤り信号を発生させる内側位相検出器、前記フィードバッククロックリカバリ信号を発生させるように前記同調信号によって定義されたプログラマブル値で前記クロックリカバリ信号を除算する、前記クロックリカバリ信号に応答するフィードバック除算器、前記内側誤り信号をフィルタリングするＮＣＯ回路ループフィルタ、前記フィルタリングされた内側誤り信号と前記同調信号とを合計し、合計信号を提供するＮＣＯ回路加算器、および前記クロックリカバリ信号を発生させるように前記合計信号によって調整されるＮＣＯ回路制御発振器を有する内側位相ロックループ（ＰＬＬ）を含む、ＮＣＯ回路とを備え、
   前記クロックリカバリ回路が、前記入力信号をバーストフォーマットで受け取り、前記入力信号は周期的に存在しおよび存在しないものであり、
   前記入力信号に応答し、前記入力信号が前記クロックリカバリ回路によっていつ受け取られているのかを検出するバースト検出器と、
   前記位相誤り信号に応答し、前記入力信号の存在を検出することに応答して前記バースト検出器によって閉じられるスイッチとをさらに備え、
   前記バースト検出器が、バースト検出器位相検出器と、バースト検出器ループフィルタと、バースト検出器制御発振器とを有するバースト検出器ＰＬＬを含む、クロックリカバリ回路。
2. 前記ＮＣＯ回路が、前記基準クロック信号および前記同調信号に応答する変調器をさらに含み、前記変調器が、前記フィードバック除算器において前記フィードバッククロックリカバリ信号を発生させるのに使用される前記プログラマブル値を発生させ、前記プログラマブル値が整数の何分の１かであり得る平均分割比を含むことができる、請求項１に記載のクロックリカバリ回路。
3. 前記変調器が、デジタルシグマデルタ変調器である、請求項２に記載のクロックリカバリ回路。
4. 前記ＮＣＯ回路が、前記基準クロック信号をそれが前記内側位相検出器に提供される前に除算する基準信号除算器をさらに含む、請求項１に記載のクロックリカバリ回路。
5. 前記主ループフィルタが、デジタル的に実装され、前記スイッチは、前記主ループフィルタが前記入力信号の存在中にだけ前記入力信号に応答することを有効にする、請求項１に記載のクロックリカバリ回路。
6. 前記位相誤り信号を前記主ループフィルタに提供されるデジタル位相誤り信号に変換する、前記スイッチの上流に配置されたアナログ／デジタル（Ａ／Ｄ）変換器をさらに備える、請求項５に記載のクロックリカバリ回路。
7. 前記主ループフィルタが、比例位相誤り信号を発生させるために前記位相誤り信号を比例利得信号で乗算する第１の乗算器と、前記位相誤り信号を積分利得信号で乗算する第２の乗算器と、積分位相誤り信号を発生させるために、前記乗算された積分信号を累算するための累算器とを含み、前記比例位相誤り信号および前記積分位相誤り信号が、前記同調信号を発生させるためにループフィルタ加算器において加算される、請求項１に記載のクロックリカバリ回路。
8. 前記ＮＣＯ回路が、前記同調信号をそれが前記ＮＣＯ回路加算器に送られる前にアナログ信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器をさらに含む、請求項７に記載のクロックリカバリ回路。
9. バーストフォーマットの入力信号からタイミング信号をリカバリするクロックリカバリ回路であって、前記入力信号は周期的に存在しおよび存在しないものであり、
   前記入力信号およびクロックリカバリ信号に応答し、位相誤り信号を提供する主位相検出器と、
   前記主位相検出器からの前記位相誤り信号に応答し、前記位相誤り信号をデジタル位相誤り信号に変換するアナログ／デジタル（Ａ／Ｄ）変換器と、
   前記入力信号に応答し、前記入力信号が前記クロックリカバリ回路によっていつ受け取られているのかを検出するバースト検出器と、
   前記デジタル位相誤り信号に応答し、前記入力信号の存在を検出することに応答して前記バースト検出器によって閉じられるスイッチと、
   前記デジタル位相誤り信号に応答し、デジタル同調信号を発生させるデジタル主ループフィルタと、
   基準クロック信号および前記デジタル同調信号に応答する数値制御発振器（ＮＣＯ）回路であって、前記基準クロック信号およびフィードバッククロックリカバリ信号に応答して内側誤り信号を発生させる内側位相検出器、前記フィードバッククロックリカバリ信号を発生させるように前記デジタル同調信号によって定義されるプログラマブル値で前記クロックリカバリ信号を除算する、前記クロックリカバリ信号に応答するフィードバック除算器、前記内側誤り信号をフィルタリングするＮＣＯ回路ループフィルタ、前記デジタル同調信号をアナログ同調信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器、前記フィルタリングされた内側誤り信号と前記アナログ同調信号とを合計し、合計信号を提供するＮＣＯ回路加算器、および前記クロックリカバリ信号を発生させるように前記合計信号によって調整されるＮＣＯ回路制御発振器を有する内側位相ロックループ（ＰＬＬ）を含む、ＮＣＯ回路とを備える、クロックリカバリ回路。
10. 前記ＮＣＯ回路が、前記基準クロック信号および前記デジタル同調信号に応答する変調器をさらに含み、前記変調器が、前記フィードバック除算器において前記フィードバッククロックリカバリ信号を発生させるのに使用される前記プログラマブル値を発生させ、前記プログラマブル値が整数の何分の１かであり得る平均分割比を含むことができる、請求項９に記載のクロックリカバリ回路。
11. 前記変調器が、デジタルシグマデルタ変調器である、請求項１０に記載のクロックリカバリ回路。
12. 前記ＮＣＯ回路が、前記基準クロック信号をそれが前記内側位相検出器に提供される前に除算する基準信号除算器をさらに含む、請求項９に記載のクロックリカバリ回路。
13. 前記バースト検出器が、バースト検出器位相検出器と、バースト検出器ループフィルタと、バースト検出器制御発振器とを有するバースト検出器ＰＬＬを含む、請求項９に記載のクロックリカバリ回路。
14. 前記デジタル主ループフィルタが、比例位相誤り信号を発生させるために前記位相誤り信号を比例利得信号で乗算する第１の乗算器と、前記位相誤り信号を積分利得信号で乗算する第２の乗算器と、積分位相誤り信号を発生させるために前記乗算された積分信号を累算するための累算器とを含み、前記比例位相誤り信号および前記積分位相誤り信号が、前記デジタル同調信号を発生させるためにループフィルタ加算器において加算される、請求項９に記載のクロックリカバリ回路。

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