JP2008526046A - スピン伝送を切り換えるように構成された高スピン偏極層を有するｍｔｊ素子、及び該磁気素子を用いたスピントロニクス・デバイス - Google Patents

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Abstract

磁気素子を提供する方法及びシステムが開示される。この方法及びシステムは、第１及び第２のピン層、フリー層、並びに第１及び第２の各ピン層とフリー層との間の第１及び第２のバリア層を提供する。第１のバリア層は、絶縁体である結晶性ＭｇＯで、第１のバリア層を通過するトンネル現象を可能にするように構成されることが好ましい。さらに、第１のバリア層は、フリー層又は第１のピン層のような別の層とのインタフェースを有する。このインタフェースは、少なくとも５０パーセントの、好ましくは８０パーセントを超える、高スピン偏極を提供する構造を有する。第２のバリア層は絶縁体で、第２のバリア層を通過するトンネル現象を可能にするように構成される。磁気素子は、書き込み電流が磁気素子を通過する時にスピン伝送によりフリー層が切り換えられることを可能にするように構成される。

Description

本発明は、磁気記憶システムに関するものであり、より具体的には、改良信号を有する磁気素子であって、スピン伝送効果を用いて低い切り換え電流で切り換えられることのできる磁気素子を、提供するための方法及びシステムに関するものである。
図１Ａ，１Ｂは、従来型磁気素子１０，１０’を示す。かかる従来型磁気素子１０／１０’は、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）のような不揮発記憶内に使用できる。従来型磁気素子１０はスピン・バルブであり、従来型反強磁性（ＡＦＭ）層１２、従来型ピン層１４、従来型非磁性スペーサ層１６及び従来型フリー層１８を含む。また、シード層又はキャップ層のようなその他の層（示されていない）も使用できる。従来型ピン層１４及び従来型フリー層１８は強磁性体である。よって、従来型フリー層１８は、変更可能な磁性１９を有するものとして示される。従来型非磁性スペーサ層１６は伝導体である。ＡＦＭ層１２は、ピン層１４の磁性を特定の方向に固定又はピン止めするために用いられる。フリー層１８の磁性は、通常は外部磁界に呼応し、自由に回転する。図１Ｂに示された従来型磁気素子１０’はスピン・トンネル接合である。従来型スピン・トンネル接合１０’の諸部分は、従来型スピン・バルブ１０に類似したものである。しかしながら、従来型バリア層１６’は、従来型スピン・トンネル接合１０’内を電子が通過してトンネルするために十分な薄さの絶縁体である。単一のスピン・バルブ１０だけが示されていることに注意すること。当業者は、２つのピン層、及びそれらのピン層とフリー層とを分離する２つの非磁性層を含むデュアル・スピン・バルブが使用できることを容易に認識するはずである。同様に、単一のスピン・トンネル接合１０’だけが示されているが、当業者は、２つのピン層、及びそれらのピン層とフリー層とを分離する２つのバリア層を含むデュアル・スピン・トンネルが使用できることを容易に認識するはずである。
各々、従来型フリー層１８／１８’及び従来型ピン層１４／１４’の磁性１９／１９’の向きに応じて、各々、従来型磁気素子１０／１０’の抵抗は変化する。従来型フリー層１８／１８’の磁性１９／１９’が従来型ピン層１４／１４’の磁性に平行である場合、従来型磁気素子１０／１０’の抵抗は低い。従来型フリー層１８／１８’の磁性１９／１９’が、従来型ピン層１４／１４’の磁性に逆平行である場合、従来型磁気素子１０／１０’の抵抗は高い。
従来型磁気素子１０／１０’の抵抗を感知するために、電流が、従来型磁気素子１０／１０’に流される。記憶用途では通常、電流はＣＰＰ（面直電流）構成で、従来型磁気素子１０／１０’の層に垂直に（図１Ａ又は１Ｂに示された通りＺ方向に上又は下に）流される。従来型磁気素子１０／１０’での電圧低下の規模を用いて通常測定される抵抗の変化に基づき、抵抗状態が、従って、従来型磁気素子１０／１０’に記憶されたデータが確定できる。
従来型磁気素子１０’には特殊な材料を用いることが提案されてきた。かかる従来型磁気素子１０’では、ピン層１４’及びフリー層１８’には、Ｎｉ，Ｃｏ，Ｆｅの群から選ばれる強磁性材料、ＣｏＦｅ、ＣｏＦｅＮｉのようなそれらの合金、並びにＣｏＦｅＢｘ（ｘは５〜３０原子パーセント）、ＣｏＦｅＣ、ＣｏＦｅＨｆ又は類似材料のような低モーメント強磁性材料を用いることが提案されてきた。従来型バリア層１６’には、非晶質
ＡｌＯｘ、又は（１００）もしくは（１１１）のテクスチャを有する結晶性ＭｇＯを用いることが提案されてきた。かかる構造については、高抵抗状態と低抵抗状態との差が最大で数百パーセントまでの、大きい磁気抵抗が達成できる。
スピン伝送は、従来型フリー層１８／１８’の磁性１９／１９’を切り換えるために活用できる効果で、それにより、従来型磁気素子１０／１０’にデータを記憶することができる。スピン伝送は、従来型磁気素子１０’との関連において説明されるが、従来型磁気素子１０にも等しく当てはまる。スピン伝送現象に関する以下の説明は、現在の知識に基づくものであり、本発明の適用範囲を制限するように意図されたものではない。
スピン・トンネル接合１０’のような磁性多層をスピン偏極電流がＣＰＰ構成で横切ると、強磁性層に入射する電子のスピン角モーメント部分が、強磁性層に伝送される。従来型フリー層１８’に入射する電子は、それらのスピン角モーメント部分を従来型フリー層１８’に伝送することができる。その結果、電流密度が十分に高く（概ね１０７〜１０８Ａ／ｃｍ２）、スピン・トンネル接合の横寸法が小さい（概ね２００ナノメートル未満）場合には、スピン偏極電流は、従来型フリー層１８’の磁性１９’の方向を切り換えることができる。加えて、従来型フリー層１８’の磁性１９’の方向をスピン伝送が切り換えることができるようにするためには、従来型フリー層１８’は、十分な薄さ、例えば、一般にＣｏに関しては概ね１０ナノメートルに満たない薄さであるべきである。スピン伝送に基づく磁性の切り換えは、従来型磁気素子１０／１０’の横寸法が小さくて数百ナノメートルの範囲内である場合に、その他の切り換えメカニズムよりも優位に立ち、観察可能になる。故に、スピン伝送は、小型の磁気素子１０／１０’を有する高密度磁気記憶に適している。
従来型スピン・トンネル接合１０’の従来型フリー層１８’の磁性の方向を切り換えるために外部切り換え磁界を用いる代わりに、又はそうすることに加えて、スピン伝送がＣＰＰ構成で用いられることができる。例えば、従来型フリー層１８’の磁性１９’は、従来型ピン層１４’の磁性に逆平行から、従来型ピン層１４’の磁性に平行に切り換えられることができる。電流が、従来型フリー層１８’から従来型ピン層１４’に流される（伝導電子は、従来型ピン層１４’から従来型フリー層１８’に移動する）。従来型ピン層１４’から移動する大部分の電子は、従来型ピン層１４’の磁性と同じ方向にスピンを偏極される。これらの電子は、従来型ピン層１４’の磁性に平行になるように従来型フリー層１８’の磁性１９’を切り換えるために十分な、それらの角モーメント部分を、従来型フリー層１８’に伝送することができる。あるいは、従来型フリー層１８’の磁性は、従来型ピン層１４’の磁性に平行な方向から、従来型ピン層１４’の磁性に逆平行に切り換えられることができる。電流が従来型ピン層１４’から従来型フリー層１８’に流される（伝導電子は逆の方向に移動する）と、大部分の電子は、従来型フリー層１８’の磁性の方向にスピンを偏極される。これらの大部分の電子は、従来型ピン層１４’により伝達される。少数の電子は、従来型ピン層１４’から反射され、従来型フリー層１８’に戻り、従来型ピン層１４’の磁性に逆平行の従来型フリー層１８’の磁性１９’を切り換えるために十分な量の、それらの角モーメントを伝送することができる。
従来型フリー層１８／１８’の磁性１９／１９’を切り換えるためにスピン伝送を用いることができるとはいえ、当業者は、高電流密度が通常必要とされることを容易に認識するはずである。特に、磁性１９／１９’を切り換えるために必要な電流は、臨界電流と呼ばれる。上記の通り、臨界電流は、概ね少なくとも１０７Ａ／ｃｍ２の臨界電流密度に相当する。また、当業者は、かかる高電流密度が、高い書き込み電流及び小さい磁気素子サイズの必要性を暗に示すことも、容易に認識するはずである。
磁性１９／１９’を切り換えるための高臨界電流の使用は、かかる従来型磁気素子１０
／１０’の、磁気記憶内での有用性及び信頼性に悪影響を与える。高臨界電流は、高い書き込み電流に相当する。高い書き込み電流の使用は、望ましくない電力消費の増加に結び付く。高い書き込み電流は、記憶セルを形成するために絶縁トランジスタのような大型構造が従来型磁気素子１０／１０’と共に用いられることを必要とする可能性がある。その結果として、かかる記憶の面密度が低下する。加えて、高抵抗を、よって高信号を有する従来型磁気素子１０’は、従来型バリア層１６’が高い書き込み電流で絶縁破壊を受ける可能性があるために、信頼性が低い。よって、高い信号読み取りが達成できるとしても、従来型磁気素子１０／１０’は、従来型磁気素子１０／１０’に書き込むために高いスピン伝送切り換え電流を用いる高密度の従来型ＭＲＡＭで用いるためには適していない可能性がある。
これに応じて、必要とされるのは、スピン伝送を用いて低い書き込み電流で切り換えられることのできる磁気記憶素子を提供するためのシステム及び方法である。本発明は、かかる必要に応えるものである。
本発明は、磁気素子を提供するための方法及びシステムを提供する。この方法及びシステムは、第１及び第２のピン層、フリー層、並びに第１及び第２の各ピン層とフリー層との間の第１及び第２のバリア層を提供することを含む。第１のバリア層は絶縁体で、第１のバリア層を通過するトンネル現象を可能にするように構成される。さらに、第１のバリア層は、フリー層又は第１のピン層のような別の層とのインタフェースを有する。このインタフェースは、少なくとも５０パーセントの高スピン偏極を提供する構造を有する。第２のバリア層は絶縁体で、第２のバリア層を通過するトンネル現象を可能にするように構成される。磁気素子は、書き込み電流が磁気素子を通過する時にスピン伝送によりフリー層が切り換えられることを可能にするように構成される。
本願で開示される方法及びシステムに従って、本発明は、高信号を有する磁気素子であって、スピン伝送を用いて低い書き込み電流で書き込まれることのできる磁気素子を提供する。
本発明は、磁気素子、及びＭＲＡＭのような磁気記憶に関するものである。以下の説明は、当業者が本発明を作成して利用することを可能にするために提示され、特許出願及びその要求事項との関連において提供される。好ましい実施例の様々な修正、並びに本願で説明される一般原則及び特徴は、当業者には容易に明らかになるはずである。よって、本発明は、示される実施例に限定されるようには意図されず、本願で説明される一般原則及び特徴に一致する最も広い適用範囲を与えられるように意図される。また、本発明は、物理的現象に関する現在の知識との関連においても説明される。しかしながら、本発明は、物理的現象に関する特定の説明に限定されるようには意図されていない。
図２は、磁気素子として使用可能なデュアル・スピン・フィルタ７０と呼ばれる磁気素子の、ある実施例の図解である。デュアル・スピン・フィルタ７０は、第１のＡＦＭ層７１、第１のピン層７２、バリア層７３、フリー層７４、スペーサ層７５、第２のピン層７６、第２のＡＦＭ層７７を含む。デュアル・スピン・フィルタ７０は、適切なシード層上に組み立てられて適切なキャップ層（示されていない）を有することが好ましい。ピン層７２は、通常はＲｕである非磁性スペーサ層８１により分離された磁性層８０，８２を含む合成ピン層として示される。バリア層７３は絶縁体で、第１のピン層７２とフリー層７４との間を電荷キャリアがトンネルすることを可能にするために十分な薄さである。バリア層７３は、非晶質酸化アルミニウムであるか、又は、（１００）もしくは（１１１）のテクスチャを有することが好ましいＭｇＯを含めた結晶質であってもよい。フリー層７４
は強磁性体で、スピン伝送現象により変更されることのできる磁性を有する。スペーサ層７５は伝導体で、Ｃｕのような材料を含むことができる。第２のピン層７６強磁性体で、ＡＦＭ層７７によりピン止めされる磁性を有する。好ましい実施例では、フリー層７４に最も近い両強磁性層の磁性は、反強磁性的に位置合わせされる。よって、ピン層７６の磁性は、層８２の磁性と逆の方向である。デュアル・スピン・フィルタ７０は、スピン・トンネル接合又は電流制限接合（層７１，７２，７３，７４を含む）及びスピン・バルブ（層７４，７５，７６，７７を含む）で構成され、両者がフリー層７４を共有していると見なされることができる。その結果として、高い読み取り信号が達成できると同時に、スピン伝送を用いた書き込みが可能となる。単一の強磁性薄膜として説明されたが、層７２，７４，７６は、デュアル・スピン・フィルタ７０の熱安定性を改善するために合成層であることができ、及び／又はドープ処理されることができる。加えて、静磁気的に結合されたフリー層を有するデュアル・スピン・フィルタを含め、静磁気的に結合されたフリー層を有するその他の磁気素子についても説明されてきた。故に、スピン・トンネル接合又はデュアル・スピン・フィルタのような磁気素子を用いたその他の構造も提供されることができる。
デュアル・スピン・フィルタ７０は、スピン伝送を用いてフリー層７４の磁性が切り換えられることを可能にするように構成される。故に、デュアル・スピン・フィルタ７０の寸法は、自己磁界効果を減らすために小さくて数百ナノメートルの範囲内であることが好ましい。好ましい実施例では、デュアル・スピン・フィルタ７０の寸法は、２００ナノメートル未満であり、好ましくは概ね１００ナノメートルである。デュアル・スピン・フィルタ７０は、図２のページ平面に垂直な、概ね５０ナノメートル〜１５０ナノメートルの深さを有することが好ましい。深さは、デュアル・スピン・フィルタ７０がいくらかの形状異方性を有するようにデュアル・スピン・フィルタ７０の幅よりも小さくて、フリー層７４が好ましい方向を有することを確実にすることが好ましい。加えて、フリー層７４の厚さは、スピン伝送が十分に強力でフリー層の磁性を回転させてピン層７２，７６の磁性に位置合わせできるほど十分な薄さである。好ましい実施例では、フリー層７４は１０ｎｍ以下の厚さを有する。加えて、好ましい寸法を有するデュアル・スピン・フィルタ７０には、相対的に小さい電流で、ほぼ１０７アンペア／ｃｍ２程度の十分な電流密度が提供できる。例えば、０．０６×０．１２μｍ２の楕円形状を有するデュアル・スピン・フィルタ７０には、概ね０．５ｍＡの電流を用いて、概ね１０７アンペア／ｃｍ２の電流密度が提供できる。その結果、非常に高い電流を送達するための特別な回路の使用が回避できる。
よって、デュアル・スピン・フィルタ７０の使用は、切り換えメカニズム及び改良信号としてのスピン伝送の使用を可能にする。さらに、デュアル・スピン・フィルタ７０は、相対的に低い面抵抗を有するように組み立てられることができる。例えば、３０オームμｍ２より低い面抵抗が達成できる。その上、フリー層７４の磁性は、相対的に低く保たれることができ、デュアル・スピン・フィルタ７０の臨界電流が低減されることを可能にする。
上記の磁気素子７０は、意図された目的のために十分に機能することができるとはいえ、当業者は、磁気素子７０を切り換えるために必要な臨界電流を減らすことが好ましいことも認識するはずである。また、磁気素子７０からの信号を増大させることも望ましいはずである。
本発明は、磁気素子を提供するための方法及びシステムを提供する。この方法及びシステムは、第１及び第２のピン層、フリー層、並びに第１及び第２の各ピン層とフリー層との間の第１及び第２のバリア層を提供することを含む。第１のバリア層は絶縁体で、第１のバリア層を通過するトンネル現象を可能にするように構成される。さらに、第１のバリ
ア層は、フリー層又は第１のピン層のような別の層とのインタフェースを有する。このインタフェースは、少なくとも５０パーセントの高スピン偏極を提供する構造を有する。第２のバリア層は絶縁体で、第２のバリア層を通過するトンネル現象を可能にするように構成される。磁気素子は、書き込み電流が磁気素子を通過する時にスピン伝送によりフリー層が切り換えられることを可能にするように構成される。
本発明は、特定の磁気記憶、及び、ある一定の構成要素を有する特定の磁気素子の点から説明される。しかしながら、当業者は、この方法及びシステムが、異種及び／又は追加の構成要素を有するその他の磁気記憶素子のため、及び／又は、本発明と矛盾しない異種及び／又は追加の特徴を有するその他の磁気記憶のために、有効に機能することを容易に認識するはずである。また、本発明は、スピン伝送現象についてだけでなく、バリア層とのインタフェースによるスピン偏極についても、それらに関する現在の理解との関連において説明される。故に、当業者は、この方法及びシステムの働きに関する理論的説明が、スピン伝送及びスピン偏極に関するこの現在の理解に基づき行われたものであることを容易に認識するはずである。また、当業者は、この方法及びシステムが、基板と特定の関係を有する構造との関連において説明されていることも容易に認識するはずである。しかしながら、当業者は、この方法及びシステムがその他の構造と整合性を有することを容易に認識するはずである。加えて、この方法及びシステムは、合成層及び／又は単純層である層との関連において説明される。しかしながら、当業者は、これらの層が別の構造を有することができるはずであることを容易に認識するはずである。さらに、本発明は、特定の層を有する磁気素子との関連において説明される。しかしながら、当業者は、本発明と矛盾しない追加及び／又は異種の層を有する磁気素子も使用できるはずであることを容易に認識するはずである。その上、ある一定の構成要素は、強磁性体として説明される。しかしながら、本願で用いられる場合、「強磁性」という用語は、フェリ磁性又は同様の構造を含むことができるはずである。よって、本願で用いられる場合、「強磁性」という用語は、強磁性体及びフェリ磁性体を含むがそれらに限定されない。また、本発明は、単一素子との関連おいても説明される。しかしながら、当業者は、本発明が、多素子、ビット線及びワード線を有する磁気記憶の使用と整合性を有することを容易に認識するはずである。
図３は、スピン伝送を用いて書き込まれる本発明に従った磁気素子１００の、第１の実施例の図解である。磁気素子１００は、ＡＦＭ層であることが好ましい第１のピニング層１０２、第１のピン層１０４、第１のバリア層１１２、フリー層１１４、第２のバリア層１１６、第２のピン層１１８及び第２のピニング層１２０を含む。また、キャップ層１２２も示される。代替実施例では、第１のピニング層１０２及び／又は第２のピニング層１２０は、ピン層１０４，１１８の磁性をピン止め（ピニング）するための別のメカニズムの利益になるように省略できる。好ましい実施例では、ＡＦＭ層１０２，１２０は、ＰｔＭｎ，ＩｒＭｎのような材料を含む。加えて、シード層１０３が、望ましいテクスチャのＡＦＭ層１０２を提供するために基板１０１上に使用できる。フリー層１１４、第１のピン層１０４（又は強磁性層１０６，１１０）及び第２のピン層１１８のような強磁性層は、Ｎｉ，Ｃｏ，Ｆｅの少なくとも１つを含む。例えば、かかる材料は、ＣｏＦｅ，ＣｏＦｅ，Ｎｉ、ＣｏＦｅＢ（Ｂは５原子パーセント以上〜３０原子パーセント以下）、ＣｏＦｅＣ，ＣｏＦｅＨｆを含むがそれらに限定されない。
第１のピン層１０４は、伝導体である非磁性スペーサ層１０８により分離された強磁性層１０６，１１０を含む合成ピン層として示される。加えて、強磁性層１０６，１１０は、反強磁性的に位置合わせされることが好ましい。しかしながら、代替実施例では、第１のピン層１０４は単層であることもできるはずである。同じように、第２のピン層１１８は単純層として示される。しかしながら、代替実施例では、第２のピン層１１８は合成層であることができる。さらに、ピン層１０４と１１８の、フリー層１１４に最も近い磁性
は、逆平行であることが好ましい。故に、強磁性層１１０の磁性１１１は、ピン層１１８の磁性１１９に逆平行であることが好ましい。
フリー層１１４は、単純フリー層１１４として示される。しかしながら、フリー層１１４は、非磁性スペーサ層（単独では示されていない）により分離された強磁性層（単独では示されていない）を含む合成層であることもできる。例えば、かかる実施例では、フリー層１１４はＣｏＦｅ／Ｒｕ／ＣｏＦｅであることができ、Ｒｕは２オングストローム以上〜２０オングストローム以下の厚さであることができる。Ｒｕの厚さに応じて、両強磁性層は、それらの磁性を平行又は逆平行に位置合わせされることができる。
フリー層１１４は、低モーメント及び／又は低垂直異方性を有することが好ましい。低モーメントのフリー層１１４は、１２３６００Ａ／ｍ（１２００ｅｍｕ／ｃｃ）以下の、好ましくは３０９００〜１０３０００Ａ／ｍ（３００ｅｍｕ／ｃｃ〜１０００ｅｍｕ／ｃｃ）の飽和磁化を有するはずである。低垂直異方性のフリー層１１４は、概ね４７７６００ｍ／Ａ（６０００エルステッド）を超えない、より好ましくは７９６０〜３９８０００ｍ／Ａ（１００エルステッド〜５０００エルステッド）の、垂直異方性を有するはずである。垂直磁気異方性は、薄膜平面に垂直な軸に沿ったフリー層モーメントを飽和状態にするために必要な磁界として定義される。
第１のバリア層１１２は、別の層、好ましくはピン層１０４（よって、強磁性層１１０）又はフリー層１１４との、インタフェース１１３，１１５のようなインタフェースを含む。このインタフェース１１３及び／又は１１５は、５０パーセント超える高スピン偏極を提供するように構成される。好ましい実施例では、この高スピン偏極は、少なくとも８０パーセントであり、好ましくは８５パーセントである。この高スピン偏極は、インタフェース１１３及び／又は１１５のフェルミ準位でのスピン密度のおかげで可能となる。好ましい実施例では、このインタフェース１１３及び／又は１１５及び付随するスピン偏極は、第１のバリア層１１２及びピン層１０４又はフリー層１１４の材料の適切な組み合わせを選択することにより達成される。かかる材料の選択のおかげで、層１１２と１０４（１１０）との間及び／又は層１１２と１１４との間に形成されるインタフェース１１３及び／又は１１５は、高スピン偏極を達成するための適切な構造を有することができる。好ましい実施例では、第１のバリア層１１２の材料は、（１００）又は（１１１）になるようにテクスチャ化されたＭｇＯである。また、好ましい実施例では、第１のピン層１０４（特に強磁性層１１０）及び／又はフリー層１６４は、非晶質であるか、又は（１００）方向もしくは（１１１）方向に高度にテクスチャ化される。
さらに、基板（下部）に最も近い第１のバリア層１１２が、スピン偏極に関連するこの属性を有するものとして示されるが、別の実施例では、第２のバリア層１１６が、第２のピン層１１８とのインタフェースを有することもできるはずであり、及び／又は、フリー層１１４が、少なくとも５０パーセントの、好ましくは少なくとも８０又は８５パーセントの高スピン偏極を有するように構成される。さらに別の実施例では、バリア層１１２と１１６との両方が、層１０４及び／又は１１４及び層１１４及び／又は１１８との、高スピン偏極を提供するインタフェースを有する。
また、磁気素子１００は、書き込み電流が磁気素子１００を通過する時にスピン伝送によりフリー層１１４が切り換えられることを可能にするようにも構成される。よって、好ましい実施例では、フリー層１１４の幅ｗのような横寸法は小さく、好ましくは２００ナノメートル未満である。加えて、フリー層１１４が特定の容易な軸を有することを確実にするために、横寸法間にいくらかの差が設けられることが好ましい。
このようにして、磁気素子１００は、スピン伝送を用いて書き込まれることができる。
さらに、インタフェース１１３，１１５のような上記インタフェースのおかげで、高スピン偏極が達成される。その結果、磁気素子１００の磁気抵抗信号は増大することができる。加えて、信号の大部分は、層１０４と１１４との間に第１のバリア層を有する磁気素子１００の部分に由来するものである。従って、磁気素子１００からの信号は増大することができる。例えば、１２０パーセントを上回る磁気抵抗が達成できることが期待される。さらに、かかる磁気素子１００のＲＡは相対的に低く、好ましくは、ほぼ１０〜１００オーム平方マイクロメートル程度である。その上、磁性１１９と１１１が逆平行に位置合わせされるために、スピン伝送時の切り換え電流は加法的である。その結果として、フリー層１１４の磁性は、低電流で切り換えられることができる。さらに、フリー層１１４の磁性を切り換えるために必要な臨界電流は、スピン偏極に反比例する。その結果として、フリー層１１２の磁性を切り換えるために必要な臨界電流は、さらに低減できるはずである。このようにして、高密度磁気記憶内で用いられるための磁気素子１００の電力消費及び能力は改善されることができる。
図４は、スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子１００’の、第１の実施例の第２の型の図解である。磁気素子１００’は、磁気素子１００に類似したものである。故に、類似した構成要素には同じような名称が付けられる。例えば、磁気素子１００’は、第１のピン層１０２’、第１のバリア層１１２’、フリー層１１４’、第２のバリア層１１６’及び第２のピン層１１８’を含む。
フリー層１１４’は、低モーメントのフリー層である。しかしながら、フリー層１１４’は、単純フリー層、又は上記の通りの合成フリー層ではない。その代わりに、フリー層１１４’は、層１３２により分離された高スピン偏極層１３０，１３４を含む。層１３０，１３２，１３４は、すべて強磁性体である。しかしながら、中間層１３２は、低モーメント及び／又は低垂直異方性を有する。例えば、層１３０，１３４が、２〜１０オングストロームのＣｏＦｅＢを含むと同時に、層１３２が、パーマロイＣｏＰｔを含むこともできるはずである。よって、高スピン偏極層１３０，１３４が、バリア層１１２’ ，１１６’とのインタフェースを形成すると同時に、フリー層１１４’の中心部分が、低モーメント又は低垂直異方性を有する。このようにして、磁気素子１００’は、磁気素子１００の利益を共有する。
図５は、スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子１５０の、第２の実施例の図解である。磁気素子１５０は、ＡＦＭ層であることが好ましい第１のピニング層１５２、第１のピン層１５４、第１のバリア層１６２、フリー層１６４、第２のバリア層１６６、第２のピン層１６８及び第２のピニング層１７０を含む。また、キャップ層１７２も示される。代替実施例では、第１のピニング層１５２及び／又は第２のピニング層１７０は、ピン層１５４，１６８の磁性をピン止めするための別のメカニズムの利益になるように省略できる。好ましい実施例では、ＡＦＭ層１５２，１７０は、ＰｔＭｎ，ＩｒＭｎのような材料を含む。加えて、シード層１５３が、望ましいテクスチャのＡＦＭ層１５２を提供するために基板１５１上に使用できる。フリー層１６４、第１のピン層１５４（又は強磁性層１５６，１６０）及び第２のピン層１６８のような強磁性層は、Ｎｉ，Ｃｏ，Ｆｅの少なくとも１つを含む。例えば、かかる材料は、ＣｏＦｅ，Ｎｉ，ＣｏＦｅＢ，ＣｏＦｅＣｘ，ＣｏＦｅＨｆｘ，ＣｏＰｔｘ，ＣｏＰｄｘ（ｘは５原子パーセント以上〜５０原子パーセント以下）を含むがそれらに限定されない。フリー層１６４は、低モーメントを有することが好ましい。かかる低モーメントのフリー層１６４は、１２３６００Ａ／ｍ（１２００ｅｍｕ／ｃｃ）の以下の、好ましくは３０９００〜１０３０００Ａ／ｍ（３００ｅｍｕ／ｃｃ〜１０００ｅｍｕ／ｃｃ）の飽和磁化を有するはずである。あるいは、フリー層１６４は、低い垂直磁気異方性値を有することができるはずである。かかる低垂直異方性のフリー層１６４は、概ね４７７６００ｍ／Ａ（６０００エルステッド）を超えない、より好ましくは７９６０〜３９８０００ｍ／Ａ（１００エルステッ
ド〜５０００エルステッド）の、垂直異方性を有するはずである。さらに、フリー層１６４は、図４に示されたフリー層１１４’のような３層であることもできるはずである。図５に戻り、よって、好ましい実施例では、フリー層１６４は、低垂直異方性及び／又は低モーメントを有するように構成される。
第１のピン層１５４は、伝導体である非磁性スペーサ層１５８により分離された強磁性層１５６，１６０を含む合成ピン層として示される。加えて、強磁性層１５６，１６０は、反強磁性的に位置合わせされることが好ましい。しかしながら、代替実施例では、第１のピン層１５４は単純層であることもできるはずである。同じように、第２のピン層１６８は、単純層として示される。しかしながら、代替実施例では、第２のピン層１６８は合成層であることができる。さらに、ピン層１５４と１６８の、フリー層１６４に最も近い磁性は、逆平行であることが好ましい。故に、強磁性層１６０の磁性１６１は、ピン層１６８の磁性１６９に逆平行であることが好ましい。
フリー層１６４は、単純フリー層１６４として示される。しかしながら、フリー層１６４は、非磁性スペーサ層（単独では示されていない）により分離された強磁性層（単独では示されていない）を含む合成層であることもできる。例えば、かかる実施例では、フリー層１６４はＣｏＦｅ／Ｒｕ／ＣｏＦｅであることができ、Ｒｕは２オングストローム以上〜２０オングストローム以下の厚さであることができる。Ｒｕの厚さに応じて、両強磁性層は、それらの磁性を平行又は逆平行に位置合わせされることができる。加えて、フリー層１６４は、バリア層１６２，１６６に隣接する高スピン偏極層のみならず、中心の低モーメント及び／又は低飽和磁化層をも有する３層であることもできるはずである。
第１のバリア層１６２は、別の層、好ましくはピン層１５４（よって、強磁性層１６０）又はフリー層１６４との、インタフェース１６３，１６５のようなインタフェースを含む。このインタフェース１６３及び／又は１６５は、５０パーセント超える高スピン偏極を提供するように構成される。好ましい実施例では、この高スピン偏極は、少なくとも８０パーセントであり、好ましくは８５パーセントである。この高スピン偏極は、インタフェース１６３及び／又は１６５のフェルミ準位でのスピン密度のおかげで可能となる。好ましい実施例では、このインタフェース１６３及び／又は１６５及び付随するスピン偏極は、第１のバリア層１６２及びピン層１５４又はフリー層１６４の材料の適切な組み合わせを選択することにより達成される。かかる材料の選択のおかげで、層１６２と１５４（１６０）との間及び／又は層１６２と１６４との間に形成されるインタフェース１６３及び／又は１６５は、高スピン偏極を達成するための適切な構造を有することができる。好ましい実施例では、第１のバリア層１６２の材料は、（１１０）又は（１１１）になるようにテクスチャ化されたＭｇＯである。また、好ましい実施例では、第１のピン層１５４（特に強磁性層１６０）は非晶質であるか、又は（１００）方向もしくは（１１１）方向に高度にテクスチャ化される。
さらに、第２のバリア層１６６は、第２のピン層１６８及び／又はフリー層１６４の各々とのインタフェース１７１，１６７を有し、少なくとも５０パーセントの、好ましくは少なくとも８０又は８５パーセントの、高スピン偏極を有するように構成される。好ましい実施例では、このインタフェース１６７及び／又は１７１及び付随するスピン偏極は、第２のバリア層１６６及び第２のピン層１６８又はフリー層１６４の材料の適切な組み合わせを選択することにより達成される。かかる材料の選択おかげで、層１６８と１６６との間及び／又は層１６４と１６６との間に形成されるインタフェース１７１及び／又は１６７は、高スピン偏極を達成するための適切な構造を有することができる。好ましい実施例では、第２のバリア層１６６の材料は、非晶質ＡｌＯｘであるか、又は（１１０）もしくは（１１１）になるようにテクスチャ化された結晶性ＭｇＯである。また、好ましい実施例では、第２のピン層１６８又はフリー層１６４は、非晶質であるか、又は（１１０）
方向もしくは（１１１）方向に高度にテクスチャ化される。
また、磁気素子１５０は、挿入層１８０も含む。加えて、又は挿入層１８０に代わって、磁気素子１５０は、任意の挿入層１８２を含むことができる。挿入層１８０又は１８２は、非磁性の伝導体である。ある実施例では、挿入層１８０又は１８２は、Ｃｕ、Ｒ，Ｒｅの少なくとも１つを含み、２オングストローム以上〜１５オングストローム以下の厚さである。挿入層１８０又は１８２は、磁気素子１５０の磁気抵抗を調節するために用いられる。例えば、図６は、本発明に従った磁気素子の第２の実施例のある型の、挿入層厚に対する磁気抵抗を示すグラフ１９０である。グラフ１９０から見て取れる通り、信号は、挿入層の厚さによって変化する。よって、挿入層１８０又は１８２の適切な厚さを選択することにより、挿入層が磁気素子１５０の信号の破壊をもたらさないことを保証できる。
また、磁気素子１５０は、書き込み電流が磁気素子１５０を通過する時にスピン伝送によりフリー層１６４が切り換えられることを可能にするようにも構成される。よって、好ましい実施例では、フリー層１６４の幅ｗのような横寸法は小さく、好ましくは２００ナノメートル未満である。加えて、フリー層１６４が確実に特定の容易な軸を有することができるように、横寸法間にいくらかの差が設けられることが好ましい。
このようにして、磁気素子１５０は、スピン伝送を用いて書き込まれることができる。さらに、インタフェース１６３、１６５、１６７及び／又は１７１のような上記インタフェースのおかげで、高スピン偏極が達成される。その結果、磁気素子１５０の磁気抵抗は増大することができる。従って、磁気素子１５０からの信号は増大することができる。例えば、１２０パーセントを上回る磁気抵抗が達成できることが期待される。さらに、かかる磁気素子１５０のＲＡは相対的に低く、好ましくは、ほぼ１０〜１００オーム平方マイクロメートル程度である。その上、磁性１６９と１６１が逆平行に位置合わせされるために、スピン伝送時の切り換え電流は加法的である。その結果として、フリー層１６４の磁性は、低電流で切り換えられることができる。さらに、フリー層１６４の磁性を切り換えるために必要な臨界電流は、スピン偏極に反比例する。その結果として、フリー層１６４の磁性を切り換えるために必要な臨界電流は、さらに低減できるはずである。このようにして、高密度磁気記憶内で用いられるための磁気素子１５０の電力消費及び能力は改善されることができる。
図７は、スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子の、第２の実施例１５０’の第２の型の図解である。磁気素子１５０’は、磁気素子１５０に類似したものである。故に、類似した構成要素には、同じような名称が付けられる。例えば、磁気素子１５０’は、第１のピン層１５４’、第１のバリア層１６２’、フリー層１６４’、第２のバリア層１６６’及び第２のピン層１６８’を含む。
磁気素子１５０’は、任意の挿入層１８０’ ，１８２’を含む。しかしながら、図４に示された磁気素子１５０とは対照的に、挿入層１８０’は、第１のピン層１６０’とバリア層１６２’との間にある。同様に、任意の挿入層１８２’は、第１のバリア層１６２’とフリー層１６４’との間にある。挿入層１８０’ ，１８２’は、上記のやり方に類似したやり方で機能する。故に、磁気素子１５０’は、磁気素子１５０の利益を共有する。
図８は、スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子２００の、第３の実施例の図解である。磁気素子２００は、ＡＦＭ層であることが好ましいピニング層２０２、ピン層２０４、バリア層２１２及びフリー層２１４を含む。また、キャップ層２１６も示される。代替実施例では、ピニング層２０２は、ピン層２０４の磁性をピン止めするための別のメカニズムの利益になるように省略できる。好ましい実施例では、
ＡＦＭ層２０２は、ＰｔＭｎ，ＩｒＭｎのような材料を含む。加えて、シード層２０３が、望ましいテクスチャのＡＦＭ層２０２を提供するために基板２０１上に使用できる。フリー層２１４及びピン層２０４（又は強磁性層２０６，２１０）のような強磁性層は、Ｎｉ，Ｃｏ，Ｆｅの少なくとも１つを含む。例えば、かかる材料は、ＣｏＦｅ，ＣｏＦｅ，Ｎｉ，ＣｏＦｅＢ（Ｂは５原子パーセント以上〜３０原子パーセント以下）、ＣｏＦｅＣ，ＣｏＦｅＨｆを含むがそれらに限定されない。よって、磁気素子２００は、磁気素子１００，１００’ ，１５０，１５０’のいずれかの一部の特別な事例であると見なされることができる。
ピン層２０４は、伝導体である非磁性スペーサ層２０８により分離された強磁性層２０６，２１０を含む合成ピン層として示される。加えて、強磁性層２０６，２１０は、反強磁性的に位置合わせされることが好ましい。しかしながら、代替実施例では、第１のピン層１０４は、単純層であることもできるはずである。
フリー層２１４は、単純フリー層２１４として示される。しかしながら、フリー層２１４は、非磁性スペーサ層（単独では示されていない）により分離された強磁性層（単独では示されていない）を含む合成層であることもできる。例えば、かかる実施例では、フリー層２１４はＣｏＦｅ／Ｒｕ／ＣｏＦｅであることができ、Ｒｕは２オングストローム以上〜２０オングストローム以下の厚さであることができる。Ｒｕの厚さに応じて、両強磁性層は、それらの磁性を平行又は逆平行に位置合わせされることができる。フリー層２１４は、低モーメント及び／又は低垂直異方性を有する。よって、ある実施例では、フリー層２１４は、１２３６００Ａ／ｍ（１２００ｅｍｕ／ｃｃ）の以下の、好ましくは３０９００〜１０３０００Ａ／ｍ（３００ｅｍｕ／ｃｃ〜１０００ｅｍｕ／ｃｃ）の飽和磁化を有する。別の実施例では、フリー層２１４は、概ね４７７６００ｍ／Ａ（６０００エルステッド）を超えない、より好ましくは７９６０〜３９８０００ｍ／Ａ（１００エルステッド〜５０００エルステッド）の、低垂直異方性を有するはずである。
バリア層２１２は、（１００）又は（１１１）のテクスチャを有する結晶性ＭｇＯで構成される。その結果、バリア層２１２は、インタフェース１１３，１１５を含む。このインタフェース１１３及び／又は１１５は、５０パーセントを超える高スピン偏極を提供するように構成される。好ましい実施例では、この高スピン偏極は、少なくとも８０パーセントであり、好ましくは８５パーセントである。また、好ましい実施例では、ピン層１０４（特に強磁性層２１０）及び／又はフリー層２６４は、非晶質であるか、又は（１００）方向もしくは（１１１）方向に高度にテクスチャ化される。加えて、示されてはいないが、挿入層１８０，１８２のような挿入層が提供されることもできるはずである。
また、磁気素子２００は、書き込み電流が磁気素子２００を通過する時にスピン伝送によりフリー層２１４が切り換えられることを可能にするようにも構成される。よって、好ましい実施例では、フリー層２１４の幅ｗのような横寸法は小さく、好ましくは２００ナノメートル未満である。加えて、フリー層２１４が確実に特定の容易な軸を有することができるようにするために、横寸法間にいくらかの差が設けられることが好ましい。その結果として、磁気素子２００は、相対的に低いスピン伝送切り換え電流で切り換えられることができると同時に、高い磁気抵抗信号を提供する。
図９は、スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子を提供するための、本発明に従った方法３００のある実施例を示す図式である。明確化のために、方法３００は、磁気素子１５０との関連において説明される。しかしながら、その他の磁気素子に方法３００を用いることを妨げるものは存在しない。また、方法３００は、単一の磁気素子を提供するステップとの関連においても説明される。しかしながら、当業者は、多素子が提供できることを容易に認識するはずである。
方法３００は、シード層１５３が提供された後で開始されることが好ましい。第１のピニング層１５２は、ステップ３０２によって提供される。第１のピン層１５４は、ステップ３０４によって提供される。ステップ３０４は、非磁性スペーサ層１５８により分離された強磁性層１５６，１６０を有する合成ピン層を、提供するステップを含むことが好ましい。第１のバリア層１６２は、ステップ３０６によって提供される。ステップ３０６は、望ましいインタフェースでのスピン偏極が高くなるように、望ましい材料及びテクスチャで構成された第１のバリア層１６２を提供するステップを含む。また、ステップ３０６は、ピン層１６０とフリー層１６４との間の第１のバリア層１６２を通過するトンネル現象が可能となるような第１のバリア層１６２を提供するステップも含む。フリー層１６４は、ステップ３０８によって提供される。ステップ３０８は、非磁性スペーサ層により分離された磁性層であって両層の磁性が平行又は逆平行にされた磁性層を、有する合成フリー層を提供するステップを含むことができる。磁気素子２００が提供されている場合、ステップ３０８が磁気素子２００を実質的に完成させるはずであることに注意すること。
任意の挿入層１８０、１８２、１８０’及び／又は１８２’は、ステップ３１０によって提供される。ステップ３１０は、任意の挿入層１８０、１８２、１８０’及び／又は１８２’が望ましい配置になるように、プロセス３００のより早い時期又はより遅い時期に実行できるはずであることに注意すること。加えて、ステップ３１０は、このプロセスの別の時点で多層を形成するステップを、含むことができる。第２のバリア層１６８は、ステップ３１２によって提供される。ステップ３１２は、望ましいインタフェースでのスピン偏極が高くなるように、望ましい材料及びテクスチャで構成された第２のバリア層１６６を提供するステップを含むことが好ましい。また、ステップ３１２は、第２のピン層１６８とフリー層１６４との間の第２のバリア層１６６を通過するトンネル現象が可能となるような第２のバリア層１６６を提供するステップも含む。
第２のピン層１５４は、ステップ３１４によって提供される。ステップ３１４は、非磁性スペーサ層１５８により分離された強磁性層１５６，１６０を有する合成ピン層を、提供するステップを含むことが好ましい。第２のＡＦＭ層１７０は、ステップ３１６によって提供される。その後、キャップ層が、ステップ３１８によって提供される。
このようにして、磁気素子１００、１００’、１５０、１５０’又は２００は組み立てられることができる。故に、方法３００を用いると、スピン伝送を用いて書き込まれることのできる磁気素子であって、スピン伝送を用いて書き込むために高信号及び低減臨界電流を有することのできる磁気素子１００，１００’ ，１５０，１５０’ ，２００が組み立てられることができる。
スピン伝送を用いて書き込まれることのできる磁気素子を提供するための方法及びシステムが開示された。本発明は、示された実施例に従って説明されたものであり、当業者は、かかる実施例にバリエーションが存在し得ることを容易に認識するはずであり、一切のバリエーションが、本発明の精神及び適用範囲の範囲内に含まれることになるはずである。これに応じて、添付の特許請求項の精神及び適用範囲から外れることなく、当業者によって多くの修正が行われることができる。
従来型磁気素子、スピン・バルブの概略を示す断面図。 別の従来型磁気素子、スピン・トンネル接合の概略を示す断面図。 最近開発された磁気素子、デュアル磁気トンネル接合／スピン・バルブの概略を示す断面図。 スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子の、第１の実施例の概略を示す断面図。 スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子の、第１の実施例の第２の型の概略を示す断面図。 スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子の、第２の実施例の概略を示す断面図。 本発明に従った磁気素子の第２の実施例のある型の、挿入層厚に対する磁気抵抗を示すグラフ。 スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子の、第２の実施例の第２の型の概略を示す断面図。 は、スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子の、第３の実施例の概略を示す断面図。 スピン伝送を用いて書き込まれることのできる本発明に従った磁気素子を提供するための、本発明に従った方法のある実施例を示すフローチャート。

Claims (57)

  1. 磁気素子であって、該磁気素子が、
    第１のピン層と、
    第１のバリア層であって、該第１のバリア層が絶縁体で、該第１のバリア層を通過するトンネル現象を可能にするように構成され、該第１のバリア層が別の層とのインタフェースを有し、該インタフェースが、少なくとも５０パーセントの高スピン偏極を提供する構造を有する、第１のバリア層と、
    フリー層であって、該第１のバリア層が該第１のピン層と該フリー層との間にある、フリー層と、
    第２のバリア層であって、該フリー層が該第１のバリア層と該第２のバリア層との間にあり、該第２のバリア層が絶縁体で、該第２のバリア層を通過するトンネル現象を可能にするように構成される、第２のバリア層と、
    第２のピン層であって、該第２のバリア層が該フリー層と該第２のピン層との間にある、第２のピン層とを含み、
    該磁気素子が、書き込み電流が該磁気素子を通過する時にスピン伝送により該フリー層が切り換えられることを可能にするように構成される、磁気素子。
  2. 該第１のピン層が結晶が集合したテクスチャである第１の結晶集合テクスチャを有する、請求項１の磁気素子。
  3. 該第１の結晶集合テクスチャが（１００）及び（１１１）である、請求項２の磁気素子。
  4. 該第１のバリア層が、（１００）及び（１１１）のテクスチャを有する結晶性ＭｇＯを含む、請求項１の磁気素子。
  5. 該第１のピン層が非晶質構造を有する、請求項１の磁気素子。
  6. 該第２のバリア層がアルミニウムの酸化物をさらに含む、請求項１の磁気素子。
  7. 該第１のピン層が、第１の方向にピン止めされた第１の磁性を有し、該第２のピン層が、該第１の方向とは逆の第２の方向にピン止めされた第２の磁性を有する、請求項１の磁気素子。
  8. 該フリー層が、第１の磁性層、第２の磁性層、及び該第１の磁性層と該第２の磁性層との間の非磁性スペーサ層を含む合成フリー層である、請求項１の磁気素子。
  9. 該非磁性スペーサ層がＲｕ、Ｃｕ、Ｉｒ、Ｒｅ及びＲｈを含み、約２〜２０オングストロームの厚さを有する、請求項８の磁気素子。
  10. 該第１の磁性層が第１の磁性を有し、該第２の磁性層が第２の磁性を有し、該第１の磁性と該第２の磁性とが平行である、請求項９の磁気素子。
  11. 該第１の磁性層が第１の磁性を有し、該第２の磁性層が第２の磁性を有し、該第１の磁性と該第２の磁性とが逆平行である、請求項９の磁気素子。
  12. 該第１のピン層が、第１の磁性層、第２の磁性層、及び該第１の磁性層と該第２の磁性層との間の非磁性スペーサ層を含む合成ピン層である、請求項１の磁気素子。
  13. 該第２のピン層が、第１の磁性層、第２の磁性層、第３の磁性層、第１の非磁性スペーサ
    層及び第２の非磁性スペーサ層を含む合成ピン層であり、該第１の非磁性スペーサ層が該第１の磁性層と該第２の磁性層との間にあり、該第２の非磁性スペーサ層が該第２の磁性層と該第３の磁性層との間にある、請求項１２の磁気素子。
  14. 該第１のピン層、該フリー層及び該第２のピン層がＮｉ、Ｃｏ及びＦｅの少なくとも１つを含む、請求項１の磁気素子。
  15. 該第１のピン層、該フリー層及び該第２のピン層がＣｏＦｅＢｘ、ＣｏＦｅＣｘ、ＣｏＦｅＨｆｘ、ＣｏＰｔｘ、ＣｏＰｄｘの少なくとも１つを含み、ｘが約５原子パーセント〜約５０原子パーセントである、請求項１の磁気素子。
  16. 該フリー層が低モーメントのフリー層である、請求項１の磁気素子。
  17. 該低モーメントのフリー層が、３０９００〜１０３０００Ａ／ｍ（３００ｅｍｕ／ｃｃ〜１０００ｅｍｕ／ｃｃ）の飽和磁化を有する、請求項１６の磁気素子。
  18. 該フリー層が、７９６０〜３９８０００ｍ／Ａ（１００エルステッド〜５０００エルステッド）の低い垂直異方性値を有する、請求項１の磁気素子。
  19. 該フリー層が、第１の層、第２の層及び第３の層を含む３層であり、該第２の層が該第１の層と該第３の層との間にはさまれ、該第１の層が該第１のバリア層に隣接して第１の高スピン偏極を有し、該第３の層が該第２のバリア層に隣接して第２の高スピン偏極を有し、該第２の層が低モーメント又は低垂直異方性を有する、請求項１の磁気素子。
  20. 該インタフェースが該フリー層と該第１のバリア層との間にある、請求項１の磁気素子。
  21. 該インタフェースが該第１のピン層と該第１のバリア層との間にある、請求項１の磁気素子。
  22. 該スピン偏極が少なくとも５０パーセントである、請求項１の磁気素子。
  23. 該スピン偏極が約８５パーセントである、請求項２２の磁気素子。
  24. 該第２のバリア層が、第３の層との第２のインタフェースを含み、該第２のインタフェースが、少なくとも５０パーセントの第２の高スピン偏極を提供する第２の構造を有する、請求項１の磁気素子。
  25. 該第１のバリア層と該第１のピン層との間にあるインタフェース層であって、該インタフェース層が伝導性の非磁性体である、インタフェース層を、さらに含む請求項１の磁気素子。
  26. 該インタフェース層がＣｕ、Ｒｕ、Ｒｈ、Ｉｒ及びＲｅの少なくとも１つを含む、請求項２１の磁気素子。
  27. 該第１のバリア層と該フリー層との間にあるインタフェース層であって、該インタフェース層が伝導性の非磁性体である、インタフェース層を、さらに含む請求項１の磁気素子。
  28. 該第２のバリア層と該第２のピン層との間にあるインタフェース層であって、該インタフェース層が伝導性の非磁性体であり、該第２のバリア層が、第３の層との第２のインタフェースを含み、該第２のインタフェースが、少なくとも５０パーセントの第２の高スピン
    偏極を提供する第２の構造を有する、インタフェース層を、さらに含む請求項１の磁気素子。
  29. 該第２のバリア層と該フリー層との間にあるインタフェース層であって、該インタフェース層が伝導性の非磁性体であり、該第２のバリア層が、第３の層との第２のインタフェースを含み、該第２のインタフェースが、少なくとも５０パーセントの第２の高スピン偏極を提供する第２の構造を有する、インタフェース層を、さらに含む請求項１の磁気素子。
  30. 磁気素子であって、該磁気素子が、
    第１のピン層と、
    第１のバリア層であって、該第１のバリア層が絶縁体で、該第１のバリア層を通過するトンネル現象を可能にするように構成され、該第１のバリア層が別の層とのインタフェースを有し、該インタフェースが、少なくとも５０パーセントの高スピン偏極を提供する構造を有し、該第１のバリア層がＭｇＯを含む、第１のバリア層と、
    フリー層であって、該第１のバリア層が該第１のピン層と該フリー層との間にある、フリー層と、
    第２のバリア層であって、該フリー層が該第１のバリア層と該第２のバリア層との間にあり、該第２のバリア層が絶縁体で、該第２のバリア層を通過するトンネル現象を可能にする構成され、該第２のバリア層がＭｇＯ及び酸化アルミニウムの少なくとも１つを含む、第２のバリア層と、
    第２のピン層であって、該第２のバリア層が該フリー層と該第２のピン層との間にある、第２のピン層とを含み、
    該磁気素子が、書き込み電流が該磁気素子を通過する時にスピン伝送により該フリー層が切り換えられることを可能にするように構成される、磁気素子。
  31. 磁気素子であって、該磁気素子が、
    ピン層と、
    バリア層であって、該バリア層が、（１００）又は（１１１）のテクスチャを有する結晶性ＭｇＯで、該バリア層を通過するトンネル現象を可能にするように構成される、バリア層と、
    フリー層であって、該バリア層が該ピン層と該フリー層との間にあり、該フリー層が、低モーメント及び低垂直異方性の少なくとも１つを有する、フリー層とを含み、
    該磁気素子が、書き込み電流が該磁気素子を通過する時にスピン伝送により該フリー層が切り換えられることを可能にするように構成される、磁気素子。
  32. 該フリー層が、３０９００〜１０３０００Ａ／ｍ（３００ｅｍｕ／ｃｃ〜１０００ｅｍｕ／ｃｃ）の飽和磁化を有する、請求項３１の磁気素子。
  33. 該フリー層が、７９６０〜３９８０００ｍ／Ａ（１００エルステッド〜５０００エルステッド）の低い垂直異方性値を有する、請求項３１の磁気素子。
  34. 該フリー層が、第１の部分及び第２の部分を含む２層であり、該第１の部分が該バリア層に隣接して高スピン偏極を有し、該フリー層の第２の部分が低モーメント又は低垂直異方性を有する、請求項３１の磁気素子。
  35. 第２のバリア層であって、該フリー層が該第２のバリア層と該バリア層との間にある、第２のバリア層と、
    第２のピン層であって、該第２のバリア層が該フリー層と該第２のピン層との間にあり、該第２のバリア層が、該第２のバリア層を通過するトンネル現象を可能にするように構成される、第２のピン層とを、さらに含む請求項３４の磁気素子。
  36. 磁気素子を提供する方法であって、該方法が、
    第１のピン層を提供するステップと、
    第１のバリア層を提供するステップであって、該第１のバリア層が絶縁体で、該第１のバリア層を通過するトンネル現象を可能にするように構成され、該第１のバリア層が別の層とのインタフェースを有し、該インタフェースが、少なくとも５０パーセントの高スピン偏極を提供する構造を有する、ステップと、
    フリー層を提供するステップであって、該第１のバリア層が該第１のピン層と該フリー層との間にある、ステップと、
    第２のバリア層を提供するステップであって、該フリー層が第１のバリア層と該第２のバリア層との間にあり、該第２のバリア層が絶縁体で、該第２のバリア層を通過するトンネル現象を可能にするように構成される、ステップと、
    第２のピン層を提供するステップであって、該第２のバリア層が該フリー層と該第２のピン層との間にある、ステップとを含み、
    該磁気素子が、書き込み電流が該磁気素子を通過する時にスピン伝送により該フリー層が切り換えられることを可能にするように構成される、方法。
  37. 該ピン層を提供するステップが、第１の結晶集合テクスチャ又は非晶質構造を有する該ピン層を、提供するステップをさらに含む、請求項３６の方法。
  38. 該第１の結晶集合テクスチャが（１００）及び（１１１）である、請求項３７の方法。
  39. 該第１のバリア層を提供するステップが、
    （１００）及び（１１１）のテクスチャを有する結晶性ＭｇＯを提供するステップをさらに含む、請求項３６の方法。
  40. 該第２のバリア層を提供するステップが、
    アルミニウムの酸化物をさらに含む該第２のバリア層を、提供するステップをさらに含む、請求項３６の方法。
  41. 該第１のピン層が、第１の方向にピン止めされた第１の磁性を有し、該第２のピン層が、該第１の方向とは逆の第２の方向にピン止めされた第２の磁性を有する、請求項３６の方法。
  42. 該フリー層を提供するステップが、
    第１の磁性層、第２の磁性層、及び該第１の磁性層と該第２の磁性層との間の非磁性スペーサ層を含む合成フリー層を提供するステップをさらに含む、請求項３６の方法。
  43. 該非磁性スペーサ層がＲｕ、Ｒｕ、Ｃｕ、Ｉｒ又はＲｈのいずれかを含み、約２〜２０オングストロームの厚さを有する、請求項４２の方法。
  44. 該第１の磁性層が第１の磁性を有し、該第２の磁性層が第２の磁性を有し、該第１の磁性と該第２の磁性が平行である、請求項４３の方法。
  45. 該第１の磁性層が第１の磁性を有し、該第２の磁性層が第２の磁性を有し、該第１の磁性と該第２の磁性が逆平行である、請求項４２の方法。
  46. 該第１のピン層を提供するステップが、
    第１の磁性層、第２の磁性層、第３の磁性層、並びに該第１の磁性層と該第２の磁性層との間の第１の非磁性スペーサ層、及び該第２の磁性層と該第３の磁性層との間の第２の非
    磁性スペーサ層を含む合成ピン層を、提供するステップをさらに含む、請求項３６の方法。
  47. 該第１のピン層、該フリー層及び該第２のピン層がＣｏＦｅＢｘ、ＣｏＦｅＣｘ、ＣｏＦｅＨｆｘ、ＣｏＰｔｘ、ＣｏＰｄｘの少なくとも１つを含み、ｘが約５原子パーセント〜約５０原子パーセントである、請求項３６の方法。
  48. インタフェースが、該フリー層と該第１のバリア層との間にある、請求項３６の方法。
  49. 該インタフェースが、該第１のピン層と該第１のバリア層との間にある、請求項３６の方法。
  50. 該スピン偏極が少なくとも５０パーセントである、請求項３６の方法。
  51. 該スピン偏極が約８５パーセントである、請求項５０の方法。
  52. 該第２のバリア層が、第３の層との第２のインタフェースを含み、該第２のインタフェースが、少なくとも５０パーセントの第２の高スピン偏極を提供する第２の構造を有する、請求項３６の方法。
  53. 該第１のバリア層と該第１のピン層との間にあるインタフェース層を提供するステップであって、該インタフェース層が伝導性の非磁性体である、ステップを、さらに含む請求項３６の方法。
  54. 該インタフェース層がＣｕ、Ｒｕ、Ｒｈ、Ｉｒ及びＲｅの少なくとも１つを含む、請求項５３の方法。
  55. 該第１のバリア層と該フリー層との間にあるインタフェース層を提供するステップであって、該インタフェース層が伝導性の非磁性体である、ステップを、さらに含む請求項３６の方法。
  56. 該第２のバリア層と該第２のピン層との間にあるインタフェース層を提供するステップであって、該インタフェース層が伝導性の非磁性体であり、該第２のバリア層が、第３の層との第２のインタフェースを含み、該第２のインタフェースが、少なくとも５０パーセントの第２の高スピン偏極を提供する第２の構造を有する、ステップを、さらに含む請求項３６の方法。
  57. 該第２のバリア層と該フリー層との間にあるインタフェース層を提供するステップであって、該インタフェース層が伝導性の非磁性体であり、該第２のバリア層が、第３の層との第２のインタフェースを含み、該第２のインタフェースが、少なくとも５０パーセントの第２の高スピン偏極を提供する第２の構造を有する、ステップを、さらに含む請求項３６の方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011003617A (ja) * 2009-06-16 2011-01-06 Sony Corp 記憶素子及びメモリ
JP2012504348A (ja) * 2008-09-29 2012-02-16 シーゲイト テクノロジー エルエルシー 補償素子を有するｓｔｒａｍ
JP2012059957A (ja) * 2010-09-09 2012-03-22 Sony Corp 記憶素子及びメモリ
JP2012104825A (ja) * 2010-11-05 2012-05-31 Grandis Inc スイッチングが改良されたハイブリッド磁気トンネル接合要素を提供するための方法およびシステム
JP2014120707A (ja) * 2012-12-19 2014-06-30 Samsung Electronics Co Ltd 改良型特性を有する磁気接合を提供する方法およびシステム

Families Citing this family (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576956B2 (en) * 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
US7224601B2 (en) 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element
US7973349B2 (en) * 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US7859034B2 (en) * 2005-09-20 2010-12-28 Grandis Inc. Magnetic devices having oxide antiferromagnetic layer next to free ferromagnetic layer
US7777261B2 (en) 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
JP2007095750A (ja) * 2005-09-27 2007-04-12 Canon Anelva Corp 磁気抵抗効果素子
JP2007103471A (ja) * 2005-09-30 2007-04-19 Sony Corp 記憶素子及びメモリ
FR2892871B1 (fr) * 2005-11-02 2007-11-23 Commissariat Energie Atomique Oscillateur radio frequence a courant elelctrique polarise en spin
JP5040105B2 (ja) * 2005-12-01 2012-10-03 ソニー株式会社 記憶素子、メモリ
US7430135B2 (en) * 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
US7599157B2 (en) * 2006-02-16 2009-10-06 Hitachi Global Storage Technologies Netherlands B.V. Current-perpendicular-to-the-plane (CPP) magnetoresistive sensor with high-resistivity amorphous ferromagnetic layers
KR100723420B1 (ko) * 2006-02-20 2007-05-30 삼성전자주식회사 비정질 합금 산화층을 포함하는 비휘발성 메모리 소자
US20080246104A1 (en) * 2007-02-12 2008-10-09 Yadav Technology High Capacity Low Cost Multi-State Magnetic Memory
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
US8063459B2 (en) * 2007-02-12 2011-11-22 Avalanche Technologies, Inc. Non-volatile magnetic memory element with graded layer
US8508984B2 (en) * 2006-02-25 2013-08-13 Avalanche Technology, Inc. Low resistance high-TMR magnetic tunnel junction and process for fabrication thereof
US20070253245A1 (en) * 2006-04-27 2007-11-01 Yadav Technology High Capacity Low Cost Multi-Stacked Cross-Line Magnetic Memory
US8363457B2 (en) * 2006-02-25 2013-01-29 Avalanche Technology, Inc. Magnetic memory sensing circuit
US7732881B2 (en) * 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
US8018011B2 (en) * 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US8183652B2 (en) * 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US8058696B2 (en) * 2006-02-25 2011-11-15 Avalanche Technology, Inc. High capacity low cost multi-state magnetic memory
US8535952B2 (en) * 2006-02-25 2013-09-17 Avalanche Technology, Inc. Method for manufacturing non-volatile magnetic memory
US20070246787A1 (en) * 2006-03-29 2007-10-25 Lien-Chang Wang On-plug magnetic tunnel junction devices based on spin torque transfer switching
JP2007294737A (ja) * 2006-04-26 2007-11-08 Hitachi Ltd トンネル磁気抵抗効果素子、それを用いた磁気メモリセル及びランダムアクセスメモリ
US8120949B2 (en) * 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
US7851840B2 (en) * 2006-09-13 2010-12-14 Grandis Inc. Devices and circuits based on magnetic tunnel junctions utilizing a multilayer barrier
JP2008117930A (ja) * 2006-11-02 2008-05-22 Sony Corp 記憶素子、メモリ
US7695761B1 (en) 2006-12-21 2010-04-13 Western Digital (Fremont), Llc Method and system for providing a spin tunneling magnetic element having a crystalline barrier layer
JP2008166608A (ja) * 2006-12-28 2008-07-17 Tdk Corp スピンデバイス
US7598579B2 (en) * 2007-01-30 2009-10-06 Magic Technologies, Inc. Magnetic tunnel junction (MTJ) to reduce spin transfer magnetization switching current
US8542524B2 (en) * 2007-02-12 2013-09-24 Avalanche Technology, Inc. Magnetic random access memory (MRAM) manufacturing process for a small magnetic tunnel junction (MTJ) design with a low programming current requirement
US7869266B2 (en) * 2007-10-31 2011-01-11 Avalanche Technology, Inc. Low current switching magnetic tunnel junction design for magnetic memory using domain wall motion
US20090218645A1 (en) * 2007-02-12 2009-09-03 Yadav Technology Inc. multi-state spin-torque transfer magnetic random access memory
US8058697B2 (en) * 2007-03-26 2011-11-15 Magic Technologies, Inc. Spin transfer MRAM device with novel magnetic synthetic free layer
US7830641B2 (en) * 2007-04-17 2010-11-09 Hitachi Global Storage Technologies Netherlands B.V. Tunneling magnetoresistive (TMR) sensor with a Co-Fe-B free layer having a negative saturation magnetostriction
US20080273375A1 (en) * 2007-05-02 2008-11-06 Faiz Dahmani Integrated circuit having a magnetic device
US20080272448A1 (en) * 2007-05-02 2008-11-06 Faiz Dahmani Integrated circuit having a magnetic tunnel junction device
US7682841B2 (en) * 2007-05-02 2010-03-23 Qimonda Ag Method of forming integrated circuit having a magnetic tunnel junction device
US8559141B1 (en) 2007-05-07 2013-10-15 Western Digital (Fremont), Llc Spin tunneling magnetic element promoting free layer crystal growth from a barrier layer interface
US7573736B2 (en) * 2007-05-22 2009-08-11 Taiwan Semiconductor Manufacturing Company Spin torque transfer MRAM device
US7742328B2 (en) * 2007-06-15 2010-06-22 Grandis, Inc. Method and system for providing spin transfer tunneling magnetic memories utilizing non-planar transistors
US7688616B2 (en) * 2007-06-18 2010-03-30 Taiwan Semicondcutor Manufacturing Company, Ltd. Device and method of programming a magnetic memory element
US7957179B2 (en) * 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
US7982275B2 (en) 2007-08-22 2011-07-19 Grandis Inc. Magnetic element having low saturation magnetization
US8100228B2 (en) * 2007-10-12 2012-01-24 D B Industries, Inc. Portable anchorage assembly
US20090097303A1 (en) * 2007-10-15 2009-04-16 Honeywell International Inc. MRAM with Resistive Property Adjustment
FR2924851B1 (fr) * 2007-12-05 2009-11-20 Commissariat Energie Atomique Element magnetique a ecriture assistee thermiquement.
US20090174971A1 (en) * 2008-01-03 2009-07-09 Yoshihiro Tsuchiya Cpp-type magneto resistive effect element having a pair of magnetic layers
US8545999B1 (en) * 2008-02-21 2013-10-01 Western Digital (Fremont), Llc Method and system for providing a magnetoresistive structure
US8802451B2 (en) 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
JPWO2009110119A1 (ja) 2008-03-06 2011-07-14 富士電機ホールディングス株式会社 強磁性トンネル接合素子および強磁性トンネル接合素子の駆動方法
KR101586271B1 (ko) * 2008-04-03 2016-01-20 삼성전자주식회사 자기 메모리 소자 및 그 정보 쓰기 및 읽기 방법
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US7999336B2 (en) 2008-04-24 2011-08-16 Seagate Technology Llc ST-RAM magnetic element configurations to reduce switching current
US7852663B2 (en) * 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US7855911B2 (en) * 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US20090303779A1 (en) * 2008-06-05 2009-12-10 Young-Shying Chen Spin Torque Transfer MTJ Devices with High Thermal Stability and Low Write Currents
US7804709B2 (en) * 2008-07-18 2010-09-28 Seagate Technology Llc Diode assisted switching spin-transfer torque memory unit
US8223532B2 (en) * 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
US8054677B2 (en) 2008-08-07 2011-11-08 Seagate Technology Llc Magnetic memory with strain-assisted exchange coupling switch
US7935435B2 (en) 2008-08-08 2011-05-03 Seagate Technology Llc Magnetic memory cell construction
US7881098B2 (en) * 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7894248B2 (en) * 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US8482966B2 (en) * 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
US7985994B2 (en) 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US7940551B2 (en) * 2008-09-29 2011-05-10 Seagate Technology, Llc STRAM with electronically reflective insulative spacer
US7746687B2 (en) * 2008-09-30 2010-06-29 Seagate Technology, Llc Thermally assisted multi-bit MRAM
US8487390B2 (en) * 2008-10-08 2013-07-16 Seagate Technology Llc Memory cell with stress-induced anisotropy
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8089132B2 (en) 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US8039913B2 (en) * 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US8217478B2 (en) * 2008-10-10 2012-07-10 Seagate Technology Llc Magnetic stack with oxide to reduce switching current
US20100091564A1 (en) * 2008-10-10 2010-04-15 Seagate Technology Llc Magnetic stack having reduced switching current
US20100102405A1 (en) * 2008-10-27 2010-04-29 Seagate Technology Llc St-ram employing a spin filter
US9165625B2 (en) * 2008-10-30 2015-10-20 Seagate Technology Llc ST-RAM cells with perpendicular anisotropy
US7829964B2 (en) * 2008-10-31 2010-11-09 Industrial Technology Research Institute Magnetic memory element utilizing spin transfer switching
US8045366B2 (en) * 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) * 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8289756B2 (en) 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
US7940600B2 (en) 2008-12-02 2011-05-10 Seagate Technology Llc Non-volatile memory with stray magnetic field compensation
US7859892B2 (en) * 2008-12-03 2010-12-28 Seagate Technology Llc Magnetic random access memory with dual spin torque reference layers
US8184476B2 (en) * 2008-12-26 2012-05-22 Everspin Technologies, Inc. Random access memory architecture including midpoint reference
US7826259B2 (en) * 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US8053255B2 (en) 2009-03-03 2011-11-08 Seagate Technology Llc STRAM with compensation element and method of making the same
US8344433B2 (en) * 2009-04-14 2013-01-01 Qualcomm Incorporated Magnetic tunnel junction (MTJ) and methods, and magnetic random access memory (MRAM) employing same
US7936598B2 (en) * 2009-04-28 2011-05-03 Seagate Technology Magnetic stack having assist layer
KR101042225B1 (ko) * 2009-04-29 2011-06-20 숭실대학교산학협력단 스핀 조절 장치
US20100315869A1 (en) * 2009-06-15 2010-12-16 Magic Technologies, Inc. Spin torque transfer MRAM design with low switching current
US8381391B2 (en) 2009-06-26 2013-02-26 Western Digital (Fremont), Llc Method for providing a magnetic recording transducer
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
US8183653B2 (en) * 2009-07-13 2012-05-22 Seagate Technology Llc Magnetic tunnel junction having coherent tunneling structure
US7999337B2 (en) * 2009-07-13 2011-08-16 Seagate Technology Llc Static magnetic field assisted resistive sense element
US8102703B2 (en) * 2009-07-14 2012-01-24 Crocus Technology Magnetic element with a fast spin transfer torque writing procedure
US8498084B1 (en) 2009-07-21 2013-07-30 Western Digital (Fremont), Llc Magnetoresistive sensors having an improved free layer
US8194365B1 (en) 2009-09-03 2012-06-05 Western Digital (Fremont), Llc Method and system for providing a read sensor having a low magnetostriction free layer
US8445979B2 (en) 2009-09-11 2013-05-21 Samsung Electronics Co., Ltd. Magnetic memory devices including magnetic layers separated by tunnel barriers
US8422285B2 (en) * 2009-10-30 2013-04-16 Grandis, Inc. Method and system for providing dual magnetic tunneling junctions usable in spin transfer torque magnetic memories
US8469832B2 (en) * 2009-11-03 2013-06-25 Wonderland Nurserygoods Company Limited Swing apparatus with detachable infant holding device
KR101658394B1 (ko) * 2009-12-15 2016-09-22 삼성전자 주식회사 자기터널접합 소자 및 그 제조방법과 자기터널접합 소자를 포함하는 전자소자
US9130151B2 (en) 2010-01-11 2015-09-08 Samsung Electronics Co., Ltd. Method and system for providing magnetic tunneling junctions usable in spin transfer torque magnetic memories
US8254162B2 (en) * 2010-01-11 2012-08-28 Grandis, Inc. Method and system for providing magnetic tunneling junctions usable in spin transfer torque magnetic memories
US8891290B2 (en) * 2010-03-17 2014-11-18 Samsung Electronics Co., Ltd. Method and system for providing inverted dual magnetic tunneling junction elements
KR101586380B1 (ko) 2010-03-29 2016-01-19 삼성전자주식회사 자기 메모리 소자 및 그 형성방법
US8508221B2 (en) 2010-08-30 2013-08-13 Everspin Technologies, Inc. Two-axis magnetic field sensor having reduced compensation angle for zero offset
JP2012059906A (ja) 2010-09-09 2012-03-22 Sony Corp 記憶素子、メモリ装置
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8422277B2 (en) 2010-11-04 2013-04-16 Seagate Technology Llc Field assisted switching of a magnetic memory element
US8508973B2 (en) 2010-11-16 2013-08-13 Seagate Technology Llc Method of switching out-of-plane magnetic tunnel junction cells
US8405171B2 (en) 2010-11-16 2013-03-26 Seagate Technology Llc Memory cell with phonon-blocking insulating layer
US8830734B2 (en) 2010-11-19 2014-09-09 Seagate Technology Llc Using a nearby cell to provide field assisted switching in a magnetic memory array
US8427791B2 (en) * 2010-11-23 2013-04-23 HGST Netherlands B.V. Magnetic tunnel junction having a magnetic insertion layer and methods of producing the same
EP2477227B1 (en) * 2011-01-13 2019-03-27 Crocus Technology S.A. Magnetic tunnel junction comprising a polarizing layer
WO2012108276A1 (ja) * 2011-02-09 2012-08-16 日本電気株式会社 熱電変換素子、熱電変換素子の製造方法および熱電変換方法
US8570691B2 (en) 2011-04-07 2013-10-29 HGST Netherlands B.V. TMR sensor film using a tantalum insertion layer and systems thereof
US20120267733A1 (en) * 2011-04-25 2012-10-25 International Business Machines Corporation Magnetic stacks with perpendicular magnetic anisotropy for spin momentum transfer magnetoresistive random access memory
JP5987242B2 (ja) * 2011-05-23 2016-09-07 日本電気株式会社 熱電変換素子および熱電変換方法
US8686484B2 (en) 2011-06-10 2014-04-01 Everspin Technologies, Inc. Spin-torque magnetoresistive memory element and method of fabricating same
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates
US8823118B2 (en) 2012-01-05 2014-09-02 Headway Technologies, Inc. Spin torque transfer magnetic tunnel junction fabricated with a composite tunneling barrier layer
US8900884B2 (en) * 2012-06-18 2014-12-02 Headway Technologies, Inc. MTJ element for STT MRAM
US8890267B2 (en) * 2012-12-03 2014-11-18 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having a graded magnetic free layer
US9029965B2 (en) * 2012-12-03 2015-05-12 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having a thermally stable and easy to switch magnetic free layer
US8796796B2 (en) * 2012-12-20 2014-08-05 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having improved polarization enhancement and reference layers
US9070381B1 (en) 2013-04-12 2015-06-30 Western Digital (Fremont), Llc Magnetic recording read transducer having a laminated free layer
KR101636492B1 (ko) * 2013-07-31 2016-07-20 한양대학교 산학협력단 메모리 소자
US9373781B2 (en) 2013-11-12 2016-06-21 Samsung Electronics Co., Ltd. Dual perpendicular magnetic anisotropy magnetic junction usable in spin transfer torque magnetic random access memory applications
TWI569484B (zh) * 2014-01-24 2017-02-01 國立臺灣大學 具超晶格勢壘之磁穿隧接面及包含具超晶格勢壘磁穿隧接面之裝置
US9412399B2 (en) * 2014-09-17 2016-08-09 HGST Netherlands B.V. Underlayer for reference layer of polycrystalline CPP GMR sensor stack
KR102238527B1 (ko) * 2014-09-29 2021-04-09 삼성전자주식회사 수직 자기 터널 접합 패턴을 포함하는 자기 기억 소자
EP3314676A4 (en) * 2015-06-26 2019-02-20 Intel Corporation PERPENDICULAR MAGNETIC MEMORY HAVING SYMMETRIC FIXED LAYERS
KR102451098B1 (ko) 2015-09-23 2022-10-05 삼성전자주식회사 자기 메모리 장치 및 이의 제조 방법
US9831422B2 (en) * 2015-10-21 2017-11-28 Samsung Electronics Co., Ltd. Magnetic memory devices having perpendicular magnetic tunnel junction
KR102433703B1 (ko) * 2015-11-30 2022-08-19 에스케이하이닉스 주식회사 전자 장치
US10483320B2 (en) 2015-12-10 2019-11-19 Everspin Technologies, Inc. Magnetoresistive stack with seed region and method of manufacturing the same
EP3284091B1 (en) 2015-12-10 2021-08-18 Everspin Technologies, Inc. Magnetoresistive stack, seed region therefor and method of manufacturing same
US10050192B2 (en) 2015-12-11 2018-08-14 Imec Vzw Magnetic memory device having buffer layer
US10833253B2 (en) 2016-02-05 2020-11-10 International Business Machines Corporation Low magnetic moment materials for spin transfer torque magnetoresistive random access memory devices
US10361361B2 (en) * 2016-04-08 2019-07-23 International Business Machines Corporation Thin reference layer for STT MRAM
US10325639B2 (en) 2017-11-20 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Initialization process for magnetic random access memory (MRAM) production
JP2019165076A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 磁気記憶装置
US10522746B1 (en) 2018-08-07 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction devices for magnetic random access memory (MRAM)
US10797225B2 (en) 2018-09-18 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction (DMTJ) stack design
CN112736192B (zh) * 2019-10-14 2023-04-18 上海磁宇信息科技有限公司 具有双势垒层的磁性隧道结结构及磁性随机存储器
US20230176111A1 (en) * 2020-04-29 2023-06-08 University Of Southern California Magneto-electric sensor for hardware trojan detection
US20220302368A1 (en) * 2021-03-17 2022-09-22 International Business Machines Corporation Low ra narrow base modified double magnetic tunnel junction structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003281705A (ja) * 2002-03-25 2003-10-03 Hitachi Ltd 磁気ヘッド、磁気ヘッドジンバルアッセンブリ、磁気記録再生装置及び磁性メモリ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400750B2 (ja) * 1999-07-23 2003-04-28 ティーディーケイ株式会社 トンネル磁気抵抗効果型ヘッドの製造方法
JP2001250208A (ja) * 2000-03-02 2001-09-14 Sony Corp 磁気抵抗効果素子
US6714444B2 (en) * 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
JP3906139B2 (ja) * 2002-10-16 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ
US6800565B2 (en) * 2003-01-13 2004-10-05 Veeco Instruments, Inc. Method of forming thin oxidation layer by cluster ion beam
US6794697B1 (en) * 2003-10-01 2004-09-21 Hewlett-Packard Development Company, L.P. Asymmetric patterned magnetic memory
JP2006093432A (ja) 2004-09-24 2006-04-06 Sony Corp 記憶素子及びメモリ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003281705A (ja) * 2002-03-25 2003-10-03 Hitachi Ltd 磁気ヘッド、磁気ヘッドジンバルアッセンブリ、磁気記録再生装置及び磁性メモリ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012504348A (ja) * 2008-09-29 2012-02-16 シーゲイト テクノロジー エルエルシー 補償素子を有するｓｔｒａｍ
JP2011003617A (ja) * 2009-06-16 2011-01-06 Sony Corp 記憶素子及びメモリ
JP2012059957A (ja) * 2010-09-09 2012-03-22 Sony Corp 記憶素子及びメモリ
US8853806B2 (en) 2010-09-09 2014-10-07 Sony Corporation Memory element and memory
JP2012104825A (ja) * 2010-11-05 2012-05-31 Grandis Inc スイッチングが改良されたハイブリッド磁気トンネル接合要素を提供するための方法およびシステム
JP2014120707A (ja) * 2012-12-19 2014-06-30 Samsung Electronics Co Ltd 改良型特性を有する磁気接合を提供する方法およびシステム

Also Published As

Publication number Publication date
EP1839329A2 (en) 2007-10-03
WO2006071724A2 (en) 2006-07-06
CN101133476A (zh) 2008-02-27
JP5101298B2 (ja) 2012-12-19
US20060141640A1 (en) 2006-06-29
WO2006071724A3 (en) 2007-06-07
US7241631B2 (en) 2007-07-10
KR20070106701A (ko) 2007-11-05

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