JP2008207357A - サーマルヘッド駆動回路及びそれを用いたプリンタ - Google Patents
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Abstract
【解決手段】1ラインを印刷するM個のサーマルヘッド321〜322Nを駆動するサーマルヘッド駆動回路において、M個のサーマルヘッドに供給する印刷データそれぞれに対する遅延時間を異ならせる遅延手段23を有し、遅延時間は、奇数番目のサーマルヘッドに対してはMの値が増加するほど増大又は減少し、偶数番目のサーマルヘッドに対してはMの値が増加するほど減少又は増大する設定とした。
【選択図】図1
Description
前記M個のサーマルヘッド(321〜322N)に供給する印刷データそれぞれに対する遅延時間を異ならせる遅延手段(23)を有し、
前記遅延時間は、奇数番目のサーマルヘッドに対してはMの値が増加するほど増大又は減少し、偶数番目のサーマルヘッドに対してはMの値が増加するほど減少又は増大する設定としたことにより、サーマルヘッド基板の位置に対して温度勾配が平坦となり印刷むらの発生を低減できる。
前記遅延手段(23)は、前記M個のサーマルヘッドを複数グループに分け、各グループで奇数番目のサーマルヘッドに対しMの値が増加するほど増大又は減少する遅延量を設定し、前記各グループで偶数番目のサーマルヘッドに対しMの値が増加するほど減少又は増大する遅延量を設定した構成とすることができる。
前記遅延手段(23)は、前記M個の印刷データを供給されるM個の論理積回路(271〜272N)と、
ラッチ信号を順次遅延して奇数番目の論理積回路に供給する縦続接続された複数の遅延素子(291〜29N−1)と、
前記ラッチ信号を順次遅延して偶数番目の論理積回路に供給する縦続接続された複数の遅延素子(29N〜292N−1)とを有し、
前記M個の論理積回路(271〜272N)の出力する印刷データを前記M個のサーマルヘッド(321〜322N)に供給する構成とすることができる。
図1は、本発明のサーマルヘッド駆動回路の一実施形態の回路構成図を示す。同図中、サーマルヘッド駆動回路20は半導体集積回路化されており、シリアル/パラレル変換部22と、遅延ラッチ部23と、出力部24とより構成されている。入力端子25からは印刷データがシリアルに入力され、シリアル/パラレル変換部22に供給される。
図3は、本発明のサーマルヘッド駆動回路を用いたプリンタの一実施形態のブロック図を示す。同図中、サーマルヘッド駆動回路20A,20B,20Cそれぞれは図1に示すサーマルヘッド駆動回路20と同一構成であり、それぞれにはサーマルヘッド基板34に配設されたサーマルヘッド321〜322Nが接続されている。サーマルヘッド駆動回路20A,20B,20Cそれぞれは隣接して設けられ各サーマルヘッド駆動回路20A,20B,20Cに接続されるサーマルヘッド321〜322Nが一列に並ぶようにサーマルヘッド基板34A,34B,34Cが配置されている。
図1に示すサーマルヘッド駆動回路では、図4に出力順序を番号で示すように、例えば144ビット分の出力端子311〜31144を1つのグループとし、このグループ内で奇数番目の出力端子では出力端子311側から出力端子31143側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子31144側から出力端子312側に向けて順に印刷データの各ビットを出力するようにしている。
22 シリアル/パラレル変換部
23 遅延ラッチ部
24 出力部
25,26,28 入力端子
271〜272N アンド回路
291〜292N−1 遅延素子
301〜302N 出力FET
311〜312N 出力端子
321〜322N サーマルヘッド
33 電源
34 サーマルヘッド基板
Claims (4)
- 1ラインを印刷するM個のサーマルヘッドを駆動するサーマルヘッド駆動回路において、
前記M個のサーマルヘッドに供給する印刷データそれぞれに対する遅延時間を異ならせる遅延手段を有し、
前記遅延時間は、奇数番目のサーマルヘッドに対してはMの値が増加するほど増大又は減少し、偶数番目のサーマルヘッドに対してはMの値が増加するほど減少又は増大する設定とした
ことを特徴とするサーマルヘッド駆動回路。 - 請求項1記載のサーマルヘッド駆動回路において、
前記遅延手段は、前記M個のサーマルヘッドを複数グループに分け、各グループで奇数番目のサーマルヘッドに対しMの値が増加するほど増大又は減少する遅延量を設定し、前記各グループで偶数番目のサーマルヘッドに対しMの値が増加するほど減少又は増大する遅延量を設定した
ことを特徴とするサーマルヘッド駆動回路。 - 請求項1記載のサーマルヘッド駆動回路において、
前記遅延手段は、前記M個の印刷データを供給されるM個の論理積回路と、
ラッチ信号を順次遅延して奇数番目の論理積回路に供給する縦続接続された複数の遅延素子と、
前記ラッチ信号を順次遅延して偶数番目の論理積回路に供給する縦続接続された複数の遅延素子とを有し、
前記M個の論理積回路の出力する印刷データを前記M個のサーマルヘッドに供給することを特徴とするサーマルヘッド駆動回路。 - 請求項1乃至3のいずれか1項記載のサーマルヘッド駆動回路とM個のサーマルヘッドを複数一列に並べて配設されたことを特徴とするプリンタ。
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