JP2008207357A5 - - Google Patents

Claims (6)

1. １ラインを印刷するＭ個のサーマルヘッドを駆動するサーマルヘッド駆動回路において、
   前記Ｍ個のサーマルヘッドのそれぞれに対応して供給されるＭビットの印刷データのそれぞれに対する遅延時間を異ならせる遅延手段を有し、
   前記遅延時間は、前記Ｍ個のサーマルヘッドのうちの奇数番目のサーマルヘッドに対しては番号が増加するほど増大し、前記Ｍ個のサーマルヘッドのうちの偶数番目のサーマルヘッドに対しては番号が増加するほど減少する設定としたことを特徴とするサーマルヘッド駆動回路。
2. 請求項１記載のサーマルヘッド駆動回路において、
   前記遅延手段は、前記Ｍ個のサーマルヘッドを複数のグループに分け、各グループで奇数番目のサーマルヘッドに対し番号が増加するほど増大する遅延時間を設定し、前記各グループで偶数番目のサーマルヘッドに対し番号が増加するほど減少する遅延時間を設定したことを特徴とするサーマルヘッド駆動回路。
3. １ラインを印刷するＭ個のサーマルヘッドを駆動するサーマルヘッド駆動回路において、
   前記Ｍ個のサーマルヘッドのそれぞれに対応して供給されるＭビットの印刷データのそれぞれに対する遅延時間を異ならせる遅延手段を有し、
   前記遅延時間は、前記Ｍ個のサーマルヘッドのうちの奇数番目のサーマルヘッドに対しては番号が増加するほど減少し、前記Ｍ個のサーマルヘッドのうちの偶数番目のサーマルヘッドに対しては番号が増加するほど増大する設定としたことを特徴とするサーマルヘッド駆動回路。
4. 請求項３記載のサーマルヘッド駆動回路において、
   前記遅延手段は、前記Ｍ個のサーマルヘッドを複数のグループに分け、各グループで奇数番目のサーマルヘッドに対し番号が増加するほど減少する遅延時間を設定し、前記各グループで偶数番目のサーマルヘッドに対し番号が増加するほど増大する遅延時間を設定したことを特徴とするサーマルヘッド駆動回路。
5. 請求項１または３記載のサーマルヘッド駆動回路において、
   前記遅延手段は、
   対応する前記Ｍビットの印刷データが供給されるＭ個の論理積回路と、
   ラッチ信号を順次遅延して前記Ｍ個の論理積回路のうちの奇数番目の対応する論理積回路に供給する縦続接続された複数の第１の遅延素子と、
   前記ラッチ信号を順次遅延して前記Ｍ個の論理積回路のうちの偶数番目の対応する論理積回路に供給する縦続接続された複数の第２の遅延素子とを有し、
   前記Ｍ個の論理積回路は、対応する遅延された前記ラッチ信号に応じて、対応する前記Ｍビットの印刷データを出力するとともに、出力された前記Ｍビットの印刷データを、対応する前記Ｍ個のサーマルヘッドに供給することを特徴とするサーマルヘッド駆動回路。
6. 請求項１乃至５のいずれか１項記載のサーマルヘッド駆動回路と、該サーマルヘッド駆動回路に接続され、一列に並べて配設されたＭ個のサーマルヘッドとを備えたことを特徴とするプリンタ。