JP2009292146A5 - - Google Patents

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上記課題を解決するための本発明は、複数の記録素子を備える第１の記録素子列と、
複数の記録素子を備える第２の記録素子列と、前記第１の記録素子列に含まれる複数の記録素子を予め定められた数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第１の駆動回路と、前記第２の記録素子列に含まれる複数の記録素子を前記予め定められた数より多い数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第２の駆動回路と、前記第１の記録素子列に属する記録素子を駆動するためのデータと前記第２の記録素子列に属する記録素子を駆動するための一部のデータとを保持する第１のシフトレジスタ回路と、前記一部のデータ以外の、前記第２の記録素子列に属する記録素子を駆動するためのデータを保持する第２のシフトレジスタ回路とを有することを特徴とする記録素子基板である。

Claims (8)

  1. 複数の記録素子を備える第１の記録素子列と、
    複数の記録素子を備える第２の記録素子列と、
    前記第１の記録素子列に含まれる複数の記録素子を予め定められた数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第１の駆動回路と、
    前記第２の記録素子列に含まれる複数の記録素子を前記予め定められた数より多い数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第２の駆動回路と、
    前記第１の記録素子列に属する記録素子を駆動するためのデータと前記第２の記録素子列に属する記録素子を駆動するための一部のデータとを保持する第１のシフトレジスタ回路と、
    前記一部のデータ以外の、前記第２の記録素子列に属する記録素子を駆動するためのデータを保持する第２のシフトレジスタ回路とを有することを特徴とする記録素子基板。
  2. 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路が保持するデータに、前記第１の記録素子列と前記第２の記録素子列とを構成するグループに属する記録素子の中から駆動すべき記録素子を選択する情報が、それぞれ含まれることを特徴とする請求項１に記載の記録素子基板。
  3. 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路に対し、外部から入力する信号線をそれぞれ備えることを特徴とする請求項１に記載の記録素子基板。
  4. 前記第１のシフトレジスタ回路が保持する予め定められたビットのうち予め定められたビットの範囲のデータを前記第１の駆動回路へ出力し、前記予め定められたビットの範囲の以外のデータを前記第２の駆動回路へ出力するラッチ回路を備えることを特徴とする請求項１に記載の記録素子基板。
  5. 前記第１の駆動回路で実行される時分割数と前記第２の駆動回路で実行される時分割数は等しいことを特徴とする請求項１に記載の記録素子基板。
  6. 請求項１乃至５のいずれか１項に記載の記録素子基板を有することを特徴とする記録ヘッド。
  7. 請求項６に記載の記録ヘッドを装着が可能なキャリッジを備えることを特徴とする記録装置。
  8. 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路にそれぞれ保持するデータを生成する回路を備えることを特徴とする請求項７に記載の記録装置。
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