JP2009292146A - 記録素子基板、記録ヘッド、記録装置 - Google Patents

Abstract

【課題】異なる数の記録素子が配置された複数の記録素子列を備えた素子基板において、各記録素子へ効率良くデータ転送すること及び回路レイアウトを効率良く行うことを可能にすることである。
【解決手段】この課題を達成するために、素子基板に以下の構成を備える。即ち、相対的に多数の記録素子が配列された第１の記録素子列と、前記第１の記録素子列と長さが等しく相対的に少数の記録素子が配列された第２の記録素子列とを並行に備える。また、前記素子基板に備えられた記録素子列の数と同数の複数のシフトレジスタを備える。前記複数のシフトレジスタは、第１の記録素子列の記録素子を駆動するための一部のデータと第２の記録素子列の記録素子を駆動するためのデータとを保持するシフトレジスタを有する。さらに、第１の記録素子列の記録素子を駆動するための一部のデータ以外のデータを保持するシフトレジスタとを有する。
【選択図】 図１

Description

本発明は配列された記録素子の数が異なる複数の記録素子列を備えた記録素子基板、記録ヘッド、記録装置に関する。

サーマルインクジェット方式に従ってインクを吐出して記録媒体に記録を行う記録ヘッドは、発熱抵抗素子からなるヒータを記録ヘッドにおける記録素子の構成要素として備えている。さらに、ヒータを駆動するためのドライバ及びそのドライバを記録データに応じて選択的に駆動するためのロジック回路が、その記録ヘッドの同一素子基板上に形成されている。

サーマルインクジェット方式のカラーインクジェット記録装置は年々高解像度化している。これに伴い、記録ヘッドの吐出口の配置密度は、６００ｄｐｉから９００ｄｐｉ、さらには１２００ｄｐｉでインクを吐出させることができるようになっており、このような高密度の吐出口を備えた記録ヘッドが知られている。

また、グレー画像及びカラーフォト画像におけるハーフトーン部及びハイライト部での粒状性を軽減することが要求されている。このため、画像を形成するために吐出されるインク滴（液滴）の大きさは、例えばカラーインクを吐出させる記録ヘッドにおいては、数年前までは１５ｐｌ程度であったが、近年、５ｐｌさらには２ｐｌと年々小さくなる傾向にある。

このような小液滴のインクを吐出する吐出口が高密度に配置された高解像度の記録ヘッドは、高品位なカラーグラフィック画像やフォト画像を記録する際の、高画質な記録を行うというユーザのニーズを満たしている。しかし、帳票におけるカラーグラフを記録する際など、高解像度で記録することが要求されない代わりに高速で記録することが要求される場合、小液滴のインクにより記録するために記録走査数が増大して高速で記録するという要求に応えられない場合があった。

そこで、このような高速記録の要求にも応えるため、高画質な記録を行うための小液滴のインクと高速で記録するための大液滴のインクを吐出する記録ヘッドが提案されている。また、１つの吐出口に対して複数のヒータを配置しこの複数のヒータにより吐出量を変調するものや、１つの素子基板内に吐出量の異なる複数の吐出口を配置する記録ヘッドも知られている。

また、異なる吐出量のインクを吐出する複数の吐出口を備える素子基板において、小液滴のインクを吐出する吐出口からなる吐出口列（小液滴吐出口列）と大液滴のインクを吐出する吐出口からなる吐出口列（大液滴吐出口列）とを並列に備えた素子基板がある。このような素子基板において、高速で高画質な記録を可能にするために、小液滴吐出口列における吐出口の配置密度が大液滴吐出口列における吐出口の配置密度よりも高い素子基板がある。このような素子基板として、例えば１インチあたり６００個の吐出口を配置した（配置密度６００ｄｐｉ）大液滴の吐出口列と、その２倍の１インチあたり１２００個の吐出口を配置した（配置密度１２００ｄｐｉ）小液滴の吐出口列とを備える素子基板がある。このような例として、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５に開示した構成が知られている。

特開２００２−３７４１６３号公報 特開平１０−４４４１６号公報 特開２００２−０７９６７２号公報 特開平８−１６９１１６号公報 特表２００３−５０８２５７号公報

近年のインクジェット記録装置は、高画質の画像を記録するために、小液滴のインクを吐出するようになっている。一方で、記録速度の高速化も求められているが、単純に同じ画像を形成するためには同じインク量が必要になるため、吐出するインクの小液滴化を行い吐出するインクのサイズが１／２になれば単純には記録速度が１／２になる。

記録速度の低下を防ぐために同じ時間で同じインクの量を吐出するためには、ヒータ数を２倍にする必要がある。ヒータの配置密度を変えずにヒータ数を２倍にするとヒータが配置される素子基板のサイズが２倍以上に大きくなってしまう。さらに、素子基板を大きくしてしまうだけでなく、記録装置内を高速で移動する記録ヘッドの大型化、記録装置の大型化、振動及び騒音の増加を招いてしまう。このため、ヒータの配置密度を高くする必要がある。

一方、安定したインクの吐出を行うためには、ヒータに安定した電圧を印加しなければならない。全てのヒータを同時に駆動すると一度に大きな電流が流れ、配線抵抗により大きく電圧が降下する。そのため、素子基板が備える複数のヒータを複数のブロックに分割し、時間を分けて順次ブロックごとにヒータを駆動することで安定したインクの吐出を行う時分割駆動方式がある。

高速で記録を行うためには、小液滴のインクを吐出する吐出口のみを備えた記録ヘッドを用いるよりも、大液滴のインクを吐出する吐出口をさらに備えた記録ヘッドを用いる方が有利である。近年のインクジェット記録装置は、小液滴吐出口列と大液滴吐出口列を並行に配列した素子基板を備えた記録ヘッドを用い、小液滴のインクを吐出する吐出口と大液滴のインクを吐出する吐出口とを選択的に駆動させて高速記録と高画質記録の両立を図っている。しかしながら、高速記録と高画質記録とを両立させるためには、素子基板に実装する吐出口及びヒータの数を増加する必要がある。

また、高速で記録を行うために記録データを転送するクロックの周波数を高くする方法がある。通常、そのクロックは記録装置本体から記録ヘッドに供給されるため、記録中に移動する記録ヘッドと記録装置本体とはフレキシブルケーブル等の比較的長いケーブルで接続される。このケーブルには高電流が近接して流れることになり、ケーブルによって伝送される信号にはノイズが重畳しやすくなる。そして、ケーブルのインダクタンス成分によってパルス波形の立ち上がりや立下りが長くなる（波形がなまる）。このことは、クロックの周期が短くなる程、相対的に変動の割合が大きくなるために無視できないものとなり、記録ヘッド側で信号を正確に受信できなくなり、誤動作を引き起こす恐れがある。また、高い周波数のクロックを用いて信号を伝送した場合、ケーブルがアンテナとして作用して放射ノイズが発生する恐れもある。この放射ノイズは周囲の機器に誤動作を発生させるおそれもある。

配置密度６００ｄｐｉの大液滴吐出口列と、吐出口数がその２倍で配置密度もその２倍の配置密度１２００ｄｐｉの小液滴吐出口列とを同一基板上に備えた素子基板を例に挙げて述べる。この素子基板では、１画素１ビットで記録するなら、ヒータ数がそのまま記録データのビット数となるため、配置密度６００ｄｐｉの吐出口列に必要なデータ量に対して、配置密度１２００ｄｐｉの吐出口列に必要なデータ量は２倍になる。このデータ量の差はデータ転送速度に直接関係する。吐出口列に対応した記録データ毎にクロック信号を持てば個別の駆動周波数でヒータを駆動することが可能になり、時分割数やデータ量が異なる場合でもほぼ同じ時間内でデータ転送することが可能になる。６００ｄｐｉと１２００ｄｐｉの配置密度の吐出口列が混在する場合、６００ｄｐｉの吐出口列のヒータに対して２倍の速度で１２００ｄｐｉの吐出口列のヒータにデータ転送すれば、ほぼ同じ時間でデータ転送をすることが可能となる。

しかし、吐出口列に対応した記録データ毎にクロック信号を持つと、記録ヘッドのパッド数の増大や記録ヘッドと記録装置本体との信号線の本数の増大という問題が生じる。更にはパッド数及び信号線の本数の増大により素子基板、記録ヘッド、記録装置本体も含めて装置が大型化するという問題も生じる。

そこで、配列密度が異なる吐出口列を複数列有し、時分割駆動を行う素子基板では以下の構成を有している。即ち、クロック（ＣＬＫ）を共通とし、データ転送速度は転送に使われるシフトレジスタが保持するデータのビット数に比例した速度とする。高密度吐出口列と低密度吐出口列とはそれぞれが備えるシフトレジスタが保持するデータのビット数に差がある。このビット数の差異から、データ転送速度差が発生し、ビット数の多い高密度吐出口列の転送速度に速度が制限されることとなる。例えば、転送に使われるシフトレジスタのビット数は、６００ｄｐｉの吐出口列に対応するシフトレジスタが７ビット（記録データ５ビット、ブロック制御データ２ビット）とする。また、１２００ｄｐｉの吐出口列に対応するシフトレジスタが１２ビット（記録データ１０ビット、ブロック制御データ２ビット）とする。この条件で、７ビットのシフトレジスタにおけるデータの転送においても、１２ビットのシフトレジスタのデータの転送速度とあわせるため、本来のデータ転送速度の７／１２のデータ転送速度でデータの転送を行うことになるという問題があった。

また、シフトレジスタの回路パターンの面積はそのビット数に対応するため、高密度吐出口列に対応するシフトレジスタと低密度吐出口列に対応するシフトレジスタとでビット数が異なると回路パターンの面積も異なるので、回路レイアウトの非効率化を招く。記録ヘッドも小型化される傾向にあり、より一層の回路レイアウトの効率化が望まれている。

そこで、本発明の目的は、異なる数の記録素子が配置された複数の記録素子列を備えた素子基板において、回路レイアウトが効率良く行われ、各記録素子へ効率良くデータ転送することを可能にすることである。

上記課題を解決するための本発明は、複数の記録素子を備える第１の記録素子列と、複数の記録素子を備える第２の記録素子列と、前記第１の記録素子列に含まれる複数の記録素子を予め定められた数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第１の駆動回路と、前記第２の記録素子列に含まれる複数の記録素子を前記予め定められた数より多い数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第２の駆動回路と、前記第１の記録素子列に属する記録素子を駆動するためのデータと前記第２の記録素子列に属する記録素子を駆動するためのデータとを保持する第１のシフトレジスタ回路と、前記第２の記録素子列に属する記録素子を駆動するためのデータを保持する第２のシフトレジスタ回路とを有することを特徴とする記録素子基板である。

また、上記課題を解決するための別の本発明は、前記記録素子基板を有する記録ヘッド、及びその記録ヘッドを装着可能なキャリッジを備える記録装置である。

従って本発明によれば、異なる数の記録素子が配置された複数の記録素子列を備えた素子基板において、各記録素子へ効率良くデータ転送すること及び回路レイアウトを効率良く行うことが可能になる。

本発明の実施例１に従う素子基板の概略図である。 本発明の実施例２に従う素子基板の概略図である。 本発明の実施例３に従う素子基板の概略図である。 本発明の実施例４に従う素子基板の概略図である。 時分割駆動方式を採用した記録ヘッド用素子基板のブロック図の一例である。 素子基板の回路構成の一例を示す図である。 素子基板に入力される各種信号のタイミングチャートの一例である。 素子基板の一例を示す斜視図である。 本発明の代表的な実施例であるインクジェット記録装置を示す模式図である。 図９に示すインクジェット記録装置の制御構成を示す図である。 インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジの構成を示す外観斜視図である。 実施例１の素子基板と比較するための素子基板の概略図である。 実施例２の素子基板と比較するための素子基板の概略図である。 実施例３の素子基板と比較するための素子基板の概略図である。 実施例４の素子基板と比較するための素子基板の概略図である。 実施例１及び３に関する図９の制御構成の詳細説明図である。

次に、本発明の実施形態について図面を参照して説明する。

なお、この明細書において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固または不溶化させることが挙げられる。

なお、説明に用いる「素子基板」或は「記録素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。

「素子基板上」とは、単に素子基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子基板上に一体的に形成、製造することを示すものである。

＜インクジェット記録装置＞
本発明の素子基板を備えた記録ヘッドを搭載可能な記録装置について説明する。図９は、本発明の記録ヘッドを搭載可能なインクジェット記録装置の一例を示す説明図である。

図９に示すインクジェット記録装置（以下、単に記録装置ともいう）は、本発明の素子基板を備えた記録ヘッドに、インクを収容する容器と組み合せて、ヘッドカートリッジＨ１０００を構成している。ヘッドカートリッジＨ１０００はキャリッジ１０２に位置決めされて交換可能に搭載されている。キャリッジ１０２には、ヘッドカートリッジＨ１０００上の外部信号入力端子を介して各吐出部に駆動信号等を伝達するための電気接続部が設けられている。

キャリッジ１０２は、主走査方向に延在して記録装置本体に設置されたガイドシャフト１０３に沿って往復移動可能に案内支持されている。そして、キャリッジ１０２はキャリッジモータ１０４によりモータプーリ１０５、従動プーリ１０６及びタイミングベルト１０７等の駆動機構を介して駆動されるとともにその位置及び移動が制御される。

記録媒体１０８は、給紙モータ１３５からギアを介してピックアップローラ１３１を回転させることにより、オートシートフィーダ（ＡＳＦ）１３２から一枚ずつ分離して給紙される。更に搬送ローラ１０９の回転により、ヘッドカートリッジＨ１０００の吐出口面と対向する位置（プリント部）を通って搬送（副走査）される。搬送ローラ１０９は搬送モータ１３４の回転によりギアを介して行われる。その際、給紙されたかどうかの判定と給紙時の頭出し位置の確定は、ペーパエンドセンサ１３３を記録媒体１０８が通過した時点で行われる。

なお、記録媒体１０８は、プリント部において平坦なプリント面を形成するように、その裏面をプラテン（不図示）により支持されている。この場合、キャリッジ１０２に搭載されたヘッドカートリッジＨ１０００は、それらの吐出口面がキャリッジ１０２から下方へ突出して前記２組の搬送ローラ対の間で記録媒体１０８と平行になるように保持されている。

ヘッドカートリッジＨ１０００は、記録ヘッド部における吐出口の並び方向がキャリッジ１０２の走査方向に対して交差する方向になるようにキャリッジ１０２に搭載され、これらの吐出口列から液体を吐出して記録を行う。

＜制御構成＞
次に、上述したインクジェット記録装置の記録制御を実行するための制御構成について説明する。

図１０はインクジェット記録装置の制御回路の構成を示すブロック図である。

図１０において、１７００は記録信号を入力するインタフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するＲＯＭである。また、１７０３は各種データ（ヘッドカートリッジＨ１０００の記録ヘッド３に供給される記録データ等）を保存しておくＤＲＡＭである。１７０４は記録ヘッド３に対する記録データの供給制御を行うゲートアレイ（Ｇ．Ａ．）であり、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッド３を備えたヘッドカートリッジＨ１０００を搬送するためのキャリッジモータ、１３４は記録媒体搬送のための搬送モータである。１７０５は記録ヘッド３を駆動するヘッドドライバ、１７０６は搬送モータ１３４を駆動するためのモータドライバ、１７０７はキャリッジモータ１７１０を駆動するためのモータドライバである。また、１７０８は、電気的接続が正常でない場合にこれを通知するために点灯する等の目的で備えられるＬＥＤである。

上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入力されるとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、モータドライバ１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッド３が駆動され、記録が行われる。

＜ヘッドカートリッジ＞
図１１は、インクタンク６と記録ヘッド３とが一体的に形成されたヘッドカートリッジＨ１０００の構成を示す外観斜視図である。同図において、点線Ｋはインクタンク６と記録ヘッド３の境界線を示すものである。また、５００は吐出口が複数配列してなるインク吐出口列である。インクタンク６に収容されるインクは、不図示のインク供給路を介して記録ヘッド３に供給される。ヘッドカートリッジＨ１０００には、キャリッジ１０２に搭載されたときに、キャリッジ１０２側から供給される電気信号を受け取るための電極（不図示）が設けられている。そして、この電気信号によって記録ヘッド３が駆動されて、吐出口列５００の各吐出口から選択的にインクが吐出される。

＜素子基板＞
次に、本発明の素子基板について説明する。図６は、素子基板の回路構成の一例である。このように、記録ヘッドにおける記録素子としてのヒータとその駆動回路は、半導体プロセス技術を用いて同一基板上に形成されている。

図６において、１１０１は熱エネルギーを発生する為のヒータを示し、１１０２はヒータ１１０１に所望の電流を供給する為のトランジスタ（トランジスタ部）を示す。１１０４は各ヒータ１１０１に電流を供給して記録ヘッドの吐出口からインクを吐出するか否かを指定する記録データを一時的に格納するシフトレジスタを示す。１１０７はシフトレジスタ１１０４に設けられたクロック（ＣＬＫ）入力端子を示し、１１０６はヒータ１１０１をＯＮまたはＯＦＦさせる記録データ（ＤＡＴＡ）をシリアル形式にて入力する記録データ入力端子を示す。１１０３は各ヒータに対する記録データをヒータ毎に保持する為のラッチ回路を示し、１１０８はラッチ回路１１０３にラッチのタイミングを指定するラッチ信号（ＬＴ）を入力するラッチ信号入力端子を示す。１１０９はヒータ１１０１に電流を流すタイミングを決定するスイッチを示し、１１０５はヒータに所定の電圧を印加して電流を供給する為の電源配線を示し、１１１０はトランジスタ１１０２を介してヒータ１１０１の接地を行う接地配線を示す。

図７は、図６に示した素子基板に入力される各種信号のタイミングチャートである。図７を用いて図６に示した素子基板におけるヒータの駆動等について説明する。

クロック入力端子１１０７にはシフトレジスタ１１０４に格納される記録データのビット数分のクロック（ＣＬＫ）が入力される。シフトレジスタ１１０４へのデータ転送は、クロック（ＣＬＫ）の立ち上がりのタイミングに同期して行われるものとする。各ヒータ１１０１をＯＮまたはＯＦＦさせるための記録データ（ＤＡＴＡ）は、記録データ入力端子１１０６から入力される。

ここで簡易的に、シフトレジスタ１１０４に格納される記録データのビット数とヒータ及びヒータを駆動するパワートランジスタ数とが同じであるとした素子基板について説明する。ヒータ１１０１の数の分だけクロック（ＣＬＫ）のパルスを入力し記録データ（ＤＡＴＡ）をシフトレジスタ１１０４に転送した後、ラッチ信号入力端子１１０８からラッチ信号（ＬＴ）を入力し各ヒータに対応した記録データをラッチ回路１１０３に保持する。この後、スイッチ１１０９を適当な時間ＯＮにすれば、スイッチ１１０９がＯＮ状態となっている時間に応じてトランジスタ１１０２及びヒータ１１０１に電源ライン１１０５を通って電流が流れ、その電流はＧＮＤライン１１１０ヘ流れ込む。この時ヒータ１１０１はインクを吐出するために必要な熱を発生し、記録データに対応してインクが記録ヘッドの吐出口から吐出される。

次に、ビット数がヒータ数より少ないシフトレジスタを用いてヒータを駆動する素子基板における時分割駆動方式について図５を用いて説明する。時分割駆動方式とは、同じヒータ列の全てのヒータを同時に駆動するのではなく、ヒータを複数のブロックに分割し、ブロックごとに時間を異ならせてヒータを駆動する駆動方式である。時分割駆動方式によって同時に駆動するヒータ数を減らすことができる。

例えば、同じヒータ列の全てのヒータをＮ個（Ｎ＝２ｎ ただしｎは正の整数とする）のブロックに分割して（Ｎ時分割で）時分割駆動する場合、同じヒータ列の隣接するＮ個のヒータずつ１つのグループとする。また、このヒータ列は、ｍ個のグループから構成されているとする（このヒータ列の合計のヒータ数はＮ×ｍ個）。シフトレジスタ１１０４に入力されるデータは、どのブロックを選択するかのブロック制御データとそのブロックにおける記録データである。図５では、Ｎ＝４であり、４つおきに配置されているヒータが、同時に駆動する。

ブロック制御データはデコーダ１２０３に入力され、このブロック制御データに基づいてデコーダ１２０３で生成されたブロック選択信号がＡＮＤ回路１２０１に入力される。ＡＮＤ回路１２０１はヒータ１１０１の駆動回路を構成する。なお、ＡＮＤ回路１２０１はヒータ１１０１に対応して設けられている。Ｎ時分割で時分割駆動するために必要なブロック制御データのビット数はｎビットである。したがって、記録データ入力端子１１０６からは、ｍビットの記録データとｎビットのブロック制御データが入力される。このため、シフトレジスタ１１０４及びラッチ回路１１０３のビット数は、ｎ＋ｍビットである。従って、この素子基板は、ノズル列が備えるすべてのヒータを一通り駆動するためには、記録データとブロック制御データとからなるｎ＋ｍビットのデータを、ゲートアレイ１７０４からＮ回入力する。そして、記録データに基づく記録データ信号とブロック制御データに基づくブロック選択信号とヒート許可信号入力端子１２０２から入力されたヒート許可信号とに基づいてヒータと１対１に対応するヒータ駆動信号を生成し、それぞれのヒータを駆動する。

＜素子基板及び記録ヘッドの製造方法＞
本発明の素子基板及びその素子基板を備える記録ヘッドの製造方法に関して本発明に関連する部分の説明を行う。

図８は、本発明の素子基板の一例を示す斜視図である。素子基板１０００はヒータ１１０１とその駆動回路とを、厚さ０．５〜１ｍｍのＳｉウエハを用い半導体プロセスによりその表面に形成する。インクを吐出する吐出口１１３２は、素子基板１０００のヒータ１１０１に対応したインク流路を形成するためのインク流路壁とともに、樹脂材料である吐出口形成部材１１３１を用いてフォトリソグラフィ技術により形成される。

インクを各吐出口１１３２まで供給するため、Ｓｉウエハの結晶方位を利用した異方性エッチングにより、素子基板の裏面から表面に向かって斜面を持った長溝状の貫通口からなるインク供給口１１２１が形成される。

上記のように構成される素子基板は、インク供給口１１２１にインクを導く流路部材をインク供給口１１２１に接続し、それとインクを収容する容器と組み合せて、ヘッドカートリッジを構成することができる。特に、複数の色のインクをそれぞれ収容する容器と、各色毎の素子基板とを組み合せてヘッドカートリッジを構成することにより、このヘッドカートリッジを用いてカラー記録を行うことができる。

＜素子基板内の駆動回路＞
本発明の素子基板におけるヒータの配列とシフトレジスタについて、以下に複数の実施例を用いて具体的に説明する。

なお、以下の各実施例の素子基板はインクジェット記録ヘッド用の素子基板であり、これらの素子基板においては、インク供給口１１２１に沿って配置される複数のヒータからなるヒータ列は複数ある。具体的には、相対的に多数の記録素子としてのヒータから構成されるヒータ列（第１の記録素子列）と相対的に少数のヒータから構成されるヒータ列（第２の記録素子列）とが混在している。以下の実施例では、本発明の特徴を分かりやすくするために、各ヒータ列におけるヒータ数（記録素子数）だけではなくヒータの配列密度も異なる場合について述べる。しかし、ヒータの配列密度は等しくヒータ数のみがヒータ列ごとに異なる場合にも適用できる。

実施例１の素子基板は、低密度（６００ｄｐｉ）で１６個のヒータ１１０１を配置したヒータ列と、高密度（１２００ｄｐｉ）で３２個のヒータ１１０１を配置したヒータ列とを備える。また、並行に備えられたこれらのヒータ列の長さは等しい。低密度でヒータを配置したヒータ列と高密度でヒータを配置したヒータ列を同じ時分割数で駆動している。なお、時分割駆動は、素子基板内で共通のクロックと、ラッチ信号とを用いて行われる。

図１２は、実施例１の素子基板と比較するための素子基板の概略図である。この素子基板には、ヒータ列Ａ及びヒータ列Ｂと、それぞれのヒータ列に対応する２個の（ヒータ列と同数の）シフトレジスタ（１１０４Ａ、１１０４Ｂ）及びデコーダ（１２０３Ａ、１２０３Ｂ）が設けられている。説明を簡単にするために、図５で説明したラッチ回路、駆動回路（ＡＮＤ回路，トランジスタ）を省略している。ヒータ列Ａは、隣接する４つのヒータずつ構成されるグループ（Ｇ０、Ｇ１、Ｇ２、Ｇ３）を４つ備えている。また、ヒータ列Ａは、各グループから１つずつ選択され、同時駆動する合計４つのヒータからなるブロックを４つ備えている。また、ヒータ列Ｂは、隣接する４つのヒータずつ構成される８つのグループから構成される。また、ヒータ列Ｂは、ヒータ列Ａと同様の構成である。なお、ヒータ列に沿ってインク供給口１１２１が設けられている。

この素子基板では、ヒータ列ごとに記録データ信号及びブロック選択信号が割当てられる。まず、ヒータ列Ａについて説明する。。具体的には、ヒータ列に対応するシフトレジスタは６ビットのデータを保持する。６ビットのデータの内訳は、４グループ（Ｇ０，Ｇ１，Ｇ２，Ｇ３）分の４ビットの記録データ（Ａ＿Ｄ０〜Ａ＿Ｄ３）と４つのブロックから駆動するブロックを１つ選択するための２ビットのブロック制御データ（Ａ＿Ｂ０、Ａ＿Ｂ１）である。

ここで、記録データＡ＿Ｄ０はグループＧ０に対応しており、同様に記録データＡ＿Ｄ１、Ａ＿Ｄ２、Ａ＿Ｄ３は、それぞれグループＧ１、Ｇ２、Ｇ３に対応している。タイミング信号に同期して、６ビットのデータがゲートアレイ１７０４から順に転送される。転送された制御データ、記録データに基づいてヒータは駆動する。以上の構成によりヒータの時分割駆動が行われる。

次に、ヒータ列Ｂについて説明する。ヒータ列Ｂに対応するシフトレジスタ及び不図示のラッチ回路が保持するデータは１０ビットとなる。具体的には、このシフトレジスタは８グループ分の８ビットの記録データ（Ｂ＿Ｄ０〜Ｂ＿Ｄ７）と４つのブロックから駆動するブロックを選択するための２ビット分のブロック制御データ（Ｂ＿Ｂ０、Ｂ＿Ｂ１）を保持する。このように、ヒータの時分割駆動制御については、ヒータ列Ａの制御とヒータ列Ｂの制御は同じである。

しかし、これらのヒータ列に対応するシフトレジスタが保持するデータのビット数には４ビットの差がある。シフトレジスタは、同じ種類の信号を入力する場合、ビット数の差がそのサイズの差となる。このため、この素子基板の回路レイアウトの効率は非効率となっている。また、記録データを入力するために要する時間が異なることとなるためデータ転送の効率も非効率となる。

図１（ａ）は、実施例１に従う素子基板の概略図である。

図１（ａ）に示す素子基板のヒータ列Ａ及びヒータ列Ｂの構成は図１２の素子基板と同様である。時分割駆動の動作原理も図１２と同様である。図１（ａ）の素子基板において図１２の素子基板との構成の違いを説明し、同様の説明は省く。

シフトレジスタ回路（第１のシフトレジスタ回路）１１０４Ａは、ヒータ列Ａの駆動回路（第１の駆動回路）に供給する記録データのほかにヒータ列Ｂの駆動回路（第２の駆動回路）に供給する記録データの一部を保持する構成としている。具体的には、シフトレジスタ１１０４Ａにシリアル形式で転送されるデータは、８ビットのデータである。この８ビットのデータを３つの領域に割当てられている。第１の領域であるビット０からビット３は、ヒータ列Ａで使用される記録データである。第２の領域であるビット４とビット５は、ヒータ列Ａのブロック駆動の制御データに割当てられる。第３の領域であるビット６とビット７は、ヒータ列Ｂで使用される記録データである。図１（ａ）では、記録データＡ＿Ｄ０、Ａ＿Ｄ１、Ａ＿Ｄ２、Ａ＿Ｄ３がシフトレジスタ１１０４Ａのビット０〜３に保持され、記録データＢ＿Ｄ６及びＢ＿Ｄ７がシフトレジスタ１１０４Ａのビット６、７に保持される。このように、転送されるデータの所定のビット位置（範囲）にヒータ列Ａに対応するデータを、それ以外のビット位置（範囲）にヒータ列Ｂに対応するデータを割当てる。

一方、ヒータ列Ｂに対応するシフトレジスタ回路（第２のシフトレジスタ回路）１１０４Ｂは、ヒータ列Ｂのヒータに関するデータのみを保持する構成になっている。具体的には、ヒータ列Ｂに対応する記録データＢ＿Ｄ０、Ｂ＿Ｄ１、Ｂ＿Ｄ２、Ｂ＿Ｄ３、Ｂ＿Ｄ４、Ｂ＿Ｄ５である。このような構成とすることで、２つのシフトレジスタが保持するデータのビット数を８ビットずつに揃えている。

ここで、記録ヘッドは、各シフトレジスタにデータを入力するための端子１１０６Ａ、１１０６Ｂが備えられており、クロック信号線（ＣＬＫ１１０７）は共通となっている。シフトレジスタは同じ構成の回路素子群を、保持する必要があるデータのビット数分連続して配列した構成となっている。ここでは、１本のデータ信号に対応し、同じ構成の回路素子群が連続して配列された回路のことをシフトレジスタ回路と定義する。ヒータ列Ａのシフトレジスタ回路のデータ信号線からは、ヒータ列Ａに関するデータとヒータ列Ｂに関するデータの両方が入力されることになる。

次に、ラッチ回路１１０３Ａについて説明する。ラッチ回路１１０３Ａは、８ビットのパラレルバスでシフトレジスタ１１０４Ａが保持しているデータをラッチする。ラッチ回路１１０３Ａは、Ａ＿Ｄ０はＧ０へ、Ａ＿Ｄ１はＧ１へ，Ａ＿Ｄ２はＧ２へ、Ａ＿Ｄ３はＧ３へ出力する。デコーダ１２０３Ａは、ラッチ回路１１０３Ａでラッチした２ビットのブロック制御データを入力し、４ビットの制御データを生成し、各グループへ出力する。グループの中で駆動するヒータを１つ選択する。ラッチ回路１１０３Ａは、更にＢ＿Ｄ６をノズル列ＢのＧ６へ、Ｂ＿Ｄ７をノズル列ＢのＧ７へ出力する。次に、ラッチ回路１１０３Ｂについて説明する。ラッチ回路１１０３Ｂは、ヒータ列Ｂに備えられているグループ（Ｇ０〜Ｇ５）へ出力する。例えば、Ｂ＿Ｄ０はＧ０へ出力され、Ｂ＿Ｄ１はＧ１へ、Ｂ＿Ｄ５はＧ５へ出力される。デコーダ１２０３Ｂは、デコーダ１２０３Ａと同様の働きをする。

図１６（ａ）は、実施例１におけるインクジェット記録装置の制御回路の説明図である。この図では、記録データ及びブロック制御データの処理について説明する。記録バッファである。記録ヘッドへ転送するデータを生成するデータ生成部１８００とデータ生成部１８００で生成したデータを転送する転送部１９００は、上述したゲートアレイ１７０４に設けられている。また、記録データを保持する記録バッファ１６００はＤＲＡＭ１７０３に設けられている。データ生成部１８００は次のデータを生成する。即ち、ヒータ列Ａで使用する４ビットの記録データ（Ａ＿Ｄ０〜Ａ＿Ｄ３）と、ヒータ列Ｂで使用する８ビット記録データ（Ｂ＿Ｄ０〜Ａ＿Ｄ７）である。さらに、ヒータ列Ａの駆動のためのブロック制御データ（Ａ＿Ｂ０、Ａ＿Ｂ１）、ヒータ列Ｂの駆動のためのブロック制御データ（Ｂ＿Ｂ０、Ｂ＿Ｂ１）も生成する。ここでは、詳細な説明は省くが、例えば、記録バッファに保持されているデータがラスタ形式で多値データであれば、カラム形式の２値データを生成する。

バッファ１８００Ａは、生成した記録データ（Ａ＿Ｄ０〜Ａ＿Ｄ３）とブロック制御データ（Ａ＿Ｂ０、Ａ＿Ｂ１）を保持する。バッファ１８００Ｂは、生成した記録データ（Ｂ＿Ｄ０〜Ｂ＿Ｄ７）とブロック制御データ（Ｂ＿Ｂ０、Ｂ＿Ｂ１）を保持する。ラッチ回路１８０２はバッファ１８００Ａのデータをラッチする。ラッチ回路１８０３はバッファ１８００Ｂのデータのうち記録データ（Ｂ＿Ｄ０〜Ｂ＿Ｄ５）とブロック制御データ（Ｂ＿Ｂ０、Ｂ＿Ｂ１）をラッチする。ラッチ回路１８０４はバッファ１８００Ｂのデータのうち記録データ（Ｂ＿Ｄ６〜Ｂ＿Ｄ７）をラッチする。

ラッチ回路１８０２とラッチ回路１８０４の出力を結合するデータ結合部１８０１は、記録データ（Ａ＿Ｄ０〜Ａ＿Ｄ３）とブロック制御データ（Ａ＿Ｂ０、Ａ＿Ｂ１）と記録データ（Ｂ＿Ｄ６〜Ｂ＿Ｄ７）の合計８ビットを保持する。転送部１９００は、図１（ａ）のシフトレジスタ１１０４Ａへ転送するデータを保持する転送バッファ１９００Ａと図１（ｂ）のシフトレジスタ１１０４Ｂへ転送するデータを保持する転送バッファ１９００Ｂとを備える。転送バッファ１９００Ａと１９００Ｂからそれぞれ８ビット単位でデータが転送される。データ結合部１８０１から転送バッファ１９００Ａへデータが出力され、ラッチ回路１８０３から転送バッファ１９００Ｂへデータが出力される。以上のような構成により記録ヘッドへ転送されるデータの生成が行われる。

なお、記録装置が備えるキャリッジ１０２には、記録ヘッドが装着した状態で、端子１１０６Ａ、端子１１０６Ｂと接続する端子を備えている。

図１（ｂ）は、実施例１に従う別の素子基板の概略図である。図１（ａ）と同様の説明は省き、相違点について説明する。図１（ｂ）に示す素子基板のヒータ列Ａ及びヒータ列Ｂの構成は図１２及び図１（ａ）に示した素子基板と同様である。

ヒータ列Ａ及びヒータ列Ｂの時分割数は等しいので、ヒータ列Ａ及びヒータ列Ｂのそれぞれの駆動回路に供給するブロック選択信号を共通化することが可能である。図１（ａ）に示した素子基板のそれぞれのシフトレジスタは、ブロック選択信号を生成するためのブロック制御データを２ビット（４ブロック分）ずつ保持する構成である。これに対し、図１（ｂ）に示す素子基板では、ヒータ列Ａ及びヒータ列Ｂのそれぞれの駆動回路に供給するブロック選択信号を共通化させている。具体的には、ヒータ列Ａの駆動回路に記録データ信号を供給するシフトレジスタは１ビットのブロック制御データＢ０を保持し、ヒータ列Ｂの駆動回路のみに記録データ信号を供給するシフトレジスタは１ビットのブロック制御データＢ１を保持する構成とした。そして、デコーダ１２０３Ａとデコーダ１２０３Ｂから出力される２ビットの信号線をそれぞれ、ヒータ列Ａの駆動回路、ヒータ列Ｂの駆動回路へ出力する。こうして、図１（ｂ）に示す素子基板は、図１（ａ）に示す素子基板よりもシフトレジスタが保持するデータのビット数を２ビット減らすことが可能となった。なお、これらのシフトレジスタが保持するブロック制御データＢ０及びＢ１を入れ替えても適用可能である。

実施例１のヒータ列Ａは、ヒータ列Ｂと比較して列を構成する記録素子の数が少なくなっている。従来の構成では、列を構成する記録素子の数が多い記録素子列に備えられるシフトレジスタ回路が保持するデータのビット数が、列を構成する記録素子の数が少ない記録素子列に備えられるシフトレジスタ回路が保持するデータのビット数よりも多い。このため、保持するデータのビット数が多いシフトレジスタ回路のデータ転送速度が遅くなる。本発明では、列を構成する記録素子の数が少ない記録素子列に対応したシフトレジスタ回路のビット数を増やし、列を構成する記録素子の数が多い記録素子列に対応したシフトレジスタ回路のビット数を減らす。これにより、互いのビット数を近づけ、２つのシフトレジスタ回路のデータ転送速度差を少なくするようにしている。

複数のシフトレジスタ回路及びラッチ回路が保持するデータのビット数を等しくする構成であっても構わない。このような構成をとることで、回路レイアウトを効率的にすること、各記録素子へ効率良くデータ転送することが可能になる。

次に実施例２について説明する。実施例１と同様の内容については説明を省き、相違点について説明する。実施例２の素子基板は、低密度（３００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が８個であり、高密度（１２００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が３２個である。また、これらのヒータ列の長さは等しい。低密度でヒータを配置したヒータ列と高密度でヒータを配置したヒータ列とでは、グループ数が等しくブロック数が異なっている。なお、時分割駆動は、素子基板内で共通のクロックと、ラッチ信号とを用いて行われる。

図１３は、実施例２の素子基板と比較するための従来の素子基板の概略図である。この素子基板には、ヒータ列Ａ及びヒータ列Ｂと、それぞれのヒータ列に対応する２個のシフトレジスタ（１１０４Ａ，１１０４Ｂ）、デコーダ（１２０３Ａ、１２０３Ｂ）が設けられている。ヒータ列Ａは、隣接する２つのヒータずつ構成される４つのグループから構成される。また、ヒータ列Ａは、各グループから１つずつ選択され、同時駆動する合計４つのヒータからなる２つのブロックを構成している。また、ヒータ列Ｂは、隣接する８つのヒータずつ構成される４つのグループから構成される。また、ヒータ列Ｂは、各グループから１つずつ選択され、同時駆動する合計４つのヒータからなる８つのブロックを構成している。

この素子基板では、ヒータ列ごとに記録データ信号及びブロック選択信号が不図示の駆動回路に入力されるのでヒータ列Ａに対応するシフトレジスタ及び不図示のラッチ回路が保持するデータは５ビットとなる。具体的には、このシフトレジスタは４グループ分の４ビットの記録データ（Ａ＿Ｄ０〜Ａ＿Ｄ３）と２つのブロックから駆動するブロックを選択するための１ビットのブロック制御データ（Ａ＿Ｂ０）を保持する。一方、ヒータ列Ｂに対応するシフトレジスタ及び不図示のラッチ回路が保持するデータは７ビットとなる。具体的には、このシフトレジスタは４グループ分の４ビットの記録データ（Ｂ＿Ｄ０〜Ｂ＿Ｄ３）と８つのブロックから駆動するブロックを選択するための３ビット分のブロック制御データ（Ｂ＿Ｂ０〜Ｂ＿Ｂ２）を保持する。このように、これらのシフトレジスタが保持するデータのビット数には２ビットの差がある。

図２は、実施例２に従う素子基板の概略図である。

図２の素子基板のヒータ列Ａ及びヒータ列Ｂの構成は図１３の素子基板と同様である。図２の素子基板において図１３の素子基板との構成の違いは以下のとおりである。

シフトレジスタ１１０４Ａはヒータ列Ａのヒータをブロック駆動するためのブロック制御データＡ＿Ｂ０とヒータ列Ｂのヒータをブロック駆動するためのブロック制御データＢ＿Ｂ２を保持する。シフトレジスタ１１０４Ｂはヒータ列Ｂの駆動回路に供給するブロック選択信号を生成するためのブロック制御データＢ＿Ｂ０，Ｂ＿Ｂ１を保持する。そして、ブロック制御データＡ＿Ｂ０はラッチ回路１１０３Ａを介してデコーダ１２０３Ａに入力し、ヒータ列Ａの各グループ（Ｇ０、Ｇ１、Ｇ２、Ｇ３）へ出力される。ブロック制御データＢ＿Ｂ２はラッチ回路１１０３Ａを介してデコーダ１２０３Ｂに入力され、ブロック制御データＢ＿Ｂ０とＢ＿Ｂ１はラッチ回路１１０３Ｂを介してデコーダ１２０３Ｂに入力される。デコーダ１２０３Ｂは、この３ビットのデータをデコードして８ビットの信号を生成する。そして、８ビットの信号をヒータ列Ｂの各グループ（Ｇ０、Ｇ１、Ｇ２、Ｇ３）へ出力される。こうすることで、２つのシフトレジスタが保持するデータのビット数を６ビットずつに揃えている。

ここでヒータ列Ａのシフトレジスタ１１０４Ａに入力されるデータは、ヒータ列Ａに関する記録データと、ヒータ列Ａに関するブロック制御データと、ヒータ列Ｂに関するブロック制御データとの合計３種類である。これに対してヒータ列Ｂのシフトレジスタ１１０４Ｂに入力されるデータは、ヒータ列Ｂに関する記録データとヒータ列Ｂに関するブロック制御データの合計２種類である。

ヒータ列Ａのシフトレジスタに入力され保持されたヒータ列Ｂのブロック制御データは、ヒータ列Ｂの記録素子に作用することになる。

このように列内の記録素子数が異なる複数の記録素子列がそれぞれ備える各シフトレジスタ回路及びラッチ回路が保持するデータのビット数を等しくすることで、回路レイアウトを効率的にすること、各記録素子へ効率良くデータ転送することが可能になる。なお、インクジェット記録装置の説明に関して、実施例１と同様にデータ生成部や転送部を備えている。異なるのは、データを構成するビット位置やデータ内容であるので、説明を省く。

次に実施例３について説明する。実施例１や実施例２と同様の内容については説明を省き、相違点について説明する。実施例３の素子基板は、３列のヒータ列と３つのシフトレジスタを備えている。低密度（３００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が８個であり、中密度（６００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が１６個であり、高密度（１２００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が３２個である。また、これらのヒータ列の長さは全て等しい。なお、時分割駆動は、素子基板内で共通のクロックと、ラッチ信号とを用いて行われる。

図１４は、実施例３の素子基板と比較するための従来の素子基板の概略図である。この素子基板には、ヒータ列Ａ、ヒータ列Ｂ及びヒータ列Ｃと、それぞれのヒータ列に対応する３個のシフトレジスタ（１１０４Ａ、１１０４Ｂ、１１０４Ｃ）、デコーダ（１２０３Ａ、１２０３Ｂ、１２０３Ｃ）が設けられている。各シフトレジスタがそれぞれ対応する記録素子は、１つの記録素子列内に配置された記録素子のみである。ヒータ列Ａは、隣接する４つのヒータずつ構成される２つのグループ（Ｇ０，Ｇ１）から構成される。また、ヒータ列Ａは、各グループから１つずつ選択され、同時駆動する合計２つのヒータからなる４つのブロックを構成している。また、ヒータ列Ｂは、隣接する４つのヒータずつ構成される４つのグループ（Ｇ０、Ｇ１、Ｇ２，Ｇ３）から構成される。また、ヒータ列Ｂは、各グループから１つずつ選択され、同時駆動する合計４つのヒータからなる４つのブロックを構成している。また、ヒータ列Ｃは、隣接する４つのヒータずつ構成される８つのグループ（Ｇ０、Ｇ１、Ｇ２，Ｇ３、Ｇ４、Ｇ５、Ｇ６，Ｇ７）から構成される。また、ヒータ列Ｃは、各グループから１つずつ選択され、同時駆動する合計８つのヒータからなる４つのブロックを構成している。

この素子基板では、ヒータ列ごとに記録データ信号及びブロック選択信号が不図示の駆動回路に入力されるのでヒータ列Ａに対応するシフトレジスタ及び不図示のラッチ回路が保持するデータは４ビットとなる。具体的には、このシフトレジスタは２グループ分の２ビットの記録データ（Ａ＿Ｄ０、Ａ＿Ｄ１）と４つのブロックから駆動するブロックを選択するための２ビットのブロック制御データ（Ａ＿Ｂ０、Ａ＿Ｂ１）を保持する。また、ヒータ列Ｂに対応するシフトレジスタ及び不図示のラッチ回路が保持するデータは６ビットとなる。具体的には、このシフトレジスタは４グループ分の４ビットの記録データ（Ｂ＿Ｄ０〜Ｂ＿Ｄ３）と４つのブロックから駆動するブロックを選択するための２ビット分のブロック制御データ（Ｂ＿Ｂ０、Ｂ＿Ｂ１）を保持する。また、ヒータ列Ｃに対応するシフトレジスタ及び不図示のラッチ回路が保持するデータは１０ビットとなる。具体的には、このシフトレジスタは８グループ分の８ビットの記録データ（Ｃ＿Ｄ０〜Ｃ＿Ｄ７）と４つのブロックから駆動するブロックを選択するための２ビット分のブロック制御データ（Ｃ＿Ｂ０、Ｃ＿Ｂ１）を保持する。このように、これらのシフトレジスタが保持するデータのビット数には最も差が大きいもので４ビットの差がある。

図３（ａ）は、実施例３に従う素子基板の概略図である。

図３（ａ）に示す素子基板のヒータ列Ａ、ヒータ列Ｂ及びヒータ列Ｃの構成は図１４の素子基板と同様である。図３（ａ）に示す素子基板において図１４の素子基板との構成の違いは以下のとおりである。

この素子基板は、ヒータ列Ｃの駆動回路に供給する記録データ信号を生成するための記録データＣ＿Ｄ５〜Ｃ＿Ｄ７を、シフトレジスタ１１０４Ａに保持させる構成としている。また、ヒータ列Ｂに対応するシフトレジスタ１１０４Ｂにダミー（ＮＵＬＬ）ビットを設ける構成としている。そして、ヒータ列Ｃに対応するシフトレジスタ１１０４Ｃには、記録データＣ＿Ｄ０〜Ｃ＿Ｄ４、ブロック制御データＣ＿Ｂ０、Ｃ＿Ｂ１を保持する。こうすることで、３つのシフトレジスタが保持するデータのビット数を７ビットずつに揃えている。

端子１１０６Ａにはヒータ列Ａの記録素子に関する記録データと、ブロック制御データと、ヒータ列Ｃの記録素子に関する一部の記録データとが入力され、ヒータ列Ａのシフトレジスタ１１０４Ａに保持される。端子１１０６Ｂには、ヒータ列Ｂの記録素子に関する記録データと、ブロック制御データが入力され、シフトレジスタ１１０４Ｂに保持される。端子１１０６Ｃにはヒータ列Ｃの記録素子に関する一部の記録データと、ブロック制御データが入力されシフトレジスタ１１０４Ｃに保持される。

ヒータ列Ａのシフトレジスタに保持されたヒータ列Ｃに関する記録データの一部は、ヒータ列Ａのシフトレジスタから出力されヒータ列Ｃの記録素子に作用することになる。

図１６（ｂ）は、実施例３におけるインクジェット記録装置の制御回路の説明図である。実施例１と相違点について説明を行い、同様の内容は説明を省く。実施例１と相違点は、実施例１ではヒータ列の数が２であるのに対し、実施例３ではヒータ列の数が３である点である。従って、ヒータ列Ａ、Ｂ、Ｃに対応して、バッファ（１８００Ａ、１８００Ｂ、１８００Ｃ）と転送バッファ（１９００Ａ、１９００Ｂ、１９００Ｃ）が設けられている。実施例１ではヒータ列Ｂ用に対応するデータの一部をヒータ列Ａ用に対応するデータと合成する回路構成である。一方、本実施例では、ヒータ列Ｃ用に対応するデータの一部をヒータ列Ａ用に対応するデータと合成する回路構成である。

補足すると、データ生成部１８００は、ヒータ列Ｃ用に対応する１０ビットのデータを生成してバッファ１８００Ｃに保持する。そして、１０ビットのうちの７ビットをラッチ回路１８０４へ出力し、１０ビットのうちの３ビットをラッチ回路１８０５へ出力する。ラッチ回路１８０５はデータ結合部１８０１へ出力する。結合部１８０１は、ラッチ回路１８０２から出力されたヒータ列Ａ用の４ビットのデータと合成がなされ、転送バッファ１９００Ａへ出力される。従って、本実施例では、ヒータ列Ｂ用に対応するデータは、加工されずに記録ヘッドへ転送される。

図３（ｂ）は、実施例３に従う別の素子基板の概略図である。図３（ｂ）に示す素子基板のヒータ列Ａ、ヒータ列Ｂ及びヒータ列Ｃの構成は図１４及び図３（ａ）に示した素子基板と同様である。ヒータ列Ａ、ヒータ列Ｂ及びヒータ列Ｃの時分割数は等しいので、ヒータ列Ａ、ヒータ列Ｂ及びヒータ列Ｃのそれぞれの駆動回路に供給するブロック選択信号を共用している。図３（ａ）に示した素子基板のそれぞれのシフトレジスタは、ブロック選択信号を生成するためのブロック制御データを２ビットずつ保持する構成である。

これに対し、図３（ｂ）に示す素子基板では、ヒータ列Ｂの駆動回路に記録データ信号を供給するシフトレジスタ１１０４Ｂに合計２ビットのブロック制御データＢ０及びＢ１を保持させる構成とした。シフトレジスタ１１０４Ｂに入力したブロック制御データＢ０及びＢ１は、デコーダ１２０３Ｂを介して、各ノズル列へ出力する構成となっている。そして、ヒータ列Ａに対応するシフトレジスタ１１０４Ａ及びヒータ列Ｃに対応するシフトレジスタ１１０４Ｃには、記録データのみ入力する構成とした。つまり、シフトレジスタ１１０４Ａ及びシフトレジスタ１１０４Ｃにはブロック制御データを保持させない構成とした。また、ヒータ列Ａの駆動回路に記録データ信号を供給するシフトレジスタ１１０４Ａ及びヒータ列Ｃの駆動回路のみに記録データ信号を供給するシフトレジスタ１１０４Ｃにダミー（ＮＵＬＬ）ビットを設ける。これにより、３つのシフトレジスタが保持するデータのビット数を６ビットずつに揃えた。こうして、図３（ｂ）に示した素子基板は、図３（ａ）に示した素子基板よりも合計のシフトレジスタが保持するデータのビット数を減らすことが可能となった。また、デコーダの数を減らすことができた。

図３（ｂ）に示した素子基板では、端子１１０６Ａからヒータ列Ａの記録素子に関する記録データとヒータ列Ｃの記録素子に関する記録データの一部が入力され、シフトレジスタ１１０４Ａに保持される。なお、シフトレジスタ１１０４Ａに保持されるデータのうち所定の１ビットはヌルデータとなっている。これは、後述するシフトレジスタ１１０４Ｃについても同様である。

端子１１０６Ｂから各ヒータ列に共通するブロック制御データ（Ｂ０、Ｂ１）が入力され、シフトレジスタ１１０４Ｂに保持される。シフトレジスタ１１０４Ｂは、更にヒータ列ＢのＧ０〜Ｇ３に対応するデータを保持する。デコーダ１２０３Ｂは、このブロック制御データから制御データを生成し、各ノズル列へ出力される。

端子１１０６Ｃから入力されたデータは、シフトレジスタ１１０４Ｃに保持される。このデータは、ヒータ列ＣのグループＧ０からグループＧ４に対応するデータである。ヒータ列ＣのグループＧ５からグループＧ７に対応するデータは、シフトレジスタ１１０４Ａに保持されている。従って、ヒータ列Ｃに対応する駆動回路は、ラッチ回路１１０３Ａとラッチ回路１１０３Ｃからデータを入力する。

このように複数のシフトレジスタ及びラッチ回路が保持するデータのビット数の差を小さくすることで、回路レイアウトを効率的にすることと、各記録素子へ効率良くデータ転送することが可能になる。

次に実施例４について説明する。実施例１、実施例２、実施例３と同様の内容については説明を省き、相違点について説明する。実施例４の素子基板は、３列のヒータ列と３つのシフトレジスタを備えている。低密度（３００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が８個であり、中密度（６００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が１６個であり、高密度（１２００ｄｐｉ）でヒータを配置したヒータ列のヒータ数が３２個である。また、これらのヒータ列の長さは全て等しい。なお、時分割駆動は、素子基板内で共通のクロックと、ラッチ信号とを用いて行われる。

図１５は、実施例４の素子基板と比較するための従来の素子基板の概略図である。この素子基板には、ヒータ列Ａ、ヒータ列Ｂ及びヒータ列Ｃと、それぞれのヒータ列に対応する３個のシフトレジスタ（１１０４Ａ、１１０４Ｂ、１１０４Ｃ）、デコーダ（１２０３Ａ、１２０３Ｂ，１２０３Ｃ）が設けられている。ヒータ列Ａは、隣接する２つのヒータでグループを構成し、４つのグループを備えている。また、ヒータ列Ａは、各グループから１つずつ選択され、同時駆動する合計４つのヒータからなるブロックを２つ構成している。また、ヒータ列Ｂは、隣接する４つのヒータずつ構成されるグループを４つ備えている。また、ヒータ列Ｂは、各グループから１つずつ選択され、同時駆動する合計４つのヒータからなるブロックを４つ備えている。また、ヒータ列Ｃは、隣接する８つのヒータずつ構成されるグループを４つ備えている。また、ヒータ列Ｃは、各グループから１つずつ選択され、同時駆動する合計４つのヒータからなるブロックを８つ備えている。

この素子基板では、ヒータ列ごとに記録データ信号及びブロック選択信号が不図示の駆動回路に入力されるのでヒータ列Ａに対応するシフトレジスタ１１０４Ａ及び不図示のラッチ回路が保持するデータは５ビットとなる。具体的には、このシフトレジスタは４グループ分の４ビットの記録データ（Ａ＿Ｄ０〜Ａ＿Ｄ３）と２つのブロックから駆動するブロックを選択するための１ビットのブロック制御データ（Ａ＿Ｂ０）を保持する。また、ヒータ列Ｂに対応するシフトレジスタ１１０４Ｂ及び不図示のラッチ回路が保持するデータは６ビットとなる。具体的には、このシフトレジスタは４グループ分の４ビットの記録データ（Ｂ＿Ｄ０〜Ｂ＿Ｄ３）と４つのブロックから駆動するブロックを選択するための２ビット分のブロック制御データ（Ｂ＿Ｂ０、Ｂ＿Ｂ１）を保持する。また、ヒータ列Ｃに対応するシフトレジスタ１１０４Ｃ及び不図示のラッチ回路が保持するデータは７ビットとなる。具体的には、このシフトレジスタは４グループ分の４ビットの記録データ（Ｃ＿Ｄ０〜Ｃ＿Ｄ３）と８つのブロックから駆動するブロックを選択するための３ビット分のブロック制御データ（Ｃ＿Ｂ０〜Ｃ＿Ｂ２）を保持する。このように、これらのシフトレジスタが保持するデータのビット数には最も差が大きいもので２ビットの差がある。

図４は、実施例４に従う素子基板の概略図である。

図４の素子基板のヒータ列Ａ、ヒータ列Ｂ及びヒータ列Ｃの構成は図１５の素子基板と同様である。実施例４に従う素子基板において図１５の素子基板との構成の違いは以下のとおりである。

この素子基板は、ヒータ列Ｃの駆動回路に供給する記録データ信号を生成するための記録データＣ＿Ｄ３を、シフトレジスタ１１０４Ａに保持させる構成としている。そして、ラッチ１１０３Ａは、シフトレジスタ１１０４Ａから出力した記録データＣ＿Ｄ３をラッチし、ノズル列ＣのＧ３へ出力する。こうすることで、３つのシフトレジスタが保持するデータのビット数を６ビットずつに揃えている。

なお、図４においては、シフトレジスタ１１０４Ａに、記録データＣ＿Ｄ３を保持させる構成としたが、他の記録データ（Ｃ＿Ｄ０〜Ｃ＿Ｄ２）のいずれか１つを保持させる構成としてもよい。例えば、記録データＣ＿Ｄ０をシフトレジスタ１１０４Ａに保持する構成であれば、記録データＣ＿Ｄ０をラッチするラッチ回路１１０３Ａは、ノズル列ＣのＧ０へ出力する構成にすればよい。なお、インクジェット記録装置の説明に関して、実施例３と同様にデータ生成部や転送部を備えている。異なるのは、データを構成するビット位置やデータ内容であるので、説明を省く。

このように複数のシフトレジスタ及びラッチ回路が保持するデータのビット数を等しくすることで、回路レイアウトを効率的にすることと、各記録素子へ効率良くデータ転送することが可能になる。

＜その他の実施例＞
上記各実施例は比較的ヒータ数の少ない素子基板の例であるが、ヒータ数が多い素子基板においても本発明が適用できることは言うまでもない。また、上記各実施例はヒータ列が２列または３列の素子基板の例であるが、さらに多くのヒータ列を備えた素子基板においても本発明が適用できることは言うまでもない。

また、上記各実施例の素子基板における記録素子としてのヒータの替わりに他の機能素子を備えた素子基板に本発明を適用することができる。例えば、同一基板内に複数のヒューズＲＯＭが配置された素子基板に本発明を適用した場合が挙げられる。その場合、上記各実施例と同様の思想に基づいて、この素子基板で用いられるシフトレジスタをヒューズＲＯＭの配置及びヒューズＲＯＭの数などに応じたシフトレジスタとして機能させる。こうしてヒューズＲＯＭの数などに対応した素子基板とすることができる。

Claims (8)

1. 複数の記録素子を備える第１の記録素子列と、
   複数の記録素子を備える第２の記録素子列と、
   前記第１の記録素子列に含まれる複数の記録素子を予め定められた数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第１の駆動回路と、
   前記第２の記録素子列に含まれる複数の記録素子を前記予め定められた数より多い数のグループに分け、グループに属する記録素子に対して時分割駆動を行う第２の駆動回路と、
   前記第１の記録素子列に属する記録素子を駆動するためのデータと前記第２の記録素子列に属する記録素子を駆動するためのデータとを保持する第１のシフトレジスタ回路と、
   前記第２の記録素子列に属する記録素子を駆動するためのデータを保持する第２のシフトレジスタ回路とを有することを特徴とする記録素子基板。
2. 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路が保持するデータに、前記第１の記録素子列と第２の記録素子列とを構成するグループに属する記録素子の中から駆動すべき記録素子を選択する情報が、それぞれ含まれることを特徴とする請求項１に記載の記録素子基板。
3. 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路に対し、外部から入力する信号線をそれぞれ備えることを特徴とする請求項１に記載の記録素子基板。
4. 前記第１のシフトレジスタ回路が保持する予め定められたビットのうち予め定められたビットの範囲のデータを前記第１の駆動回路へ出力し、前記予め定められたビットの範囲の以外のデータを前記第２の駆動回路へ出力するラッチ回路を備えることを特徴とする請求項１に記載の記録素子基板。
5. 前記第１の駆動回路で実行される時分割数と前記第２の駆動回路で実行される時分割数は等しいことを特徴とする請求項１に記載の記録素子基板。
6. 請求項１乃至５のいずれか１項に記載の記録素子基板を有することを特徴とする記録ヘッド。
7. 請求項６に記載の記録ヘッドを装着が可能なキャリッジを備えることを特徴とする記録装置。
8. 前記第１のシフトレジスタ回路及び前記第２のシフトレジスタ回路にそれぞれ保持するデータを生成する回路を備えることを特徴とする請求項７に記載の記録装置。

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