JP2008066605A - 半導体装置用テープキャリア、半導体装置の製造方法、半導体装置、および半導体モジュール装置 - Google Patents

半導体装置用テープキャリア、半導体装置の製造方法、半導体装置、および半導体モジュール装置 Download PDF

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Abstract

【課題】テープキャリア型半導体装置において、製品外形に含まれない無形領域を削減できる半導体装置用テープキャリア、半導体装置の製造方法、半導体装置、および半導体モジュール装置を提供する。
【解決手段】表面に複数配置した配線パターン１１と半導体素子２１のバンプ２３とを電気的に接続し、絶縁性の樹脂２２で封止することで半導体装置となる薄膜の絶縁テープ１であって、絶縁テープ１の搬送方向における半導体装置の外形サイズが、絶縁テープ１を搬送する為に開口されたスプロケットホール２のピッチ間隔の整数倍Ｘピッチ（Ｘ＝１，２，３，４，５，・・・）より大きく、尚かつ整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）以下である半導体装置用テープキャリアにおいて、半導体装置１デバイスのテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、半導体装置の外形サイズに関与しない絶縁テープ１の無形領域を削減している。
【選択図】図１

Description

本発明は、フレキシブル配線基板上に半導体素子が接合・搭載された半導体装置に用いるテープキャリア、半導体装置、半導体モジュール及び半導体装置の製造方法に関するものである。
本発明は、ＣＯＦ(Ｃｈｉｐ Ｏｎ Ｆｉｌｍ)、及びＴＣＰ(Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ)と呼ばれるフレキシブル配線基板上に半導体素子が接合・搭載された半導体装置（以下ＣＯＦ、及びＴＣＰと称する）用のテープキャリア、半導体装置、半導体モジュール及び半導体装置の製造方法に関するものである。
図１５は、従来のテープキャリア５００上でのＣＯＦ半導体装置用テープキャリアについて示した平面図であり、図１６は、従来のテープキャリア５００上でのＣＯＦ半導体装置について示した平面図である。
また、図１７は、従来のテープキャリア６００上でのＴＣＰ半導体装置用テープキャリアについて示した平面図であり、図１８は、従来のテープキャリア６００上でのＴＣＰ半導体装置について示した平面図である。
ＴＣＰとＣＯＦの異なる点は、ＴＣＰでは絶縁テープ５０１の半導体素子５２１が搭載される部分にあらかじめ貫通した開口部５１６が開けられ、配線パターン５１１が片持ち梁状に突き出した状態で配線パターン５１１の先端部分と半導体素子５２１が接合されるのに対して、ＣＯＦでは半導体素子５２１を搭載するための搭載用の開口部を有しておらず、半導体素子５２１が薄膜の絶縁テープ５０１の表面上に形成された配線パターン５１１に接合・搭載されていること、ＴＣＰでは配線パターン５１１が片持ち梁状に突き出した状態である為に、配線パターン５１１の厚みは１８μｍ以上を使用しており、配線パターン５１１の配線ピッチが４５μｍ未満の製造が困難であるのに対して、ＣＯＦでは薄膜の絶縁テープ５０１の表面上に配線パターン５１１が形成されている為に、配線パターン５１１の厚みは８μｍ以下も使用でき、配線パターン５１１の配線ピッチが３５μｍ以下の製造も容易であること、ＴＣＰでは液晶パネル等への実装後の折り曲げ部分にあらかじめスリット５１７が設けられているのに対して、ＣＯＦでは折り曲げ用のスリットを有しておらず、薄膜の絶縁テープ５０１のどこでも自由に折り曲げられること、及びＴＣＰではポリイミドから成る絶縁テープ５０１上に、接着剤を用いて銅箔をラミネートして形成しているのに対して、ＣＯＦでは銅箔裏面にポリイミド等を塗布、硬化して形成（キャスティング法）、あるいはポリイミド等から成る絶縁テープ５０１上に銅をスパッタで積層して形成（メタライジング法）していることである。
ＣＯＦは、その使用目的から自由に折り曲げることが可能な薄膜の絶縁テープ５０１が使用され、薄膜の絶縁テープ５０１の表面上に配置された配線パターン５１１の各配線は、半導体素子５２１の対応する端子と電気的に接続され、外部接続用コネクタ部５１２には、液晶パネルやプリント基板などに接続される。上記以外の配線パターン露出部は、ソルダーレジスト５１３が塗布され、絶縁状態が確保される。半導体素子５２１が搭載される搭載領域５１５にはソルダーレジスト５１３は塗布されず、ソルダーレジスト開口部５１４が形成されている。半導体素子５２１は薄膜の絶縁テープ５０１上の搭載領域５１５に搭載された後、樹脂５２２によって封止される。
ＣＯＦ、ＴＣＰ共に、多くの場合は、薄膜の絶縁テープ５０１にスプロケットホール５０２と呼ばれる搬送用の開口が４．７５ｍｍ間隔で設置されており、通常、製品の外形に連動したテープピッチはスプロケットホール５０２の整数倍のピッチで設計されている。各工程の製造設備内では、スプロケットホール５０２を使用して１ピッチずつ搬送され、１工程（１デバイスの処理・搬送）では、製品の外形ピッチ（整数倍）分が搬送される。
薄膜の絶縁テープ５０１上への製品の配置方法や、搬送を含めた製造方法に関する従来技術としては、ＴＣＰでの公開公報・文献、等は無く、ＣＯＦでは、特許文献１に示されている。
特開２０００−３２３５３３号公報（平成１２年（２０００年）１１月２４日公開、特許第３５５８９２１号、平成１６年（２００４年）５月２８日登録）
しかしながら、前記従来の半導体装置用テープキャリア、半導体装置の製造方法、半導体装置、および半導体モジュール装置では、ＣＯＦ、又はＴＣＰの製品外形サイズやテープピッチが拡大することによる材料費、加工費の増加、および製造能力が低下するという問題点を有している。
ＣＯＦ、ＴＣＰ共に、通常、製品の外形サイズに連動したテープピッチはスプロケットホール５０２の整数倍のピッチで設計されており、使用用途によっても異なるが、平均的には５ピッチ前後となっている。しかし、製品自体の外形は、スプロケットホール５０２の整数倍ピッチ（平均的には５ピッチ）に丁度一致したサイズの場合は少なく、製品外形に含まれない無形領域（不要領域）５０３が存在している場合が多くなっている。この場合、材料コスト、加工費、製造工程の能力、等に無駄が生じることになり、例えば１／２ピッチ（ハーフピッチ）分の無形領域（不要領域）が存在する場合には、材料コストとしては約１０％の増加となってしまうことがある。
解決方法として、製品外形サイズの縮小、及びテープピッチの小数ピッチ化がある。製品外形サイズの縮小については、外形形状・サイズや配線パターン５１１の引き回し自由度によって大きく変化するが、ユーザ仕様であることからユーザとの調整が最も重要かつ難題となっており、外形サイズ縮小は非常に困難となっている。
そのため、例えば上記の特許文献１では、製品外形の配置を工夫することによって製品の形成に寄与しないテープキャリア７００の無形領域５０３を削減する技術について開示している。
図１９は、上記特許文献１に開示されている従来技術の一例を示す平面図である。
図１９に示す例では、ＣＯＦ半導体装置の製造方法について記載している。上記特許文献１の方法はＣＯＦ半導体装置およびＴＣＰ半導体装置などに適用できる方法であるが、ここではＣＯＦ半導体装置について記載することにする。
特許文献１の方法では、外部接続用コネクタ部５１２を含む製品外形の一部が突起形状を有している製品において、突起部同士を互いに隣接するように向かい合わせて配置することで、突起部周辺の不要な領域を削減する。
このように配置することによって、使用するテープキャリア７００の長さを短く調整している。
上記の例では、外部接続用コネクタ部５１２の向きを向かい合わせることによって無形領域５０３を削減し、使用するテープキャリア７００のテープピッチを削減することができた。しかしながら、さまざまな形状のＣＯＦに対しては、常に外部接続用コネクタ部５１２を向かい合わせることで使用するテープキャリア７００のテープピッチを最小化することができるとは限らず、ＣＯＦの形状に合わせてテープキャリア７００に配置する向きを設計する必要がある。
また、上記のように製品の配置方向を複数の方向に配置しているため、各製造工程ではテープキャリア７００への部品の実装方向をＣＯＦの配置方向に合わせて切り替える必要がある。このため、テープキャリア７００のテープピッチを削減することと、製造工程を簡略化することとを考慮して設計をおこなう必要がある。
本発明は、ＣＯＦ、又はＴＣＰの製品外形サイズやテープピッチの拡大による材料費、加工費の増加、製造能力の低下という問題点を解決するものであり、ＣＯＦ、又はＴＣＰにおいて、製品外形に含まれない無形領域（不要領域）を削減でき、材料コストを約１０％程度低減できる半導体装置用テープキャリア、半導体装置の製造方法、半導体装置、および半導体モジュール装置を提供することにある。
本発明のＣＯＦ、又はＴＣＰ半導体装置用テープキャリアは、上記課題を解決するために、表面に複数配置した配線パターンと半導体素子の突起電極とを電気的に接続し、絶縁性樹脂で封止することでＣＯＦ、又はＴＣＰ半導体装置となる薄膜の絶縁テープであって、前記絶縁テープの搬送方向における前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズが、前記絶縁テープを搬送する為に開口されたスプロケットホールのピッチ間隔の整数倍Ｘピッチ（Ｘ＝１，２，３，４，５，・・・）より大きく、尚かつ整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）以下であり、通常はテープピッチを整数倍Ｘ＋１ピッチに設定する前記ＣＯＦ、又はＴＣＰ半導体装置となる前記絶縁テープにおいて、前記ＣＯＦ、又はＴＣＰ半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、前記半導体装置の外形サイズに関与しない前記絶縁テープの無形領域を削減していることを特徴としている。
また、本発明のＣＯＦ、又はＴＣＰ半導体装置用テープキャリアでは、前記絶縁テープの搬送方向における前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズを前記配線パターンの設計面で縮小した場合においても、小数Ｙピッチ（０＜Ｙ＜１）化を同時に行い、前記ＣＯＦ、又はＴＣＰ半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定していることが好ましい。
上記の発明によれば、半導体装置の外形サイズに関与しない前記絶縁テープの無形領域（不要領域）を削減し、材料コストを低減することができる。
本発明のＣＯＦ、又はＴＣＰ半導体装置の製造方法は、上記課題を解決するために、前記半導体素子の実装、樹脂封止、テスト、他、アセンブリ工程での搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定した前記半導体装置を製造していることを特徴としている。
製造設備の搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施できるように、必要に応じてソフトや搬送機構を変更している。
また、本発明のＣＯＦ、又はＴＣＰ半導体装置の製造方法では、前記半導体素子の実装、樹脂封止、テスト、他、アセンブリ工程が、前記半導体装置を複数個 同時に処理し、前記半導体装置の製品処理ピッチが整数倍となるようにしてもよい。
前記半導体装置を処理する処理機構を複数個保有している製造設備を使用して、複数個の半導体装置を同時に処理してもよい。
また、本発明のＣＯＦ、又はＴＣＰ半導体装置の製造方法では、前記半導体装置の前記絶縁テープからの打ち抜き工程が、前記半導体装置を複数個同時に打ち抜く工程であり、前記半導体装置の製品打ち抜きの外形、及び搬送ピッチが前記スプロケットホールの前記ピッチ間隔の整数倍となるようにしてもよい。
１セットの打ち抜き金型によって、複数個の前記半導体装置を同時に打ち抜いている。
上記の発明によれば、ＣＯＦ、又はＴＣＰ半導体装置の製造における搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、ＣＯＦ、又はＴＣＰ半導体装置用テープキャリアのテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定することができるので、半導体装置の外形サイズに関与しない前記絶縁テープの無形領域（不要領域）を削減し、材料コストを低減することができる。
上記の発明によれば、ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない前記絶縁テープの無形領域（不要領域）を削減し、材料コストを低減した半導体装置または半導体モジュール装置を製造することができる。
本発明のＣＯＦ、又はＴＣＰ半導体装置用テープキャリアは、以上のように、前記絶縁テープの搬送方向における前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズが、前記絶縁テープを搬送する為に開口されたスプロケットホールのピッチ間隔の整数倍Ｘピッチ（Ｘ＝１，２，３，４，５，・・・）より大きく、尚かつ整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）以下であり、通常はテープピッチを整数倍Ｘ＋１ピッチに設定する前記ＣＯＦ、又はＴＣＰ半導体装置となる前記絶縁テープにおいて、前記半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、前記半導体装置の外形サイズに関与しない前記絶縁テープの無形領域を削減している。
また、本発明のＣＯＦ、又はＴＣＰ半導体装置の製造方法は、以上のように、前記半導体素子の実装、樹脂封止、テスト、他、アセンブリ工程での搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定した前記半導体装置を製造する方法である。
また、本発明のＣＯＦ、又はＴＣＰ半導体装置の製造方法は、前記半導体素子の実装、樹脂封止、テスト、他、アセンブリ工程において、前記半導体装置を複数個 同時に処理し、前記半導体装置の製品処理ピッチを整数倍とする製造方法でもある。
また、本発明の半導体装置、又は半導体モジュール装置は、上記のＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、または半導体装置の製造方法を用いて、製造されたものである。
それゆえ、ＣＯＦ、又はＴＣＰ半導体装置用テープキャリアにおいて、半導体装置の製品外形に含まれない無形領域（不要領域）を削減でき、材料コストを約１０％程度低減できる半導体装置用テープキャリア、半導体装置の製造方法、半導体装置、および半導体モジュール装置を提供することができるという効果を奏する。
即ち、前記ＣＯＦ、又はＴＣＰ半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない前記絶縁テープの無形領域（不要領域）を削減していること、前記半導体素子のアセンブリ工程での搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定した前記ＣＯＦ、又はＴＣＰ半導体装置を製造していること、製造設備の搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施していること、必要に応じて、ソフトや搬送機構を変更していること、前記半導体素子のアセンブリ工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個同時に処理し、前記ＣＯＦ、又はＴＣＰ半導体装置の製品処理ピッチが整数倍となっていること、処理機構を複数個 保有している製造設備を使用して、複数個を同時に処理していること、前記ＣＯＦ、又はＴＣＰ半導体装置の前記絶縁テープからの打ち抜き工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個同時に打ち抜き、前記ＣＯＦ、又はＴＣＰ半導体装置の製品打ち抜きの外形、及び搬送ピッチが整数倍となっていることによって、本発明によるＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、及び半導体装置の製造方法は、従来のＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、及び半導体装置の製造方法と比較して、前記ＣＯＦ、又はＴＣＰの製品外形に含まれない無形領域（不要領域）を削減することが可能となり、材料コストを約１０％程度低減できる。
〔実施の形態１〕
図１〜図４に本発明でのＣＯＦ、ＴＣＰ用テープキャリア、及び半導体装置の実施の形態を示し、図５〜図８にＣＯＦ、ＴＣＰ半導体装置、及びモジュールの断面図を示す。
本ＣＯＦに使用されるテープキャリア１００は、自由に折り曲げることが可能な柔軟性の高い厚さ１５〜４０μｍの薄膜のポリイミド系の絶縁テープ１を基材とし、絶縁テープ１の表面に厚さ８〜１８μｍの銅箔又はスパッタ銅（配線パターン）がキャスティング法、スパッタ法（メタライジング法）、等により形成されている。
本ＴＣＰに使用されるテープキャリア２００は、ポリイミドから成る絶縁テープ１上に、接着剤１８を用いて銅箔をラミネートして形成しており、絶縁テープ１の半導体素子２１が搭載される部分にあらかじめ貫通した開口部１６が開けられ、配線パターン１１が片持ち梁状に突き出した状態である為、配線パターン１１の厚みは１８μｍ以上を使用しており、液晶パネル等への実装後の折り曲げ部分にはあらかじめスリット１７が設けられている。
ＣＯＦ、ＴＣＰ共に、配線パターン１１の表面には、錫メッキや金メッキが施されている。配線パターン１１と半導体素子２１との接続部、及び外部接続用コネクタ部１２以外のパターン露出部には、ソルダーレジスト１３が塗布され、絶縁状態が確保される。半導体素子２１が搭載される搭載領域１５にはソルダーレジスト１３は塗布されず、ソルダーレジスト開口部１４が形成されている。尚、図中には、メッキは記載していない。
ＣＯＦ、ＴＣＰ共に、多くの場合は、薄膜の絶縁テープ１にスプロケットホール２と呼ばれる搬送用の開口が４．７５ｍｍ間隔で設置されており、通常、製品の外形に連動したテープピッチはスプロケットホール２の整数倍のピッチで設計されている。各工程の製造設備内では、スプロケットホール２を使用して１ピッチずつ搬送され、１工程（１デバイスの処理・搬送）では、製品の外形ピッチ（整数倍）分が搬送される。
半導体素子２１には、バンプ２３と呼ばれる突起電極が形成されており、絶縁テープ１の表面上に形成されている（ＣＯＦ）、又は絶縁テープ１の半導体素子２１が搭載される部分にあらかじめ貫通した開口部１６が開けられ、配線パターン１１が片持ち梁状に突き出した状態である（ＴＣＰ）配線パターン１１に接合・搭載され、配線パターン１１の各配線が半導体素子２１の対応する端子のバンプ２３と電気的に接続される。半導体素子２１が接合・搭載された後に半導体素子２１とテープキャリア１００または２００に出来る隙間（ＣＯＦ）、又は半導体素子２１の表面（ＴＣＰ）は、樹脂２２が注入（ＣＯＦ）、又は塗布（ＴＣＰ）され封止される。配線パターン１１の外部接続用コネクタ部１２には、液晶パネル２４やプリント基板２５などが接続される。
本発明のＣＯＦ、及びＴＣＰ用のテープキャリア（１００、２００）は、配線パターン１１と半導体素子２１とを電気的に接続し、絶縁性の樹脂２２で封止することでＣＯＦ、又はＴＣＰ半導体装置となる絶縁テープ１の搬送方向におけるＣＯＦ、又はＴＣＰ半導体装置の外形サイズが、絶縁テープ１を搬送する為に開口されたスプロケットホール２のピッチ間隔（４．７５ｍｍ）の整数倍４ピッチより大きく、尚かつ整数倍４＋１／２ピッチ（ハーフピッチ）以下であり、通常はテープピッチを整数倍４＋１＝５ピッチに設定するＣＯＦ、又はＴＣＰ半導体装置となる絶縁テープ１において、ＣＯＦ、又はＴＣＰ半導体装置のテープピッチを整数倍４＋１／２＝４．５ピッチに設定し、ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない絶縁テープ１の無形領域（不要領域）を削減し、材料コストを低減している。
図１５〜図１８に従来のＣＯＦ、及びＴＣＰ用のテープキャリア（５００、６００）を示す。
従来のＣＯＦ、及びＴＣＰ用のテープキャリア（５００、６００）では、絶縁テープ５０１の搬送方向におけるＣＯＦ、又はＴＣＰ半導体装置の外形サイズが、絶縁テープ５０１を搬送する為に開口されたスプロケットホール５０２のピッチ間隔（４．７５ｍｍ）の整数倍４ピッチより大きく、尚かつ整数倍４＋１／２ピッチ（ハーフピッチ）以下の場合でも、テープピッチを整数倍４＋１＝５ピッチに設定されており、ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない絶縁テープ５０１の無形領域（不要領域）５０３が存在している為、材料コスト、加工費、製造工程の能力、等に無駄が生じている。
本発明を実施したＣＯＦ、及びＴＣＰ用のテープキャリア（１００、２００）では、ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない絶縁テープ１の無形領域（不要領域）を削減していることによって、従来のＣＯＦ、又はＴＣＰ半導体装置用のテープキャリア（５００、６００）と比較して、ＣＯＦ、又はＴＣＰのテープピッチ拡大による材料費、加工費の増加、製造能力の低下という問題点の解決が可能となり、ＣＯＦ、又はＴＣＰ半導体装置用のテープキャリアの材料コストを従来（平均的には５ピッチ）の約９０％に低減できる。
図１９に別の従来例として、ＣＯＦ用のテープキャリア７００を示す。
従来のＣＯＦ用のテープキャリア７００では、外部接続用コネクタ部５１２の向きを向かい合わせることによって無形領域５０３を削減し、使用するテープキャリア７００のテープピッチを削減することができた。しかしながら、さまざまな形状のＣＯＦに対しては、常に外部接続用コネクタ部５１２を向かい合わせることで使用するテープキャリア７００のテープピッチを最小化することができるとは限らず、ＣＯＦの形状に合わせてテープキャリア７００に配置する向きを設計する必要がある。
また、上記のように製品の配置方向を複数の方向に配置しているため、各製造工程ではテープキャリア７００への部品の実装方向をＣＯＦの配置方向に合わせて切り替える必要がある。このため、テープキャリア７００のテープピッチを削減することと、製造工程を簡略化することとを考慮して設計をおこなう必要がある。
本発明では、上記の従来例のように、ＣＯＦの形状に合わせてテープキャリアに配置する向きを設計する必要がない。
〔実施の形態２〕
図９、図１０に本発明でのＣＯＦ用のテープキャリア１００、及び半導体装置の実施の形態を示す。
本発明を実施したＣＯＦ用のテープキャリア１００では、絶縁テープ１の搬送方向におけるＣＯＦ半導体装置の外形サイズが、絶縁テープ１を搬送する為に開口されたスプロケットホール２のピッチ間隔（４．７５ｍｍ）の整数倍４ピッチより大きく、尚かつ整数倍４＋１／４ピッチ以下であり、通常はテープピッチを整数倍４＋１＝５ピッチに設定するＣＯＦ半導体装置となる絶縁テープ１において、ＣＯＦ半導体装置のテープピッチを整数倍４＋１／４＝４．２５ピッチに設定し、ＣＯＦ半導体装置の外形サイズに関与しない絶縁テープ１の無形領域（不要領域）を削減していることによって、従来のＣＯＦ、又はＴＣＰ半導体装置用のテープキャリア（５００，６００）と比較して、ＣＯＦのテープピッチ拡大による材料費、加工費の増加、製造能力の低下という問題点の解決が可能となり、ＣＯＦ半導体装置用のテープキャリア１００の材料コストを従来（平均的には５ピッチ）の約８５％に低減できる。
〔実施の形態３〕
図１１に本発明のＣＯＦ半導体装置の実施の形態を示す。
絶縁テープ１の搬送方向におけるＣＯＦ半導体装置の外形サイズを配線パターン１１の設計面で縮小した場合の実施の形態を示す。本実施の形態においても実施の形態１と同様に、１／２ピッチ（ハーフピッチ）化を同時に行い、ＣＯＦ半導体装置のテープピッチを整数倍３＋１／２＝３．５ピッチに設定している。
設計面での外形サイズ縮小の方法としては、配線パターン間のピッチ縮小、配線パターンの引き回し変更、ユーザ外形仕様の変更、等がある。
本実施の形態のＣＯＦ用のテープキャリア１００では、実施の形態１のＣＯＦ用のテープキャリア１００を超える効果（約７０％に低減）を得ることができる。
〔実施の形態４〕
図１２に本発明のＣＯＦ半導体装置の実施の形態を示す。
実施の形態３と同様に、絶縁テープ１の搬送方向におけるＣＯＦ半導体装置の外形サイズを配線パターン１１の設計面で縮小した場合の実施の形態を示す。本実施の形態においては、実施の形態３よりもＣＯＦ半導体装置の外形サイズの配線パターン設計面での縮小が大きく、実施の形態１、及び実施の形態３と同様に、１／２ピッチ（ハーフピッチ）化も同時に行い、ＣＯＦ半導体装置のテープピッチを整数倍２＋１／２＝２．５ピッチに設定している。
本実施の形態のＣＯＦ用のテープキャリア１００では、実施の形態１、及び実施の形態３のＣＯＦ用のテープキャリア１００を超える効果（約５０％に低減）を得ることができる。
〔実施の形態５〕
図１３に本発明のＣＯＦ半導体装置の実施の形態として製造工程（半導体素子実装工程）を示す。
従来のＣＯＦ半導体装置の製造工程では、図２０に示すように、製造装置の搬送ピッチが１ピッチで実施され、テープピッチを整数倍に設定したＣＯＦ半導体装置を製造していた。この時、１デバイスの製品処理のピッチは、例えば１ピッチ×５＝５ピッチとなっている。
本発明のＣＯＦ半導体装置の製造工程（半導体素子実装工程）では、ソフトや搬送機構を変更していることで、製造装置の搬送ピッチを１／２ピッチ（ハーフピッチ）で実施し、テープピッチを整数倍４＋１／２ピッチ＝４．５ピッチに設定したＣＯＦ半導体装置を製造している。この時、１デバイスの製品処理のピッチは、例えば０．５ピッチ×９＝４．５ピッチとなっている。
すなわち、本実施の形態の半導体装置用テープキャリアにおける１デバイスのテープピッチは、スプロケットホールのピッチ間隔の整数倍Ｘ＋小数Ｙ＝４＋０．５＝４．５ピッチであり、半導体装置の製造工程（半導体素子実装工程）における１デバイスの製品処理ピッチも同じ４．５ピッチとなるが、製造工程における搬送ピッチである小数Ｚ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）は、いくつかのピッチが考えられ、例えば０．０５×５＝０．２５ピッチ、０．０５×１０＝０．５ピッチ、０．０５×３０＝１．５ピッチ、等で搬送することができる。
本実施の形態のＣＯＦ半導体装置の製造工程（半導体素子実装工程）は、実施の形態１のＣＯＦ用のテープキャリア１００を使用した製造工程を示しているが、実施の形態３、及び実施の形態４においても同様の製造工程（半導体素子実装工程）によって製造することが可能である。
〔実施の形態６〕
図１４に本発明のＣＯＦ半導体装置の実施の形態として製造工程（半導体装置打ち抜き工程）を示す。
従来のＣＯＦ半導体装置の製造工程では、図２１に示すように、ＣＯＦ半導体装置の絶縁テープ１からの打ち抜き工程において、ＣＯＦ半導体装置を１デバイスずつ打ち抜いていた。
本発明のＣＯＦ半導体素子の製造工程では、ＣＯＦ半導体装置を複数個同時に処理することで、ＣＯＦ半導体装置の製品処理ピッチを整数倍としている。ＣＯＦ半導体装置の絶縁テープ１からの打ち抜き工程において、ＣＯＦ半導体装置を複数個（２個）同時に打ち抜き、ＣＯＦ半導体装置の製品打ち抜きの処理ピッチをスプロケットホール２のピッチ間隔（４．７５ｍｍ）の整数倍（９ピッチ）としている。
本実施の形態のＣＯＦ半導体装置の製造工程（半導体装置打ち抜き工程）は、実施の形態１のＣＯＦ用のテープキャリア１００を使用した製造工程を示しているが、実施の形態３、及び実施の形態４においても同様の製造工程によって製造することが可能である。
以上のように、テープピッチの小数ピッチ化は、製品外形サイズがスプロケットホールの整数倍Ｘピッチ（Ｘ＝１，２，３，４，５，・・・）より大きく、尚かつ整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）以下である場合（通常、テープピッチを整数倍Ｘ＋１ピッチに設定している）には、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に縮小することが可能であり、例えば４ピッチ＋１／２ピッチ（ハーフピッチ）の場合には、通常は４＋１＝５ピッチに設定しているが、４＋０．５＝４．５ピッチに縮小することが可能であり、１０％の縮小が容易となってくる。勿論、製品外形サイズの縮小も可能な場合には更なる縮小が可能となる。
しかし、ＣＯＦ、又はＴＣＰの製造工程や製品の打ち抜き工程も、製品ピッチ、すなわち整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）で対応する必要があるが、製造設備の搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施できるように、例えば４＋０．５＝４．５ピッチの場合は、搬送ピッチを０．５ピッチで実施できるように、製造設備のソフトや搬送機構を変更すること、絶縁テープからの製品打ち抜き工程では、複数個を同時に打ち抜くことで、容易に対応することが可能となる。
すなわち、本発明によるＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、及び半導体装置の製造方法は、上記の課題を解決する為に、表面に複数配置した配線パターンと半導体素子の突起電極とを電気的に接続し、絶縁性の樹脂で封止することでＣＯＦ、又はＴＣＰ半導体装置となる薄膜の絶縁テープであり、前記絶縁テープの搬送方向における前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズが、前記絶縁テープを搬送する為に開口されたスプロケットホールのピッチ間隔（４．７５ｍｍ）の整数倍Ｘより大きく、尚かつ整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）以下であり、通常はテープピッチを整数倍Ｘ＋１ピッチに設定する前記ＣＯＦ、又はＴＣＰ半導体装置となる前記絶縁テープにおいて、前記ＣＯＦ、又はＴＣＰ半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない前記絶縁テープの無形領域（不要領域）を削減している。また、前記半導体素子のアセンブリ工程での搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定した前記ＣＯＦ、又はＴＣＰ半導体装置を製造していること、製造設備の搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施できるように、ソフトや搬送機構を変更していること、前記半導体素子のアセンブリ工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個 同時に処理し、前記ＣＯＦ、又はＴＣＰ半導体装置の製品処理ピッチが整数倍となっていること、処理機構を複数個 保有している製造設備を使用して、複数個を同時に処理していること、前記ＣＯＦ、又はＴＣＰ半導体装置の前記絶縁テープからの打ち抜き工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個 同時に打ち抜き、前記ＣＯＦ、又はＴＣＰ半導体装置の製品打ち抜き処理ピッチが整数倍となっていることで、前記ＣＯＦ、又はＴＣＰの製品外形に含まれない無形領域（不要領域）を削減し、材料コストを低減したことを特徴としている。
また、本発明によるＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、及び半導体装置の製造方法と従来のＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、及び半導体装置の製造方法との違いは、前記ＣＯＦ、又はＴＣＰ半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない前記絶縁テープの無形領域（不要領域）を削減していること、前記半導体素子のアセンブリ工程での搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定した前記ＣＯＦ、又はＴＣＰ半導体装置を製造していること、製造設備の搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施できるように、ソフトや搬送機構を変更していること、前記半導体素子のアセンブリ工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個 同時に処理し、前記ＣＯＦ、又はＴＣＰ半導体装置の製品処理ピッチが整数倍となっていること、処理機構を複数個 保有している製造設備を使用して、複数個を同時に処理していること、前記ＣＯＦ、又はＴＣＰ半導体装置の前記絶縁テープからの打ち抜き工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個 同時に打ち抜き、前記ＣＯＦ、又はＴＣＰ半導体装置の製品打ち抜きの処理ピッチが整数倍となっていることのみであり、一部、ソフトや搬送機構の変更は必要となるものの、従来の製造設備・手法での製造が可能である。
これによって、前記ＣＯＦ、又はＴＣＰ半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、前記ＣＯＦ、又はＴＣＰ半導体装置の外形サイズに関与しない前記絶縁テープの無形領域（不要領域）を削減していること、前記半導体素子のアセンブリ工程での搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定した前記ＣＯＦ、又はＴＣＰ半導体装置を製造していること、製造設備の搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施できるように、ソフトや搬送機構を変更していること、前記半導体素子のアセンブリ工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個同時に処理し、前記ＣＯＦ、又はＴＣＰ半導体装置の製品処理ピッチが整数倍となっていること、処理機構を複数個 保有している製造設備を使用して、複数個を同時に処理していること、前記ＣＯＦ、又はＴＣＰ半導体装置の前記絶縁テープからの打ち抜き工程が、前記ＣＯＦ、又はＴＣＰ半導体装置を複数個 同時に打ち抜き、前記ＣＯＦ、又はＴＣＰ半導体装置の製品打ち抜きの処理ピッチが整数倍となっていることによって、本発明によるＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、及び半導体装置の製造方法は、従来のＣＯＦ、又はＴＣＰ半導体装置用テープキャリア、及び半導体装置の製造方法と比較して、前記ＣＯＦ、又はＴＣＰの製品外形に含まれない無形領域（不要領域）を削減することが可能となり、材料コストを約１０％程度低減できる。
以上のように、本発明では、フレキシブル配線基板上に半導体素子が接合・搭載された半導体装置の製造方法において、半導体装置の外形サイズにあわせて半導体装置のテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）とすることができ、半導体装置の外形サイズに関与しない絶縁テープの無形領域を削減することができる。そのため、本発明は、ＣＯＦ半導体装置やＴＣＰ半導体装置に代表されるテープ状の材料から形成される半導体装置やその部品を製造する分野に利用することができるだけでなく、さらには、ロール状に形成されている材料から定められた長さの製品を製造することに関わる分野に広く応用することが可能である。
本発明の実施の形態として、ＣＯＦ半導体装置用テープキャリア（半導体素子実装前）を示す平面図である。 本発明の実施の形態として、図１の半導体素子実装後（半導体装置）を示す平面図である。 図１、図２とは異なる本発明の実施の形態として、ＴＣＰ半導体装置用テープキャリア（半導体素子実装前）を示す平面図である。 図１、図２とは異なる本発明の実施の形態として、図３の半導体素子実装後（半導体装置）を示す平面図である。 本発明の実施の形態として、図１、図２の実施の形態によるＣＯＦ半導体装置を示す断面図である。 本発明の実施の形態として、図３、図４の実施の形態によるＴＣＰ半導体装置を示す断面図である。 本発明の実施の形態として、図５の実施の形態による半導体モジュール装置を示す断面図である。 本発明の実施の形態として、図６の実施の形態による半導体モジュール装置を示す断面図である。 図１〜図４とは異なる本発明の実施の形態として、ＣＯＦ半導体装置用テープキャリア（半導体素子実装前）を示す平面図である。 図１〜図４とは異なる本発明の実施の形態として、図９の半導体素子実装後（半導体装置）を示す平面図である。 図１〜図４、図９、図１０とは異なる本発明の実施の形態として、ＣＯＦ半導体装置を示す平面図である。 図１〜図４、図９〜図１１とは異なる本発明の実施の形態として、ＣＯＦ半導体装置を示す平面図である。 本発明の実施の形態として、半導体素子の実装工程を示す平面図である。 本発明の実施の形態として、ＣＯＦ半導体装置の打ち抜き工程を示す平面図である。 従来例のＣＯＦ半導体装置用テープキャリア（半導体素子実装前）を示す平面図である。 従来例のＣＯＦ半導体装置を示す平面図である。 従来例のＴＣＰ半導体装置用テープキャリア（半導体素子実装前）を示す平面図である。 従来例のＴＣＰ半導体装置を示す平面図である。 図１５〜図１８とは異なる従来例のＣＯＦ半導体装置用テープキャリア（半導体素子実装前）を示す平面図である。 従来例の半導体素子実装工程を示す平面図である。 従来例のＣＯＦ半導体装置打ち抜き工程を示す平面図である。
符号の説明
１，５０１ 絶縁テープ
２，５０２ スプロケットホール
１１、５１１ 配線パターン
１２、５１２ 外部接続用コネクタ部
１３、５１３ ソルダーレジスト
１４、５１４ ソルダーレジスト開口部
１５、５１５ 搭載領域
１６、５１６ 開口部
１７、５１７ スリット
１８、 接着剤
２１、５２１ 半導体素子
２２、５２２ 樹脂（絶縁性樹脂）
２３ バンプ（突起電極）
２４ 液晶パネル
２５ プリント基板
１００ テープキャリア（半導体装置用テープキャリア）
２００ テープキャリア（半導体装置用テープキャリア）
５００ テープキャリア（半導体装置用テープキャリア）
５０３ 無形領域（不要領域）
６００ テープキャリア（半導体装置用テープキャリア）
７００ テープキャリア（半導体装置用テープキャリア）

Claims (12)

  1. 表面に複数配置した配線パターンと半導体素子の突起電極とを電気的に接続し、絶縁性樹脂で封止することで半導体装置となる薄膜の絶縁テープからなる半導体装置用テープキャリアであって、
    前記絶縁テープの搬送方向における前記半導体装置の外形サイズが、
    前記絶縁テープを搬送する為に開口されたスプロケットホールのピッチ間隔の整数倍Ｘピッチ（Ｘ＝１，２，３，４，５，・・・）より大きく、尚かつ整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）以下であり、
    前記半導体装置１デバイスのテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定し、前記半導体装置の外形サイズに関与しない前記絶縁テープの無形領域を削減していることを特徴とする半導体装置用テープキャリア。
  2. 前記半導体装置がＣＯＦまたはＴＣＰであることを特徴とする請求項１に記載の半導体装置用テープキャリア。
  3. 前記絶縁テープの搬送方向における前記半導体装置の外形サイズを前記配線パターンの設計面で縮小した場合において、
    小数Ｙピッチ（０＜Ｙ＜１）化を同時に行い、前記ＣＯＦ、又はＴＣＰ半導体装置用テープキャリアのテープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定していることを特徴とする請求項１または２に記載の半導体装置用テープキャリア。
  4. 小数Ｙが、０．０５の整数倍（１，２，３，４，５，・・・）であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置用テープキャリア。
  5. 前記半導体素子の実装、樹脂封止、テスト、他、アセンブリ工程での搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施し、テープピッチを整数倍Ｘ＋小数Ｙピッチ（０＜Ｙ＜１）に設定した前記半導体装置を製造していることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 製造設備の搬送ピッチを小数Ｚピッチ（０＜Ｚ＜１、Ｚ＝０．０５の整数倍）で実施できるように、ソフトや搬送機構を変更していることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記半導体素子の実装、樹脂封止、テスト、他、アセンブリ工程が、
    前記半導体装置を複数個 同時に処理し、前記半導体装置の製品処理ピッチが整数倍となっていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  8. 前記半導体装置を処理する処理機構を複数個保有している製造設備を使用して、複数個の半導体装置を同時に処理していることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記半導体装置の前記絶縁テープからの打ち抜き工程が、前記半導体装置を複数個同時に打ち抜く工程であり、
    前記半導体装置の製品打ち抜きの外形、及び搬送ピッチが前記スプロケットホールの前記ピッチ間隔の整数倍となっていることを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
  10. １セットの打ち抜き金型によって、複数個の前記半導体装置を同時に打ち抜いていることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 請求項１〜４の何れか１項に記載の半導体装置用テープキャリア、または請求項５〜１０の何れか１項に記載の半導体装置の製造方法を用いて、製造された半導体装置。
  12. 請求項１１に記載の半導体装置を用いて製造された半導体モジュール装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035178A (ja) * 2009-08-03 2011-02-17 Hitachi High-Technologies Corp 電子部品実装装置
JP2019197936A (ja) * 2019-08-27 2019-11-14 ルネサスエレクトロニクス株式会社 半導体装置
US11244883B2 (en) 2009-07-15 2022-02-08 Renesas Electronics Corporation Semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9944051B2 (en) * 2006-10-02 2018-04-17 Mead Johnson Nutrition Co. Laminate
CN102237334A (zh) * 2011-06-09 2011-11-09 深圳市华星光电技术有限公司 Cof及cof载带
US20120314175A1 (en) * 2011-06-09 2012-12-13 Shenzhen China Star Oploelectronics Technology Co., Ltd. Cof, cof carrier tape and drive circuit of liquid crystal television
KR101957492B1 (ko) * 2012-12-26 2019-03-12 엘지디스플레이 주식회사 가요성 드라이브 ｉｃ 패키지와 그 절삭 장치
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3558921B2 (ja) * 1999-05-14 2004-08-25 シャープ株式会社 テープキャリア並びにテープキャリア型半導体装置の製造方法
JP2001110853A (ja) 1999-08-03 2001-04-20 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープの製造方法および電子部品実装用フィルムキャリアテープの製造装置
JP4070135B2 (ja) * 2004-05-11 2008-04-02 沖電気工業株式会社 テープキャリア、半導体装置の製造方法および半導体装置
JP2006165517A (ja) * 2004-11-11 2006-06-22 Sharp Corp フレキシブル配線基板、それを用いた半導体装置および電子機器、並びにフレキシブル配線基板の製造方法
JP2007150088A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244883B2 (en) 2009-07-15 2022-02-08 Renesas Electronics Corporation Semiconductor device
JP2011035178A (ja) * 2009-08-03 2011-02-17 Hitachi High-Technologies Corp 電子部品実装装置
JP2019197936A (ja) * 2019-08-27 2019-11-14 ルネサスエレクトロニクス株式会社 半導体装置

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