JP2008065581A

JP2008065581A - 半導体集積回路、半導体集積回路を使用したシステム装置及び半導体集積回路の動作制御方法

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Publication number: JP2008065581A
Application number: JP2006242471A
Authority: JP
Inventors: Mitsushige Baba; 充茂馬場
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-09-07
Filing date: 2006-09-07
Publication date: 2008-03-21
Anticipated expiration: 2026-09-07
Also published as: KR20080087783A; US8495277B2; US20090287873A1; WO2008029903A1; CN101356516A; TW200832141A; JP5064744B2; CN101356516B

Abstract

【課題】ＬＳＩのピン数の増加によるパッケージサイズの増大を招くことなく、同一ピン数の同一パッケージのＬＳＩで、プログラムを外部メモリから内蔵するＲＡＭにダウンロードすることができる半導体集積回路、半導体集積回路を使用したシステム装置及び半導体集積回路の動作制御方法を得る。
【解決手段】共通の外部信号線群４を使用して外部回路２及び外部メモリ３にそれぞれ接続し、外部回路２とデータの入出力を行う場合、外部メモリ３への電源供給を停止させると共に外部回路２に電源供給を行わせ、外部回路２の入出力を有効にした後、外部回路２へのアクセスを行い、外部メモリ３とデータの入出力を行う場合、外部回路２への電源供給を停止させると共に外部メモリ３に電源供給を行わせ、外部メモリ３の入出力を有効にした後、外部メモリ３及びプログラム用ＲＡＭ１５へのアクセスを行うようにした。
【選択図】図１

Description

本発明は、ＣＭＯＳイメージセンサやＣＣＤイメージセンサ等を用いた、ＵＳＢ等の高速シリアルバスやパラレルバスと接続されるビデオやカメラに使用される半導体集積回路、半導体集積回路を使用したシステム装置及び半導体集積回路の動作制御方法に関する。

近年、ＣＭＯＳセンサを使用したカメラをＵＳＢ（Universal Serial Bus）を用いてパーソナルコンピュータ（以下、ＰＣと呼ぶ）に接続して、テレビ会議やテレビ電話が簡単に実現できるようになった。このような背景には、その重要な構成要素となるＣＭＯＳセンサを使用したカメラ（通称Ｗｅｂカメラ）の高画素化及び小型化、並びにＰＣの汎用インタフェースであるＵＳＢインタフェースが搭載されたことが大きな役割を果たしている。更に、ノートブック型ＰＣや液晶ディスプレイにＷｅｂカメラを搭載する上で、Ｗｅｂカメラの小型化が重要な要素になっている。このため、Ｗｅｂカメラを構成しているＣＭＯＳセンサ、ＵＳＢインタフェース用ＬＳＩ及び周辺回路の小型化を図ることが重要になっている。

Ｗｅｂカメラを使用したシステムとしては、例えば図１３のような構成があり、図１３では、Ｗｅｂカメラ１０５は、光学レンズ１０１、ＣＭＯＳセンサ１０２、ＵＳＢコントローラ１０３及びレギュレータ１０４を備えており、ＵＳＢコントローラ１０３内のＵＳＢインタフェースを介してＰＣ１０６に接続されている。なお、ＣＭＯＳセンサ１０２の代わりにＣＣＤ（Charge Couple Devices）を使用してもよい。
図１４は、図１３のＵＳＢコントローラ１０３の内部構成例を示したブロック図である。
図１４において、ＵＳＢコントローラ１０３は、ＣＭＯＳセンサインタフェース回路１０７、画像データ用ＦＩＦＯ１０８、ＵＳＢインタフェース回路１０９、ＣＰＵ１１０、プログラム用ＲＯＭ１１１を備えている。更に、ＵＳＢコントローラ１０３が、プログラム用ＲＯＭ１１１の他に、書き換え可能なＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する構成も考えられる。

ＵＳＢコントローラ１０３はＬＳＩに搭載されており、該ＬＳＩは、種々多様なＣＭＯＳセンサ又はＣＣＤに接続して使用できることが重要である。
しかし、ＵＳＢコントローラ１０３は、様々なＣＭＯＳセンサやＣＣＤを接続して使用できるようにするために、接続されたＣＭＯＳセンサやＣＣＤに対応した設定を行う必要があり、個々の製品に応じて様々な設定内容（アドレスやデータ）がある。接続されたＣＭＯＳセンサやＣＣＤに対応する設定は、通常、ＣＭＯＳセンサやＣＣＤとのインタフェースを行うＣＭＯＳセンサインタフェース回路１０７を介して、ＣＰＵ１１０がプログラム用ＲＯＭ１１１に書き込まれているプログラムに従って行われる。しかし、プログラム用ＲＯＭ１１１がＲＯＭ（Read Only Memory）である場合には、ＬＳＩ製造時に固定されたプログラムだけで内部動作が決定されるため、あらかじめ決められたセンサだけにしか対応することができなかった。

そこで、ＵＳＢコントローラ１０３内にＥＰＲＯＭやＲＡＭ等のような書き換え可能なメモリを内蔵することによって、製造後にプログラムを自由に書き換えることができた（例えば、特許文献１参照。）。しかし、ＥＰＲＯＭを内蔵させた場合は、ＬＳＩの製造コスト及びテストコストの増大を招くという問題があった。また、ＥＰＲＯＭの代わりにＲＡＭを内蔵させた場合は、ＥＰＲＯＭを内蔵させた場合と同様にプログラムの書き換えを自由に行うことができるが、ＬＳＩへの電源が遮断されると、ＲＡＭ内のプログラムが保存されないという問題があった。

しかし、ＵＳＢプロトコルでの使用を考えた場合には、電源遮断が行われた後、再度電源供給された時、ＵＳＢデバイスとしての再認識手順が行われ、かつＣＭＯＳセンサやＣＣＤの設定も電源が遮断されることによって失われていることから、再設定が必要になる。この場合、ファームウェアをなすプログラムをダウンロードする方法（例えば、特許文献２参照。）や、ＥＰＲＯＭ等の外部のメモリからファームウェアをなすプログラムを内部ＲＡＭに書き写す方法（例えば、特許文献３参照。）が考えられる。

プログラムをダウンロードする方法は、コスト面を重視する場合には非常に有効な手法であるが、該方法では、ホスト側に専用のダウンロード・ソフトウエアを準備する必要があり、ユーザーの中にはホスト側に専用ソフトウエアを持つ事を好まない場合もある。これに対して、外部にＥＰＲＯＭ等のメモリを設ける場合は、外部メモリの実装の有無によって個々のユーザーの嗜好に合わせることができる。
特開２００２−１４８３３号公報特開２００６−１９０１３２号公報特開２００２−２４１５９号公報

しかし、外部にＥＰＲＯＭ等のメモリを設ける方法は、実現上簡便な方法ではあるが、外付けメモリが不要なユーザーにとっては、ＥＰＲＯＭを接続するための接続端子を別途設けることによってＬＳＩの端子数が増大し、Ｗｅｂカメラの小型化を図る上で問題になる。ＬＳＩの端子数の低減という意味では、シリアルインタフェースを持つＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を接続することが考えられるが、データ転送速度が非常に低速であるため、ＵＳＢ等のように電源投入後の起動時間に制約がある場合には、ＥＥＰＲＯＭから読み込むことができる時間が短く、対応できるデータ量が限られてしまうという欠点があった。

本発明は、このような問題を解決するためになされたものであり、ＬＳＩのピン数の増加によるパッケージサイズの増大を招くことなく、同一ピン数の同一パッケージのＬＳＩで、プログラムを外部メモリから内蔵するＲＡＭにダウンロードすることができる半導体集積回路、半導体集積回路を使用したシステム装置及び半導体集積回路の動作制御方法を得ることを目的とする。

この発明に係る半導体集積回路は、所定の機能を有する外部回路と、該外部回路の動作制御を行うホスト装置とのインタフェースを行い、書き換え可能なメモリで構成された外部メモリから該インタフェースを行うために必要なデータを得る半導体集積回路において、
前記外部回路及び前記外部メモリに並列に接続された各信号線からなる外部信号線群が接続される各外部端子と、
前記外部信号線群を介して前記外部回路又は前記外部メモリとのインタフェースを行う外部端子インタフェース回路部と、
前記外部回路及び前記外部メモリの駆動制御を行う制御回路部と、
を備え、
前記制御回路部は、前記外部回路及び前記外部メモリに対して、前記外部端子インタフェース回路部を介してアクセスを行う方を排他的に作動させるものである。

具体的には、前記制御回路部は、前記外部回路及び前記外部メモリに対して、電源の供給制御を行って駆動制御を行うようにした。

また、前記制御回路部は、前記外部回路及び前記外部メモリに対する活性化を制御する信号を用いて、前記外部回路及び前記外部メモリに対する駆動制御を行うようにしてもよい。

また、前記制御回路部によって前記外部メモリから読み出されたデータを格納するための揮発性メモリからなる内部揮発性メモリ部を備え、前記制御回路部は、前記外部回路にアクセスするために必要なデータを前記外部メモリから読み出して該内部揮発性メモリ部に格納し、内部揮発性メモリ部に格納したデータを使用して前記外部回路にアクセスするようにした。

この場合、前記制御回路部は、
あらかじめ所定のプログラムが格納された不揮発性メモリからなる内部不揮発性メモリと、
該内部不揮発性メモリに格納されたプログラムに従って動作するＣＰＵと、
を備え、
前記ＣＰＵは、前記外部回路とアクセスするために必要なプログラムを前記外部メモリから読み出して前記内部揮発性メモリ部に格納するようにした。

また、前記制御回路部は、
あらかじめ所定のプログラムが格納された不揮発性メモリからなる内部不揮発性メモリと、
該内部不揮発性メモリに格納されたプログラムに従って動作するＣＰＵと、
該ＣＰＵによって制御されるＤＭＡコントローラと、
を備え、
前記ＣＰＵは、ＤＭＡコントローラに対して、前記外部回路とアクセスするために必要なプログラムを前記外部メモリから読み出して前記内部揮発性メモリ部に格納させるようにしてもよい。

また、この発明に係るシステム装置は、所定の機能を有する外部回路と、
書き換え可能な外部メモリと、
前記外部回路の動作制御を行うホスト装置と、
前記外部回路と該ホスト装置とのインタフェースを行い、前記外部メモリから該インタフェースを行うために必要なデータを得る半導体集積回路と、
を備えたシステム装置において、
前記半導体集積回路は、
前記外部回路及び前記外部メモリに並列に接続された各信号線からなる外部信号線群が接続される各外部端子と、
前記外部信号線群を介して前記外部回路又は前記外部メモリとのインタフェースを行う外部端子インタフェース回路部と、
前記外部回路及び前記外部メモリの駆動制御を行う制御回路部と、
を備え、
前記制御回路部は、前記外部回路及び前記外部メモリに対して、前記外部端子インタフェース回路部を介してアクセスを行う方を排他的に作動させるものである。

また、前記半導体集積回路は、前記制御回路部によって前記外部メモリから読み出されたデータを格納するための揮発性メモリからなる内部揮発性メモリ部を備え、前記制御回路部は、前記外部回路にアクセスするために必要なデータを前記外部メモリから読み出して該内部揮発性メモリ部に格納し、内部揮発性メモリ部に格納したデータを使用して前記外部回路にアクセスするようにした。

具体的には、前記外部メモリは、ＥＰＲＯＭである。

また、前記外部回路は、画像を電気信号に変換する回路であり、具体的には、ＣＭＯＳセンサを使用した回路、又はＣＣＤを使用した回路である。

また、この発明に係る半導体集積回路の動作制御方法は、所定の機能を有する外部回路と、該外部回路の動作制御を行うホスト装置とのインタフェースを行い、書き換え可能なメモリで構成された外部メモリから該インタフェースを行うために必要なデータを得る半導体集積回路の動作制御方法において、
同一の外部信号線群で並列に接続された前記外部回路及び前記外部メモリに対して、アクセスを行う方を排他的に作動させるようにした。

具体的には、前記外部回路及び前記外部メモリに対する電源の供給制御を行って、前記外部回路及び前記外部メモリに対する駆動制御を行うようにした。

また、前記外部回路及び前記外部メモリに対する活性化を制御する信号を用いて、前記外部回路及び前記外部メモリに対する駆動制御を行うようにしてもよい。

また、前記外部回路にアクセスするために必要なデータを前記外部メモリから読み出して内蔵する揮発性メモリに格納し、該揮発性メモリに格納したデータを使用して前記外部回路にアクセスするようにした。

本発明の半導体集積回路、半導体集積回路を使用したシステム装置及び半導体集積回路の動作制御方法によれば、同一の外部信号線群で並列に接続された前記外部回路及び前記外部メモリに対して、アクセスを行う方を排他的に作動させるようにしたことから、ユーザーによる外部メモリ付加の要求があった場合にも端子の追加をすることなく、外部メモリを付加する要求がない場合と同一ピン数のパッケージを採用することができ、余分な開発コストを発生させることなく、小型のパッケージを使用することができ、例えば、小型のカメラシステムを構築することができる。

また、前記外部回路が、画像を電気信号に変換する回路、例えばＣＭＯＳセンサを使用した回路、又はＣＣＤを使用した回路であるカメラシステムに使用した場合、高速にプログラムを書き換え可能なカメラシステムを構築することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体集積回路を使用したシステム装置の構成例を示した図である。
図１において、システム装置１０は、所定の機能を有する半導体集積回路１と、所定の機能を有する外部回路２と、ＥＰＲＯＭ等の書き換え可能なメモリからなる外部メモリ３とを備えている。半導体集積回路１は、信号線を接続するための各外部端子（図示せず）を有し、該各外部端子に対応して接続された各信号線からなる外部信号線群４を介して外部回路２及び外部メモリ３が並列に接続されている。

例えば、半導体集積回路１から外部信号線群４に出力されたデータ信号は、外部回路２と外部メモリ３にそれぞれ入力される。また、半導体集積回路１は、ＵＳＢバス等の外部信号線群５を介してパーソナルコンピュータ（以下、ＰＣと呼ぶ）等のホスト装置６に接続されている。半導体集積回路１は、外部回路２及び外部メモリ３に対して電源供給制御を行い、外部信号線群４を介して外部回路２とデータの入出力を行う場合は、外部回路２のみに電源供給を行い、外部信号線群４を介して外部メモリ３とデータの入出力を行う場合は、外部メモリ３のみに電源供給を行う。

半導体集積回路１は、ＣＰＵ１１、プログラム用ＲＯＭ１２、外部端子インタフェース回路１３、半導体集積回路１をホスト装置６と接続するためのインタフェース機能などを有する内部回路１４、プログラム用ＲＡＭ１５及び電源供給回路１６を備えている。プログラム用ＲＯＭ１２には、ＣＰＵ１１が実行するためのプログラムが格納されており、プログラム用ＲＡＭ１５は、ＣＰＵ１１が外部回路２にアクセスするために必要なプログラムやデータを格納するためのものであり、書き込みによる変更が可能になっている。外部端子インタフェース回路１３は、半導体集積回路１を外部回路２と外部メモリ３に接続するためのインタフェース機能を備えている。

ＣＰＵ１１、プログラム用ＲＯＭ１２、外部端子インタフェース回路１３、内部回路１４及びプログラム用ＲＡＭ１５は内部信号線群１７で接続され、更に外部端子インタフェース回路１３と内部回路１４は内部信号線群１８で接続されている。電源供給回路１６は、ＣＰＵ１１によって動作制御され、ＣＰＵ１１によって外部回路２及び外部メモリ３に対する電源供給制御が行われる。なお、外部端子インタフェース回路１３が外部端子インタフェース回路部を、プログラム用ＲＡＭ１５が内部揮発性メモリ部を、プログラム用ＲＯＭ１２が内部不揮発性メモリを、ＣＰＵ１１及びプログラム用ＲＯＭ１２が制御回路部をそれぞれなす。

このような構成において、半導体集積回路１が外部回路２とデータの入出力を行う場合、ＣＰＵ１１は、プログラム用ＲＯＭ１２に格納されたプログラムに従って、電源供給回路１６に対して外部メモリ３への電源供給を停止させると共に外部回路２に電源供給を行わせ、外部回路２の入出力を有効にした後、外部回路２へのアクセスを行う。
次に、半導体集積回路１が外部メモリ３とデータの入出力を行う場合、ＣＰＵ１１は、プログラム用ＲＯＭ１２に格納されたプログラムに従って、電源供給回路１６に対して外部回路２への電源供給を停止させると共に外部メモリ３に電源供給を行わせ、外部メモリ３の入出力を有効にした後、外部メモリ３及びプログラム用ＲＡＭ１５へのアクセスを行う。

外部メモリ３にプログラム等のデータを書き込む場合、ＣＰＵ１１は、ホスト装置６から外部信号線群５を介して内部回路１４に入力された書き込み用データを、内部信号線群１７、外部端子インタフェース回路１３及び外部信号線群４を介して外部メモリ３へ書き込む工程を繰り返す。また、外部メモリ３内のデータをプログラム用ＲＡＭ１５へ移す場合、ＣＰＵ１１は、外部メモリ３内のデータを読み出し、該読み出したデータを外部信号線群４、外部端子インタフェース回路１３及び内部信号線群１７を介してプログラム用ＲＡＭ１５へ書き込む工程を繰り返す。

図２は、半導体集積回路１が外部メモリ３とデータの入出力を行う場合の手順を示した図である。
図２において、ａｃｔｉｖｅ期間では、外部回路２に電源供給を行うと共に外部メモリ３への電源供給を停止し、外部回路２が作動してデータの入出力が有効になると共に外部メモリ３は動作を停止してデータの入出力が無効になっている。この期間では、半導体集積回路１は、外部信号線群４を介して外部回路２と信号の入出力を行う。次に、ＳＴ１期間では、外部回路２への電源供給を停止してデータの入出力を無効にした後、外部メモリ３への電源供給を行い、外部メモリ３が作動してデータの入出力が有効になる。

この後、ＳＴ２期間では、ＣＰＵ１１によって、外部メモリ３とプログラム用ＲＡＭ１５と間のデータの読み書きが行われる。この工程が完了した後、ＳＴ３期間で、外部メモリ３への電源供給を停止してデータの入出力を無効にした後、外部回路２への電源供給を再開し、前記ａｃｔｉｖｅ期間の動作に移行する。
このように、半導体集積回路１は、外部メモリ３を接続するための端子や信号線を追加することなく、外部回路２にアクセスするために必要なプログラムやデータを外部メモリ３から内蔵するプログラム用ＲＡＭ１５にダウンロードすることができる。

図３は、図１の外部端子インタフェース回路１３の内部構成における一部分の例を示した図である。
外部端子インタフェース回路１３は、複数のＩ／Ｏセル２１と選択回路２２を備え、各Ｉ／Ｏセル２１は、バッファ２５とＡＮＤ回路２６をそれぞれ備えている。なお、各Ｉ／Ｏセル２１は同じ構成であることから、図３では１つのＩ／Ｏセル２１のみを示している。選択回路２２には、内部信号線群１７及び１８がそれぞれ接続され、選択回路２２は、ＣＰＵ１１からの制御信号に応じて内部信号線群１７又は１８のいずれか一方を各Ｉ／Ｏセル２１を介して外部信号線群４に排他的に接続する。各バッファ２５の入力端及び各ＡＮＤ回路２６の出力端は選択回路２２にそれぞれ接続され、各バッファ２５の出力端は対応するＡＮＤ回路２６の一方の入力端に接続され、該各接続部は外部信号線群４の対応する信号線にそれぞれ接続されている。各バッファ２５の制御信号入力端及び各ＡＮＤ回路２６の他方の入力端には、ＣＰＵ１１からの制御信号がそれぞれ入力され、各バッファ２５及び各ＡＮＤ回路２６におけるゲートの開閉がＣＰＵ１１によって行われる。

すなわち、外部端子インタフェース回路１３から外部信号線群４に信号を出力する場合、ＣＰＵ１１は、各バッファ２５の制御信号入力端にローレベルの信号を出力してそれぞれオンさせると共に各ＡＮＤ回路２６の一方の入力端にローレベルの信号を出力してＡＮＤ回路２６の出力端を強制的にローレベルにさせる。このようにすることにより、選択回路２２に接続された内部信号線群１７又は１８から入力された各信号は、対応する各バッファ２５を介して外部信号線群４に出力される。

例えば、外部信号線群５を介してホスト装置６から内部回路１４に入力されたプログラム等のデータを外部メモリ３に書き込む場合、ＣＰＵ１１は、前記のようにして外部回路２への電源供給を停止させると共に外部メモリ３への電源供給を行わせ、選択回路２２に対して内部信号線群１７を各Ｉ／Ｏセル２１に接続させる。更に、ＣＰＵ１１は、各バッファ２５をオンさせると共に各ＡＮＤ回路２６に対してそれぞれゲートを閉じさせる。また、外部信号線群５を介してホスト装置６から内部回路１４入力されたデータ等の信号を外部回路２に出力する場合、ＣＰＵ１１は、前記のようにして外部回路２への電源供給を行わせると共に外部メモリ３への電源供給を停止させ、選択回路２２に対して内部信号線群１７を各Ｉ／Ｏセル２１に接続させる。更に、ＣＰＵ１１は、各バッファ２５をオンさせると共に各ＡＮＤ回路２６に対してそれぞれゲートを閉じさせる。

また、外部信号線群４から外部端子インタフェース回路１３に信号が入力される場合、ＣＰＵ１１は、各バッファ２５の制御信号入力端にハイレベルの信号を出力してそれぞれオフさせて遮断状態にすると共に各ＡＮＤ回路２６の一方の入力端にハイレベルの信号を出力して各ＡＮＤ回路２６のゲートを開く。このようにすることにより、外部信号線群４から入力された各信号は、対応する各ＡＮＤ回路２６を介して選択回路２２に入力され、更に選択回路２２を介して内部信号線群１７又は１８のいずれか一方に出力される。

例えば、外部メモリ３からプログラム用ＲＡＭ１５へデータが送られる場合、ＣＰＵ１１は、前記のようにして外部回路２への電源供給を停止させると共に外部メモリ３への電源供給を行わせ、選択回路２２に対して内部信号線群１７を各Ｉ／Ｏセル２１に接続させる。更に、ＣＰＵ１１は、各バッファ２５をオフさせると共に各ＡＮＤ回路２６に対してそれぞれゲートを開かせる。また、外部回路２から内部回路１４へ信号が送られる場合、ＣＰＵ１１は、前記のようにして外部回路２への電源供給を行わせると共に外部メモリ３への電源供給を停止させ、選択回路２２に対して内部信号線群１８を各Ｉ／Ｏセル２１に接続させる。更に、ＣＰＵ１１は、各バッファ２５をオフさせると共に各ＡＮＤ回路２６に対してそれぞれゲートを開かせる。

図４は、図１の半導体集積回路１をＷｅｂカメラに使用した場合の例を示した図である。
図４において、Ｗｅｂカメラ３０は、光学レンズ３１、ＣＭＯＳセンサ３２、ＵＳＢコントローラ３３及び外部メモリ３４を備えている。ＵＳＢコントローラ３３は、信号線を接続するための各外部端子（図示せず）を有し、該各外部端子に対応して接続された各信号線からなる外部信号線群３５を介してＣＭＯＳセンサ３２及び外部メモリ３４が並列に接続されている。また、ＵＳＢコントローラ３３は、ＵＳＢバス３６を介してＰＣ４０に接続されている。なお、ＣＭＯＳセンサ３２の代わりにＣＣＤを使用してもよい。Ｗｅｂカメラ３０が図１のシステム装置１０に、ＣＭＯＳセンサ３２が図１の外部回路２に、ＵＳＢコントローラ３３が図１の半導体集積回路１に、外部メモリ３４が図１の外部メモリ３に、外部信号線群３５が図１の外部信号線群４にそれぞれ相当する。また、ＵＳＢバス３６が図１の外部信号線群５に、ＰＣ４０が図１のホスト装置６にそれぞれ相当する。

図５は、図４のＵＳＢコントローラ３３の内部構成例を示したブロック図である。
図５において、ＵＳＢコントローラ３３は、ＣＰＵ４１、プログラム用ＲＯＭ４２、ＣＭＯＳセンサインタフェース回路４３、ＧＰＩＯインタフェース回路４４、画像データ用ＦＩＦＯやＵＳＢインタフェース回路等からなる内部回路４５、プログラム用ＲＡＭ４６及び電源供給回路４７を備えている。ＣＰＵ４１は図１のＣＰＵ１１に、プログラム用ＲＯＭ４２は図１のプログラム用ＲＯＭ１２に、ＣＭＯＳセンサインタフェース回路４３及びＧＰＩＯインタフェース回路４４は図１の外部端子インタフェース回路１３に、内部回路４５は図１の内部回路１４に、プログラム用ＲＡＭ４６は図１のプログラム用ＲＡＭ１５に、電源供給回路４７は図１の電源供給回路１６にそれぞれ相当する。

プログラム用ＲＯＭ４２には、ＣＰＵ４１が実行するためのプログラムが格納されており、プログラム用ＲＡＭ４６は、ＣＰＵ４１がＣＭＯＳセンサ３２にアクセスするために必要なプログラムやデータを格納するためのものであり、書き込みによる変更が可能になっている。ＣＭＯＳセンサインタフェース回路４３は、ＵＳＢコントローラ３３をＣＭＯＳセンサ３２と外部メモリ３４に接続するためのインタフェース機能を備え、ＧＰＩＯインタフェース回路４４は、Ｗｅｂカメラ３０の周辺装置を接続するためのインタフェース機能を備えている。
ＣＰＵ４１、プログラム用ＲＯＭ４２、ＣＭＯＳセンサインタフェース回路４３、ＧＰＩＯインタフェース回路４４、内部回路４５及びプログラム用ＲＡＭ４６は内部信号線群４８で接続されている。

また、ＣＭＯＳセンサインタフェース回路４３は内部信号線群４９を介して内部回路４５に接続されている。更に、ＣＭＯＳセンサインタフェース回路４３及びＧＰＩＯインタフェース回路４４は、外部信号線群３５を介して外部メモリ３４に接続されると共に、ＣＭＯＳセンサインタフェース回路４３は、外部信号線群３５を介してＣＭＯＳセンサ３２に接続されている。また、内部回路４５は、ＵＳＢバス３６を介してＰＣ４０に接続され、ＵＳＢコントローラ３３をＰＣ４０に接続するためのインタフェース機能を備えている。内部信号線群４８は図１の内部信号線群１７に相当し、内部信号線群４９は図１の内部信号線群１８に相当する。電源供給回路４７は、ＵＳＢバス３６を介してＰＣ４０から供給された電源を降圧して出力するものであり、ＣＰＵ４１によって動作制御され、ＣＰＵ４１によってＣＭＯＳセンサ３２及び外部メモリ３４に対する電源供給制御が行われる。

このような構成において、ＵＳＢコントローラ３３がＣＭＯＳセンサ３２と信号の入出力を行う場合、ＣＰＵ４１は、プログラム用ＲＯＭ４２に格納されたプログラムに従って、電源供給回路４７に対して外部メモリ３４への電源供給を停止させると共にＣＭＯＳセンサ３２に電源供給を行わせ、ＣＭＯＳセンサ３２の入出力を有効にした後、ＣＭＯＳセンサ３２へのアクセスを行う。
次に、ＵＳＢコントローラ３３が外部メモリ３４とデータの入出力を行う場合、ＣＰＵ４１は、プログラム用ＲＯＭ４２に格納されたプログラムに従って、電源供給回路４７に対してＣＭＯＳセンサ３２への電源供給を停止させると共に外部メモリ３４に電源供給を行わせ、外部メモリ３４の入出力を有効にした後、外部メモリ３４及びプログラム用ＲＡＭ４６へのアクセスを行う。

外部メモリ３４にプログラム等のデータを書き込む場合、ＣＰＵ４１は、ＰＣ４０からＵＳＢバス３６を介して内部回路４５に入力された書き込み用データを、内部信号線群４８、ＣＭＯＳセンサインタフェース回路４３及びＧＰＩＯインタフェース回路４４を介し、更に外部信号線群３５を介して外部メモリ３４へ書き込む工程を繰り返す。また、外部メモリ３４内のデータをプログラム用ＲＡＭ４６へ移す場合、ＣＰＵ４１は、外部メモリ３４内のデータを読み出し、該読み出したデータを外部信号線群３５、ＣＭＯＳセンサインタフェース回路４３及びＧＰＩＯインタフェース回路４４を介し、更に内部信号線群４８を介してプログラム用ＲＡＭ４６へ書き込む工程を繰り返す。

図６は、外部信号線群３５の具体的な構成例を示した図である。
図６において、外部信号線群３５は、ＣＭＯＳセンサ３２からＣＭＯＳセンサインタフェース回路４３に出力する、（ｎ＋１）ビット幅の画像入力データＩＭＧＤ［ｎ：０］に使用される各信号線と、画像データが有効な期間を示す信号ＨＳＹＮＣ，ＶＳＹＮＣに使用される各信号線と、画像入力データＩＭＧＤ［ｎ：０］及び信号ＨＳＹＮＣ，ＶＳＹＮＣが同期しているクロックＰＣＬＫに使用される信号線とを備えている。また、外部信号線群３５は、ＣＭＯＳセンサインタフェース回路４３からＣＭＯＳセンサ３２に出力する、ＣＭＯＳセンサ３２内でクロックを発生するための源クロックＭＣＬＫに使用される信号線と、ＣＭＯＳセンサ３２のリセット信号ＰＷＤＷＮに使用される信号線と、ＣＭＯＳセンサ３２内のレジスタ（図示せず）へアクセスする手段として一般的なシリアル通信手段であるクロックＳＣＫ及びシリアルデータＳＤＡに使用される各信号線とを備えている。更に、外部信号線群３５は、Ｗｅｂカメラ３０の周辺装置をＧＰＩＯインタフェース回路４４に接続するための（ｍ＋１）本の各信号線ＧＰＩＯ［ｍ：０］を備えている。

図７は、外部メモリ３４としてＥＥＰＲＯＭを使用した場合の外部信号線群３５の使用例を示した図である。
図７において、ＥＥＰＲＯＭ３４は、アクセス許可（チップイネーブル）信号ＣＥ＃、読み出し（アウトプットイネーブル）信号ＯＥ＃、書き込み（ライトイネーブル）信号ＷＥ＃、（ｑ＋１）ビット幅のアドレスデータＡ［ｑ：０］及び（ｒ＋１）ビット幅のデータＤ［ｒ：０］に使用される各信号線を必要とする。データＤは通常８ビット幅であり、記憶容量が８キロバイトであると、アドレスデータＡは１３ビット幅になり、この場合、ＥＥＰＲＯＭ３４は２４本の信号線を必要とする。したがって、ｎ＝７及びｍ＝８にすると、外部信号線群３５は２４本の信号線からなることになる。その他に共用できる信号線があれば、同様に共用することが可能である。

ＣＭＯＳセンサインタフェース回路４３には選択回路５５が、ＧＰＩＯインタフェース回路４４には選択回路５６がそれぞれ設けられており、選択回路５５は、ＣＰＵ４１から入力される制御信号に応じて、内部信号線群４８又は４９のいずれか一方を外部信号線群３５に接続する。一方、例えばＧＰＩＯインタフェース回路４４に接続された周辺装置がＣＰＵ４１によって制御される場合は、ＣＰＵ４１はレジスタ（図示せず）を介してＧＰＩＯインタフェース回路４４に接続される。すなわち、選択回路５６は、ＣＰＵ４１から入力される制御信号に応じて、内部信号線群４８又は前記レジスタのいずれか一方に各信号線ＧＰＩＯ［ｍ：０］を接続する。

ＣＭＯＳセンサ３２と信号の入出力を行う場合、ＣＰＵ４１は、選択回路５５に対して内部信号線４９を外部信号線３５における信号線ＧＰＩＯ［ｍ：０］以外の各信号線に接続させると共に、選択回路５６に対して各信号線ＧＰＩＯ［ｍ：０］を前記レジスタに接続させる。また、ＥＥＰＲＯＭ３４にプログラム等のデータを書き込む場合、及び外部メモリ３４内のデータをプログラム用ＲＡＭ４６へ移す場合、ＣＰＵ４１は、選択回路５５及び５６に対して内部信号線群４８を外部信号線群３５に接続させる。

なお、図１では、ＣＰＵ１１を介して外部メモリ３とプログラム用ＲＡＭ１５との間のデータ転送を行っている場合を例にして説明したが、ＤＭＡコントローラ１９を使用してデータ転送を高速に行うようにしてもよく、この場合、図１は図８のようになる。図８において、ＤＭＡコントローラ１９が、外部メモリ３とプログラム用ＲＡＭ１５との間のデータの方向、書き込み及び読み出しアドレスの管理を行う。ＣＰＵ１１は、ＤＭＡコントローラ１９に対してＤＭＡ開始を指示し、ＤＭＡコントローラ１９からのＤＭＡ完了通知を待つ。このようにすることにより、図１よりも回路が増大するが、高速にデータ転送を行うことができるという利点がある。外部回路２と外部メモリ３との動作の切り替えタイミングは図１の場合と同様である。なお、ＣＰＵ１１、プログラム用ＲＯＭ１２及びＤＭＡコントローラ１９は制御回路部をなす。
また、前記説明では、電源供給回路１６が半導体集積回路１内に設けられた場合を例にして示したが、電源供給回路１６が半導体集積回路１外に設けられるようにしてもよい。

このように、本第１の実施の形態における半導体集積回路は、共通の外部信号線群４を使用して外部回路２及び外部メモリ３にそれぞれ接続し、外部回路２とデータの入出力を行う場合、外部メモリ３への電源供給を停止させると共に外部回路２に電源供給を行わせ、外部回路２の入出力を有効にした後、外部回路２へのアクセスを行い、外部メモリ３とデータの入出力を行う場合、外部回路２への電源供給を停止させると共に外部メモリ３に電源供給を行わせ、外部メモリ３の入出力を有効にした後、外部メモリ３及びプログラム用ＲＡＭ１５へのアクセスを行うようにした。このことから、ＬＳＩのピン数の増加によるパッケージサイズの増大を招くことなく、同一ピン数の同一パッケージのＬＳＩで、プログラムを外部メモリから内蔵するＲＡＭにダウンロードさせることができる。

第２の実施の形態．
前記第１の実施の形態では、外部回路２及び外部メモリ３への電源供給を制御することにより、共通の外部信号線群４を使用して外部回路２又は外部メモリ３のいずれかと信号の入出力を行うようにしたが、制御信号を使用して外部回路２及び外部メモリ３のデータ入出力動作を制御することにより、共通の外部信号線群４を使用して外部回路２又は外部メモリ３のいずれかと信号の入出力を行うようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図９は、本発明の第２の実施の形態における半導体集積回路を使用したシステム装置の構成例を示した図である。なお、図９では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図９における図１との相違点は、図１の電源供給回路１６をなくし、図１のＣＰＵ１１が外部回路２及び外部メモリ３のデータ入出力動作を制御するようにしたことにあり、これに伴って、図１のＣＰＵ１１をＣＰＵ１１ａに、図１の外部回路２を外部回路２ａに、図１の外部メモリ３を外部メモリ３ａに、図１の半導体集積回路１を半導体集積回路１ａに、図１のシステム装置１０をシステム装置１０ａにそれぞれした。
図９において、システム装置１０ａは、所定の機能を有する半導体集積回路１ａと、所定の機能を有する外部回路２ａと、ＥＰＲＯＭ等の書き換え可能なメモリからなる外部メモリ３ａとを備えている。

半導体集積回路１ａは、信号線を接続するための各外部端子（図示せず）を有し、該各外部端子に対応して接続された各信号線からなる外部信号線群４を介して外部回路２ａ及び外部メモリ３ａが並列に接続されている。例えば、半導体集積回路１ａから外部信号線群４に出力されたデータ信号は、外部回路２ａと外部メモリ３ａにそれぞれ入力される。また、半導体集積回路１ａは、外部信号線群５を介してホスト装置６に接続されている。半導体集積回路１ａは、外部回路２ａ及び外部メモリ３ａのデータ入出力動作を制御し、外部信号線群４を介して外部回路２ａとデータの入出力を行う場合は、外部回路２ａに対してデータ入出力動作を行わせると共に外部メモリ３ａの動作を停止させ、外部信号線群４を介して外部メモリ３ａとデータの入出力を行う場合は、外部メモリ３ａを作動させると共に外部回路２ａのデータ入出力動作を停止させる。

半導体集積回路１ａは、ＣＰＵ１１ａ、プログラム用ＲＯＭ１２、外部端子インタフェース回路１３、半導体集積回路１ａをホスト装置６と接続するためのインタフェース機能などを有する内部回路１４及びプログラム用ＲＡＭ１５を備えている。プログラム用ＲＯＭ１２には、ＣＰＵ１１ａが実行するためのプログラムが格納されており、プログラム用ＲＡＭ１５は、ＣＰＵ１１ａが外部回路２ａにアクセスするために必要なプログラムやデータを格納するためのものであり、書き込みによる変更が可能になっている。外部端子インタフェース回路１３は、半導体集積回路１ａを外部回路２ａと外部メモリ３ａに接続するためのインタフェース機能を備えている。
ＣＰＵ１１ａ、プログラム用ＲＯＭ１２、外部端子インタフェース回路１３、内部回路１４及びプログラム用ＲＡＭ１５は内部信号線群１７で接続され、更に外部端子インタフェース回路１３と内部回路１４は内部信号線群１８で接続されている。なお、ＣＰＵ１１ａ及びプログラム用ＲＯＭ１２が制御回路部をなす。

このような構成において、半導体集積回路１ａが外部回路２ａとデータの入出力を行う場合、ＣＰＵ１１ａは、プログラム用ＲＯＭ１２に格納されたプログラムに従って、外部メモリ３ａのデータ入出力機能を停止させると共に外部回路２ａのデータ入出力機能を作動させ、外部回路２ａの入出力を有効にした後、外部回路２ａへのアクセスを行う。
次に、半導体集積回路１ａが外部メモリ３とデータの入出力を行う場合、ＣＰＵ１１ａは、プログラム用ＲＯＭ１２に格納されたプログラムに従って、外部回路２ａのデータ入出力機能を停止させると共に外部メモリ３ａのデータ入出力機能を作動させ、外部メモリ３ａの入出力を有効にした後、外部メモリ３ａへのアクセスを行う。

外部メモリ３ａにプログラム等のデータを書き込む場合、ＣＰＵ１１ａは、ホスト装置６から外部信号線群５を介して内部回路１４に入力された書き込み用データを、内部信号線群１７、外部端子インタフェース回路１３及び外部信号線群４を介して外部メモリ３ａへ書き込む工程を繰り返す。また、外部メモリ３ａ内のデータをプログラム用ＲＡＭ１５へ移す場合、ＣＰＵ１１ａは、外部メモリ３ａ内のデータを読み出し、該読み出したデータを外部信号線群４、外部端子インタフェース回路１３及び内部信号線群１７を介してプログラム用ＲＡＭ１５へ書き込む工程を繰り返す。

図１０は、図９の外部回路２ａの内部構成における一部分の例を示した図である。
外部回路２ａは、Ｉ／Ｏインタフェース回路６１を備えている。Ｉ／Ｏインタフェース回路６１は、複数のＩ／Ｏセル６２と該各Ｉ／Ｏセル６２の動作制御を行うＩＯ制御回路６３を備え、各Ｉ／Ｏセル６２及びＩＯ制御回路６３には外部信号線群４が接続されている。各Ｉ／Ｏセル６２は、バッファ６５とＡＮＤ回路６６をそれぞれ備えている。なお、各Ｉ／Ｏセル６２は同じ構成であることから、図１０では１つのＩ／Ｏセル６２のみを示している。ＩＯ制御回路６３には、ＣＰＵ１１ａからの制御信号が外部端子インタフェース回路１３を介して外部信号線群４から入力されている。なお、同様に、外部メモリ３ａには、ＣＰＵ１１ａからの制御信号が外部端子インタフェース回路１３を介して外部信号線群４から入力されている。各バッファ６５の入力端及び各ＡＮＤ回路６６の出力端は外部回路２ａ内の所定の機能を有する回路（図示せず）にそれぞれ接続され、各バッファ６５の出力端は対応するＡＮＤ回路６６の一方の入力端に接続され、該各接続部は外部信号線群４の対応する信号線にそれぞれ接続されている。各バッファ６５の制御信号入力端及び各ＡＮＤ回路６６の他方の入力端には、ＩＯ制御回路６３からの制御信号がそれぞれ入力され、各バッファ６５及び各ＡＮＤ回路６６におけるゲートの開閉がＩＯ制御回路６３によって行われる。

すなわち、外部回路２ａから外部信号線群４に信号を出力する場合、ＩＯ制御回路６３は、各バッファ６５の制御信号入力端にローレベルの信号を出力してそれぞれオンさせると共に各ＡＮＤ回路６６の一方の入力端にローレベルの信号を出力してＡＮＤ回路６６の出力端を強制的にローレベルにさせる。このようにすることにより、各バッファ６５を介して外部信号線群４にそれぞれ信号が出力される。
例えば、外部信号線群５を介してホスト装置６から内部回路１４に入力されたプログラム等のデータを外部メモリ３ａに書き込む場合、及び外部メモリ３ａからプログラム用ＲＡＭ１５へデータが送られる場合、ＣＰＵ１１ａは、前記のようにして外部回路２ａに対して信号入出力動作を停止させると共に外部メモリ３ａを作動させる。

また、外部回路２ａから信号を入力する場合、ＣＰＵ１１ａは、外部メモリ３ａの動作を停止させると共に、各バッファ６５をオンさせると共に各ＡＮＤ回路６６に対してそれぞれゲートを閉じさせる。また、外部回路２ａへ信号を出力する場合、ＣＰＵ１１ａは、外部メモリ３ａの動作を停止させると共に、各バッファ６５の制御信号入力端にハイレベルの信号を出力してそれぞれオフさせて遮断状態にすると共に各ＡＮＤ回路６６の一方の入力端にハイレベルの信号を出力して各ＡＮＤ回路６６のゲートを開く。このようにすることにより、外部信号線群４から入力された各信号は、対応する各ＡＮＤ回路６６を介して外部回路２ａの内部回路に入力される。なお、前記説明では、外部回路２ａのデータ入出力動作を停止させる場合を例にして説明したが、外部回路２ａのすべての動作を停止させるようにしてもよい。

図１１は、図９の半導体集積回路１ａをＷｅｂカメラに使用した場合の例を示した図である。なお、図１１では、図４と同じもの又は同様のものは同じ符号で示している。
図１１において、Ｗｅｂカメラ３０ａは、光学レンズ３１、ＣＭＯＳセンサ３２ａ、ＵＳＢコントローラ３３ａ、外部メモリ３４ａ及び電源供給回路７１を備えており、ＣＭＯＳセンサ３２ａ、ＵＳＢコントローラ３３ａ及び外部メモリ３４ａは、電源供給回路７１から電源供給されている。

ＣＭＯＳセンサ３２ａ、ＵＳＢコントローラ３３ａ及び外部メモリ３４ａは、外部信号線群３５で接続されている。また、ＵＳＢコントローラ３３ａは、ＵＳＢバス３６を介してＰＣ４０に接続されている。なお、ＣＭＯＳセンサ３２の代わりにＣＣＤを使用してもよい。Ｗｅｂカメラ３０ａが図９のシステム装置１０ａに、ＣＭＯＳセンサ３２ａが図９の外部回路２ａに、ＵＳＢコントローラ３３ａが図９の半導体集積回路１ａに、外部メモリ３４ａが図９の外部メモリ３ａに、外部信号線群３５が図９の外部信号線群４にそれぞれ相当する。また、ＵＳＢバス３６が図９の外部信号線群５に、ＰＣ４０が図９のホスト装置６にそれぞれ相当する。

なお、図１１のＵＳＢコントローラ３３ａの内部構成例を示したブロック図は、図５から電源供給回路４７をなくした以外は図５と同様であり、図１１の外部信号線群３５の具体的な構成例を示した図は、図６及び７から電源供給回路４７をなくした以外は図６及び７と同様であるため省略する。外部メモリ３４ａにＥＥＰＲＯＭを使用したＷｅｂカメラ３０ａの場合、ＣＰＵ１１ａは、リセット信号ＰＷＤＷＮを用いてＣＭＯＳセンサ３２ａの動作制御を行い、チップイネーブル信号ＣＥ＃を使用してＥＥＰＲＯＭ３４ａの動作制御を行う。すなわち、ＣＰＵ１１ａは、ＥＥＰＲＯＭ３４ａにアクセスする場合は、チップイネーブル信号ＣＥ＃を使用してＥＥＰＲＯＭ３４ａを作動させると共にリセット信号ＰＷＤＷＮを用いてＣＭＯＳセンサ３２ａの動作を停止させ、ＣＭＯＳセンサ３２ａにアクセスする場合は、チップイネーブル信号ＣＥ＃を使用してＥＥＰＲＯＭ３４ａの動作を停止させると共にリセット信号ＰＷＤＷＮを用いてＣＭＯＳセンサ３２ａを作動させる。

なお、図９では、ＣＰＵ１１ａを介して外部メモリ３ａとプログラム用ＲＡＭ１５との間のデータ転送を行っている場合を例にして説明したが、ＤＭＡコントローラ１９ａを使用してデータ転送を高速に行うようにしてもよく、この場合、図９は図１２のようになる。図１２において、ＤＭＡコントローラ１９ａが、外部メモリ３ａとプログラム用ＲＡＭ１５との間のデータの方向、書き込み及び読み出しアドレスの管理を行う。ＣＰＵ１１ａは、ＤＭＡコントローラ１９ａに対してＤＭＡ開始を指示し、ＤＭＡコントローラ１９ａからのＤＭＡ完了通知を待つ。このようにすることにより、図９よりも回路が増大するが、高速にデータ転送を行うことができるという利点がある。外部回路２ａと外部メモリ３ａとの動作の切り替えタイミングは図９の場合と同様である。

このように、本第２の実施の形態における半導体集積回路は、共通の外部信号線群４を使用して外部回路２ａ及び外部メモリ３ａにそれぞれ接続し、外部回路２ａにアクセスする場合、外部メモリ３ａの動作を停止させると共に外部回路２ａを作動させ、外部回路２ａの入出力を有効にした後、外部回路２ａへのアクセスを行い、外部メモリ３ａにアクセスする場合、外部回路２ａの動作を停止させると共に外部メモリ３ａを作動させ、外部メモリ３ａの入出力を有効にした後、外部メモリ３ａ及びプログラム用ＲＡＭ１５へのアクセスを行うようにした。このことから、半導体集積回路に電源供給回路を備えていない場合においても、前記第１の実施の形態と同様の効果を得ることができる。

本発明の第１の実施の形態における半導体集積回路を使用したシステム装置の構成例を示した図である。図１の半導体集積回路１が外部メモリ３とデータの入出力を行う場合の手順を示した図である。図１の外部端子インタフェース回路１３の内部構成における一部分の例を示した図である。図１の半導体集積回路１をＷｅｂカメラに使用した場合の例を示した図である。図４のＵＳＢコントローラ３３の内部構成例を示したブロック図である。外部信号線群３５の具体的な構成例を示した図である。外部メモリ３４としてＥＥＰＲＯＭを使用した場合の外部信号線群３５の使用例を示した図である。本発明の第１の実施の形態における半導体集積回路を使用したシステム装置の他の構成例を示した図である。本発明の第２の実施の形態における半導体集積回路を使用したシステム装置の構成例を示した図である。図９の外部回路２ａの内部構成における一部分の例を示した図である。図９の半導体集積回路１ａをＷｅｂカメラに使用した場合の例を示した図である。本発明の第２の実施の形態における半導体集積回路を使用したシステム装置の他の構成例を示した図である。従来のＷｅｂカメラの構成例を示した図である。図１３のＵＳＢコントローラ１０３の内部構成例を示したブロック図である。

符号の説明

１，１ａ半導体集積回路
２，２ａ外部回路
３，３ａ，３４，３４ａ外部メモリ
４，５，３５外部信号線群
６ホスト装置
１０，１０ａシステム装置
１１，１１ａ，４１ＣＰＵ
１２，４２プログラム用ＲＯＭ
１３外部端子インタフェース回路
１４，４５内部回路
１５，４６プログラム用ＲＡＭ
１６，４７，７１電源供給回路
１７，１８，４８，４９内部信号線群
１９，１９ａＤＭＡコントローラ
２１Ｉ／Ｏセル
２２，５５，５６選択回路
３０，３０ａＷｅｂカメラ
３１光学レンズ
３２，３２ａＣＭＯＳセンサ
３３，３３ａＵＳＢコントローラ
３６ＵＳＢバス
４０ＰＣ
４３ＣＭＯＳセンサインタフェース回路
４４ＧＰＩＯインタフェース回路

Claims

所定の機能を有する外部回路と、該外部回路の動作制御を行うホスト装置とのインタフェースを行い、書き換え可能なメモリで構成された外部メモリから該インタフェースを行うために必要なデータを得る半導体集積回路において、
前記外部回路及び前記外部メモリに並列に接続された各信号線からなる外部信号線群が接続される各外部端子と、
前記外部信号線群を介して前記外部回路又は前記外部メモリとのインタフェースを行う外部端子インタフェース回路部と、
前記外部回路及び前記外部メモリの駆動制御を行う制御回路部と、
を備え、
前記制御回路部は、前記外部回路及び前記外部メモリに対して、前記外部端子インタフェース回路部を介してアクセスを行う方を排他的に作動させることを特徴とする半導体集積回路。
前記制御回路部は、前記外部回路及び前記外部メモリに対して、電源の供給制御を行って駆動制御を行うことを特徴とする請求項１記載の半導体集積回路。
前記制御回路部は、前記外部回路及び前記外部メモリに対する活性化を制御する信号を用いて、前記外部回路及び前記外部メモリに対する駆動制御を行うことを特徴とする請求項１記載の半導体集積回路。
前記制御回路部によって前記外部メモリから読み出されたデータを格納するための揮発性メモリからなる内部揮発性メモリ部を備え、前記制御回路部は、前記外部回路にアクセスするために必要なプログラムやデータを前記外部メモリから読み出して該内部揮発性メモリ部に格納し、内部揮発性メモリ部に格納したデータを使用して前記外部回路にアクセスすることを特徴とする請求項１、２又は３記載の半導体集積回路。
前記制御回路部は、
あらかじめ所定のプログラムが格納された不揮発性メモリからなる内部不揮発性メモリと、
該内部不揮発性メモリに格納されたプログラムに従って動作するＣＰＵと、
を備え、
前記ＣＰＵは、前記外部回路とアクセスするために必要なプログラムを前記外部メモリから読み出して前記内部揮発性メモリ部に格納することを特徴とする請求項４記載の半導体集積回路。
前記制御回路部は、
あらかじめ所定のプログラムが格納された不揮発性メモリからなる内部不揮発性メモリと、
該内部不揮発性メモリに格納されたプログラムに従って動作するＣＰＵと、
該ＣＰＵによって制御されるＤＭＡコントローラと、
を備え、
前記ＣＰＵは、ＤＭＡコントローラに対して、前記外部回路とアクセスするために必要なプログラムを前記外部メモリから読み出して前記内部揮発性メモリ部に格納させることを特徴とする請求項４記載の半導体集積回路。
所定の機能を有する外部回路と、
書き換え可能な外部メモリと、
前記外部回路の動作制御を行うホスト装置と、
前記外部回路と該ホスト装置とのインタフェースを行い、前記外部メモリから該インタフェースを行うために必要なデータを得る半導体集積回路と、
を備えたシステム装置において、
前記半導体集積回路は、
前記外部回路及び前記外部メモリに並列に接続された各信号線からなる外部信号線群が接続される各外部端子と、
前記外部信号線群を介して前記外部回路又は前記外部メモリとのインタフェースを行う外部端子インタフェース回路部と、
前記外部回路及び前記外部メモリの駆動制御を行う制御回路部と、
を備え、
前記制御回路部は、前記外部回路及び前記外部メモリに対して、前記外部端子インタフェース回路部を介してアクセスを行う方を排他的に作動させることを特徴とするシステム装置。
前記制御回路部は、前記外部回路及び前記外部メモリに対して、電源の供給制御を行って駆動制御を行うことを特徴とする請求項７記載のシステム装置。
前記制御回路部は、前記外部回路及び前記外部メモリに対する活性化を制御する信号を用いて、前記外部回路及び前記外部メモリに対する駆動制御を行うことを特徴とする請求項７記載のシステム装置。
前記半導体集積回路は、前記制御回路部によって前記外部メモリから読み出されたデータを格納するための揮発性メモリからなる内部揮発性メモリ部を備え、前記制御回路部は、前記外部回路にアクセスするために必要なデータを前記外部メモリから読み出して該内部揮発性メモリ部に格納し、内部揮発性メモリ部に格納したデータを使用して前記外部回路にアクセスすることを特徴とする請求項７、８又は９記載のシステム装置。
前記制御回路部は、
あらかじめ所定のプログラムが格納された不揮発性メモリからなる内部不揮発性メモリと、
該内部不揮発性メモリに格納されたプログラムに従って動作するＣＰＵと、
を備え、
前記ＣＰＵは、前記外部回路とアクセスするために必要なプログラムを前記外部メモリから読み出して前記内部揮発性メモリ部に格納することを特徴とする請求項１０記載のシステム装置。
前記制御回路部は、
あらかじめ所定のプログラムが格納された不揮発性メモリからなる内部不揮発性メモリと、
該内部不揮発性メモリに格納されたプログラムに従って動作するＣＰＵと、
該ＣＰＵによって制御されるＤＭＡコントローラと、
を備え、
前記ＣＰＵは、ＤＭＡコントローラに対して、前記外部回路とアクセスするために必要なプログラムを前記外部メモリから読み出して前記内部揮発性メモリ部に格納させることを特徴とする請求項１０記載のシステム装置。
前記外部メモリは、ＥＰＲＯＭであることを特徴とする請求項７、８、９、１０、１１又は１２記載のシステム装置。
前記外部回路は、画像を電気信号に変換する回路であることを特徴とする請求項７、８、９、１０、１１、１２又は１３記載のシステム装置。
前記外部回路は、ＣＭＯＳセンサを使用した回路であることを特徴とする請求項１４記載のシステム装置。
前記外部回路は、ＣＣＤを使用した回路であることを特徴とする請求項１４記載のシステム装置。
所定の機能を有する外部回路と、該外部回路の動作制御を行うホスト装置とのインタフェースを行い、書き換え可能なメモリで構成された外部メモリから該インタフェースを行うために必要なデータを得る半導体集積回路の動作制御方法において、
同一の外部信号線群で並列に接続された前記外部回路及び前記外部メモリに対して、アクセスを行う方を排他的に作動させることを特徴とする半導体集積回路の動作制御方法。
前記外部回路及び前記外部メモリに対する電源の供給制御を行って、前記外部回路及び前記外部メモリに対する駆動制御を行うことを特徴とする請求項１７記載の半導体集積回路の動作制御方法。
前記外部回路及び前記外部メモリに対する活性化を制御する信号を用いて、前記外部回路及び前記外部メモリに対する駆動制御を行うことを特徴とする請求項１７記載の半導体集積回路の動作制御方法。
前記外部回路にアクセスするために必要なデータを前記外部メモリから読み出して内蔵する揮発性メモリに格納し、該揮発性メモリに格納したデータを使用して前記外部回路にアクセスすることを特徴とする請求項１７、１８又は１９記載の半導体集積回路の動作制御方法。