KR20080087783A

KR20080087783A - 반도체 집적 회로, 반도체 집적 회로를 포함하는 시스템장치, 및 반도체 집적 회로 제어 방법

Info

Publication number: KR20080087783A
Application number: KR1020087010892A
Authority: KR
Inventors: 미츠시게 바바
Original assignee: 가부시키가이샤 리코
Priority date: 2006-09-07
Filing date: 2007-08-31
Publication date: 2008-10-01
Also published as: CN101356516B; CN101356516A; JP2008065581A; US20090287873A1; US8495277B2; WO2008029903A1; TW200832141A; JP5064744B2

Abstract

개시된 반도체 집적 회로는, 외부 회로와, 상기 외부 회로를 제어하기 위한 호스트를 인터페이스하고, 재기록 가능한 외부 메모리로부터 상기 외부 회로와 상기 호스트를 인터페이스하기 위하여 사용되는 데이터를 획득한다. 개시된 반도체 집적 회로는, 외부 회로와 외부 메모리를 병렬로 접속시키는 신호선들을 포함하는 외부 신호선군이 접속되는 외부 단자들; 외부 신호선군을 통해 접속된 외부 회로 또는 외부 메모리와 반도체 집적 회로를 인터페이스하도록 구성된 외부 단자 인터페이스 회로; 및 외부 회로와 외부 메모리를 활성화 또는 비활성화시키도록 구성된 제어 회로를 포함한다. 제어 회로는, 외부 단자 인터페이스 회로를 통하여 액세스될 상기 외부 회로 또는 상기 외부 메모리 중 하나를 활성화시키도록 구성된다.

Description

반도체 집적 회로, 반도체 집적 회로를 포함하는 시스템 장치, 및 반도체 집적 회로 제어 방법{SEMICONDUCTOR INTEGRATED CIRCUIT, SYSTEM DEVICE INCLUDING SEMICONDUCTOR INTEGRATED CIRCUIT, AND SEMICONDUCTOR INTEGRATED CIRCUIT CONTROL METHOD}

본 발명은 일반적으로, 예컨대 CMOS(complementary metal-oxide semiconductor) 이미지 센서나 CCD(charge-coupled device) 이미지 센서를 포함하고, USB(universal serial bus)와 같은 고속 시리얼 버스나 패러렐 버스에 접속할 수 있는 캠코더나 카메라와 같은 장치용으로 사용되는 반도체 집적 회로, 이 반도체 집적 회로를 포함하는 시스템 장치, 및 이 반도체 집적 회로의 제어 방법에 관한다.

최근, 퍼스널 컴퓨터(이하, PC라고 칭함)에 USB를 통하여 접속할 수 있는 CMOS 센서를 포함하는 카메라를 사용하여 텔레비젼 회의(videoconference)를 열거나 텔레비젼 전화(video-phone call)를 거는 것이 상당히 용이해졌다. 이것은, 고 화소수를 가지며, PC의 범용 인터페이스로서 통상적으로 사용되는 USB 인터페이스가 탑재된 소형 CMOS-센서 카메라(웹 카메라로서 칭함)의 개발에 크게 기인하고 있다. 노트북 PC와 액정 디스플레이와의 사용 시, 웹 카메라의 사이즈를 감소시키는 것이 특히 중요하다. 이 때문에, 웹 카메라를 구성하는 CMOS 센서, USB LSI, 및 주변 회로의 사이즈를 감소시키는 것이 필요하게 된다.

도 13은 종래의 웹 카메라 시스템의 예시적인 구성을 도시한다. 도 13에 도시된 바와 같이, 웹 카메라(105)는, 광학 렌즈(101), CMOS 센서(102), USB 컨트롤러(103), 및 레귤레이터(104)를 포함한다. 웹 카메라(105)는 USB 컨트롤러(103) 내의 USB 인터페이스를 통해 PC(106)에 접속되어 있다. CMOS 센서(102) 대신에, CCD(Charge-Coupled Device) 센서가 사용될 수도 있다.

도 14는 도 13에 도시된 USB 컨트롤러(103)의 예시적인 내부 구성을 도시하는 블록도이다. 도 14에 도시된 바와 같이, USB 컨트롤러(103)는, CMOS 센서 인터페이스 회로(107), 화상 데이터 FIFO(108), USB 인터페이스 회로(109), CPU(110), 및 프로그램 ROM(111)을 포함한다. USB 컨트롤러(103)는 또한, 프로그램 ROM(111) 외에, EPROM(Erasable Programmable Read-Only Memory)를 포함할 수도 있다.

USB 컨트롤러(103)는 LSI로서 실행된다. 이 LSI는 바람직하게는 다양한 CMOS 센서 및 CCD 센서에 접속할 수 있도록 설계된다.

한편, USB 컨트롤러(103)를 다양한 CMOS와 CCD 센서에 접속시키기 위하여, 이들 센서들 각각에 대하여 다양한 설정들(예컨대, 어드레스와 데이터)을 구성할 필요가 있다. 접속된 CMOS 또는 CCD 센서(본 예에서, CMOS 센서(102))에 대한 설정의 구성은 통상적으로, CMOS 센서(102)와 USB 컨트롤러(103)를 인터페이싱하는 CMOS 센서 인터페이스 회로(107)를 통해, 프로그램 ROM(111)에 저장된 프로그램에 따라 CPU(110)에 의하여 행해진다. 이 USB 컨트롤러(103)의 하나의 단점은, 프로 그램 ROM(111)이 ROM(Read-Only Memory)이기 때문에, 공장에서 미리 인스톨된 프로그램만이 사용 가능하다는 점이다. 이것은, USB 컨트롤러(103)는 미리 결정된 형태의 센서에만 적응 가능하다는 것을 의미한다.

상기 문제점을 해결하기 위한 한 방법은, USB 컨트롤러 내에 EPROM이나 RAM과 같은 재기록 가능한 메모리를 제공하는 것으로, 제조 후에 프로그램이 추가되거나 대체될 수 있다(예컨대, 특허 문헌 1 참조). 그러나, EPROM의 추가는 USB 컨트롤러의 제조 및 테스트 비용을 증가시킨다. 또한, EPROM 대신에 RAM을 사용하는 것은, USB 컨트롤러의 전력이 차단되면, RAM 내의 프로그램이 상실되기 때문에, 또다른 문제점을 유발한다.

USB 프로토콜로 웹 카메라가 동작하는 것을 가정하면, 전력이 차단되고 나서 온된 후, 웹 카메라는 PC에 의하여 USB 디바이스로서 다시 인식된다. 이 프로세스 동안 CMOS 센서(또는 CCD 센서)에 대한 설정이 상실되므로, 이들 설정이 재구성되어야 한다. 그러므로, RAM을 사용할 때, 웹 카메라의 펌웨어를 구성하는 프로그램을 재인스톨할 필요가 있다. 이 프로그램을 재인스톨하는 하나의 방법은, 호스트 컴퓨터로부터 이들 프로그램을 다운로드하는 것이다(예컨대, 특허 문헌 2 참조). 또다른 방법은, EPROM과 같은 외부 메모리로부터 이 프로그램을 전송(transfer)하는 것이다(예컨대, 특허 문헌 3 참조).

프로그램을 다운로드에 의하여 재인스톨하는 것은 상당히 비용면에서 효율적인 방법이다. 그러나, 본 방법은 호스트 컴퓨터 상에 전용 다운로딩 프로그램을 요하며, 일부 사용자는 그들의 호스트 컴퓨터에 이러한 프로그램을 인스톨하는 것 을 좋아하지 않는다. 한편, EPROM과 같은 외부 메모리가 사용되는 후자의 방법으로, 사용자는 외부 메모리를 인스톨하는 지의 여부를 선택할 수 있다.

[특허 문헌 1] 일본 특허 출원 공개 제2002-14833호

[특허 문헌 2] 일본 특허 출원 공개 제2006-190132호

[특허 문헌 3] 일본 특허 출원 공개 제2002-24159호

따라서, EPROM과 같은 외부 메모리를 사용하는 것은, 프로그램을 재인스톨하는 간단하고 효율적인 방법이다. 그러나, 외부 메모리를 사용하기 위하여, 외부 메모리를 접속하기 위한 부가적인 단자들 또는 핀들을 USB LSI에 제공할 필요가 있다. 이것은, 웹 카메라의 사이즈를 감소시키는 경우에 문제를 유발할 수도 있다. USB LSI의 단자들 또는 핀들의 수가 증가하는 것을 방지하기 위한 한 방법은, 시리얼 인터페이스를 갖는 시리얼 EEPROM(serial EEPROM)(serial Electrically Erasable Programmable Read-Only Memory)을 사용하는 것이다. 그러나, 시리얼 EEPROM의 데이터 전송 속도는 상당히 저속이고, 전력 투입 후 USB 장치의 기동 시간이 상당히 짧기 때문에, 시리얼 EEPROM으로부터 판독될 수 있는 데이터량이 한정된다.

본 발명의 실시예는, 종래 기술의 한계와 단점에 의하여 유발되는 하나 이상의 문제점을 해소하거나 감소시키는 반도체 집적 회로, 이 반도체 집적 회로를 포함하는 시스템 장치, 및 이 반도체 집적 회로의 제어 방법을 제공한다.

본 발명의 실시예는, 외부 회로와, 상기 외부 회로를 제어하기 위한 호스트를 인터페이스하고, 재기록 가능한 외부 메모리로부터 상기 외부 회로와 상기 호스트를 인터페이스하기 위하여 사용되는 데이터를 획득하는 반도체 집적 회로를 제공한다.

본 반도체 집적 회로는, 상기 외부 회로와 상기 외부 메모리를 병렬로 접속시키는 신호선들을 포함하는 외부 신호선군이 접속되는 외부 단자들; 상기 외부 신호선군을 통해 접속된 상기 외부 회로 또는 상기 외부 메모리와 상기 반도체 집적 회로를 인터페이스하도록 구성된 외부 단자 인터페이스 회로; 및 상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성된 제어 회로를 포함하고, 상기 제어 회로는, 상기 외부 단자 인터페이스 회로를 통하여 액세스될 상기 외부 회로 또는 상기 외부 메모리 중 하나를 활성화시키도록 구성된다.

본 발명의 다른 실시예는, 외부 회로; 재기록 가능한 외부 메모리; 및 상기 외부 회로와, 상기 외부 회로를 제어하기 위한 호스트를 인터페이스하고, 상기 외부 메모리로부터 상기 외부 회로와 상기 호스트를 인터페이스하기 위하여 사용되는 데이터를 획득하도록 구성된 반도체 집적 회로를 포함하는 시스템 장치를 제공한다. 상기 반도체 집적 회로는, 상기 외부 회로와 상기 외부 메모리를 병렬로 접속시키는 신호선들을 포함하는 외부 신호선군이 접속되는 외부 단자들; 상기 외부 신호선군을 통해 접속된 상기 외부 회로 또는 상기 외부 메모리와 상기 반도체 집적 회로를 인터페이스하도록 구성된 외부 단자 인터페이스 회로; 및 상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성된 제어 회로를 포함하고, 상기 제어 회로는, 상기 외부 단자 인터페이스 회로를 통하여 액세스될 상기 외부 회로 또는 상기 외부 메모리 중 하나를 활성화시키도록 구성된다.

본 발명의 또다른 실시예는, 외부 회로와, 상기 외부 회로를 제어하기 위한 호스트를 인터페이스하고, 재기록 가능한 외부 메모리로부터 상기 외부 회로와 상기 호스트를 인터페이스하기 위하여 사용되는 데이터를 획득하는 반도체 집적 회로의 제어 방법을 제공한다. 본 방법은, 액세스될 상기 외부 회로 또는 상기 외부 메모리 중 하나를 활성화시키는 단계로서, 상기 외부 회로와 상기 외부 메모리는 동일한 외부 신호선군에 의하여 상기 반도체 집적 회로에 병렬로 접속되는 것인 상기 활성화시키는 단계를 포함한다.

도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로(1)를 포함하는 시스템 장치의 예시적인 구성을 도시하는 블록도이다.

도 2는 도 1에 도시된 반도체 집적 회로(1)가 외부 메모리(3)로부터/로 데이터를 입력/출력하는 프로세스를 도시하는 타이밍도이다.

도 3은 도 1에 도시된 외부 단자 인터페이스 회로(13)의 예시적인 내부 구성의 일부를 도시하는 회로도이다.

도 4는 도 1에 도시된 반도체 집적 회로(1)를 포함하는 웹 카메라의 예시적인 구성을 도시하는 블록도이다.

도 5는 도 4에 도시된 USB 컨트롤러(33)의 예시적인 내부 구성을 도시하는 블록도이다.

도 6은 도 5에 도시된 외부 신호선군(35)의 상세한 예를 도시하는 도면이다.

도 7은 외부 메모리(34)로서 EEPROM이 사용되는 경우, 외부 신호선군(35)의 상세한 예를 도시하는 도면이다.

도 8은 본 발명의 제1 실시예에 따른 반도체 집적 회로(1)를 포함하는 시스템 장치의 다른 예시적인 구성을 도시하는 블록도이다.

도 9는 본 발명의 제2 실시예에 따른 반도체 집적 회로(1a)를 포함하는 시스템 장치의 예시적인 구성을 도시하는 블록도이다.

도 10은 도 9에 도시된 외부 회로(2a)의 예시적인 내부 구성의 일부를 도시하는 회로도이다.

도 11은 도 9에 도시된 반도체 집적 회로(1a)를 포함하는 웹 카메라의 예시적인 구성을 도시하는 블록도이다.

도 12는 본 발명의 제2 실시예에 따른 반도체 집적 회로(1a)를 포함하는 시스템 장치의 또다른 예시적인 구성을 도시하는 블록도이다.

도 13은 종래의 웹 카메라 시스템의 예시적인 구성을 도시하는 도면이다.

도 14는 도 13에 도시된 USB 컨트롤러(103)의 예시적인 내부 구성을 도시하는 블록도이다.

본 발명의 바람직한 실시예는 첨부된 도면을 참조하여 이하에 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로(1)를 포함하는 시스템 장치(10)의 예시적인 구성을 도시하는 블록도이다.

도 1에 도시된 바와 같이, 시스템 장치(10)는, 반도체 집적 회로(1)와, 외부 회로(2)와, EPROM과 같은 재기록 가능한 메모리인 외부 메모리(3)를 포함한다. 반도체 집적 회로(1)는 신호선들을 접속하기 위한 외부 단자들(도시하지 않음)을 포함한다. 외부 회로(2)와 외부 메모리(3)는, 대응하는 외부 단자들에 접속된 다수의 신호선들을 포함하는 외부 신호선군(4)에 의하여 병렬로 접속되어 있다.

예컨대, 반도체 집적 회로(1)로부터 외부 신호선군(4)으로 출력된 데이터 신호는 외부 회로(2) 또는 외부 메모리(3)에 입력된다. 반도체 집적 회로(1)는 또한, USB와 같은 외부 신호선군(5)을 통해 퍼스널 컴퓨터(이하, PC라고 부른다)와 같은 호스트(6)에 접속된다. 반도체 집적 회로(1)는 외부 회로(2)와 외부 메모리(3)에 공급된 전력을 제어한다. 외부 신호선군(4)을 통해 외부 회로(2)로부터/로 데이터를 입력/출력하는 경우, 반도체 집적 회로(1)는 외부 회로(2)에만 전력을 공급한다. 외부 신호선군(4)을 통하여 외부 메모리(3)로부터/로 데이터를 입력/출력하는 경우, 반도체 집적 회로(1)는 외부 메모리(3)에만 전력을 공급한다.

반도체 집적 회로(1)는 또한, CPU(11), 프로그램 ROM(12), 외부 단자 인터페이스 회로(13), 반도체 집적 회로(1)를 호스트(6)에 접속시키기 위한 인터페이스를 포함하는 내부 회로(14), 프로그램 RAM(15), 및 전원 공급 회로(16)를 포함한다. 프로그램 ROM(12)은, CPU(11)에 의하여 실행될 미리 인스톨된 프로그램(들)을 포함한다. 프로그램 RAM(15)은, 외부 회로(2)에 액세스하기 위하여 CPU(11)에 의하여 사용되는 프로그램들과 데이터를 저장하고, 프로그램들과 데이터의 추가와 변경을 허용하도록 구성되어 있다. 외부 단자 인터페이스 회로(13)는 반도체 집적 회 로(1)를 외부 회로(2)와 외부 메모리(3)에 접속시키기 위한 인터페이스로서 기능한다.

CPU(11), 프로그램 ROM(12), 외부 단자 인터페이스 회로(13), 내부 회로(14), 및 프로그램 RAM(15)은 내부 신호선군(17)을 통하여 서로 접속된다. 또한, 외부 단자 인터페이스 회로(13)와 내부 회로(14)는 내부 신호선군(18)을 통하여 접속된다. CPU(11)는 전원 공급 회로(16)를 제어하고, 이로써 외부 회로(2)와 외부 메모리(3)에 공급된 전력을 제어한다. 도 1에 도시된 구성에서, 외부 단자 인터페이스 회로(13)는 외부 단자 인터페이스 회로에 대응하고, 프로그램 RAM(15)은 내부 휘발성 메모리에 대응하고, 프로그램 ROM(12)은 내부 불휘발성 메모리에 대응하고, CPU(11)와 프로그램 ROM(12)은 제어 회로에 대응한다.

반도체 집적 회로(1)가 외부 회로(2)로부터/로 데이터를 입력/출력하는 경우, CPU(11)는, 프로그램 ROM(12)에 저장된 프로그램에 따라서, 전원 공급 회로(16)가 외부 메모리(3)로의 전력 공급을 차단하게 하고, 외부 회로(2)에 전력을 공급하게 한다. 따라서, CPU(11)는 외부 회로(2)를 활성화시킨 후, 이 외부 회로(2)에 액세스한다.

반도체 집적 회로(1)가 외부 메모리(3)로부터/로 데이터를 입력/출력하는 경우, CPU(11)는, 프로그램 ROM(12)에 저장된 프로그램에 따라서, 전원 공급 회로(16)가 외부 회로(2)에의 전력을 차단하게 하고, 외부 메모리(3)에 전력을 공급하게 한다. 따라서, CPU(11)는 외부 메모리(3)를 활성화시킨 후, 외부 메모리(3)와 프로그램 RAM(15)에 액세스한다.

외부 메모리(3)에 데이터를 기록하는 프로세스에서, CPU(11)는, 호스트(6)로부터 외부 신호선군(5)을 통해 내부 회로(14)에 입력된, 프로그램과 같은 데이터를, 내부 신호선군(17), 외부 단자 인터페이스 회로(13), 및 외부 신호선군(4)을 통해 외부 메모리(3)에 기록한다. 외부 메모리(3) 내의 데이터를 프로그램 RAM(15)에 전송하는 프로세스에서, CPU(11)는 외부 메모리(3)로부터 데이터를 판독하여, 이 데이터를 외부 신호선군(4), 외부 단자 인터페이스 회로(13), 및 내부 신호선군(17)을 통해 프로그램 RAM(15)에 기록한다.

도 2는 반도체 집적 회로(1)가 외부 메모리(3)로부터/로 데이터를 입력/출력하는 경우의 프로세스를 도시하는 타이밍도이다.

도 2에 도시된 활성(active) 기간에서, CPU(11)는 외부 회로(2)에 전력을 공급하고, 외부 메모리(3)로의 전력을 차단한다. 그 결과, 외부 회로(2)는 데이터를 입력/출력하도록 인에이블되고, 외부 메모리(3)는 비활성화된다. 활성 기간에서, 반도체 집적 회로(1)는 외부 신호선군(4)을 통해 외부 회로(2)로부터/로 신호들을 입력/출력한다. 다음 기간 ST1에서, CPU(11)는 외부 회로(2)로의 전력을 차단한 후, 외부 메모리(3)로의 전력을 공급한다. 그 결과, 외부 회로(2)는 비활성화되고, 외부 메모리(3)는 데이터를 입력/출력하도록 인에이블된다.

이 후 기간 ST2에서, CPU(11)는 외부 메모리(3)와 프로그램 RAM(15) 간에 데이터를 전송한다. 기간 ST2에 후속하는 기간 ST3에서, CPU(11)는 외부 메모리(3)로의 전력을 차단함으써 외부 메모리(3)를 비활성화시키고, 외부 회로(2)에의 전력 공급을 재개하여, 상기 활성 기간으로 복귀한다.

따라서, 반도체 집적 회로(1)는, 외부 메모리(3)를 접속하기 위한 전용 단자들이나 신호선들을 사용하지 않고, 외부 회로(2)에 액세스하기 위해서 필요한 프로그램들과 데이터를 외부 메모리(3)로부터 내부 프로그램 RAM(15)으로 다운로드할 수 있다.

도 3은, 도 1에 도시된 외부 단자 인터페이스 회로(13)의 예시적인 내부 구성의 일부를 도시하는 회로도이다.

외부 단자 인터페이스 회로(13)는, 복수의 I/O 셀들(21)과 선택 회로들(22)을 포함한다. 각 I/O 셀(21)은 버퍼(25)와 AND 회로(26)를 포함한다. 도 3에서, 설명을 위하여 단지 하나의 I/O 셀(21)이 도시되어 있다. 다른 I/O 셀들(21)은 도 3에 도시된 것과 실질적으로 동일한 구성을 갖는다. 내부 신호선군들(17 및 18)은 선택 회로(22)에 접속된다. 선택 회로(22)는, CPU(11)로부터의 제어 신호들에 따라 내부 신호선군(17 또는 18) 중 어느 하나를, I/O 셀(21)을 통하여 외부 신호선군(4)에 접속시킨다. 버퍼(25)의 입력단 및 AND 회로(26)의 출력단은 선택 회로(22)에 접속되며, 버퍼(25)의 출력단은 AND 회로(26)의 하나의 입력단에 접속되고, I/O 셀(21)의 접속단은 외부 신호선군(4)의 대응하는 신호선에 접속된다. CPU(11)는 제어 신호들을 버퍼(25)의 제어 신호 입력단 및 AND 회로(26)의 다른 입력단에 보냄으로써, 버퍼(25) 및 AND 회로(26)에 의하여 실행되는 게이트들을 개방 또는 폐쇄시킨다.

외부 단자 인터페이스 회로(13)를 통하여 외부 신호선군(4)에 신호를 출력하는 경우, CPU(11)는, 버퍼(25)의 제어 신호 입력단에 로우-레벨 신호를 출력하여 버퍼(25)를 온시키고, AND 회로(26)의 입력단들 중 하나에 로우-레벨 신호를 출력함으로써 AND 회로(26)의 출력단에서의 신호가 로우 레벨로 떨어지게 한다. 그 결과, 선택 회로(22)에 접속된 내부 신호선군(17 또는 18)을 통한 신호 입력은 버퍼(25)를 통해 외부 신호선군(4)에 출력된다.

예컨대, 외부 신호선군(5)을 통해 호스트(6)로부터 내부 회로(14)에 입력되는, 프로그램과 같은 데이터를 외부 메모리(3)에 기록하는 경우, CPU(11)는, 상술된 바와 같이, 외부 회로(2)로의 전력을 차단하고, 외부 메모리(3)에의 전력을 공급하고, 선택 회로(22)가 내부 신호선군(17)을 I/O 셀(21)에 접속시키게 한다. 다음, CPU(11)는 버퍼(25)를 온시키고, AND 회로(26)가 그 게이트를 폐쇄하게 한다. 외부 신호선군(5)을 통해 호스트(6)로부터 내부 회로(14)에 입력된 데이터 신호를 외부 회로(2)에 출력하는 경우, CPU(11)는, 상술된 바와 같이, 외부 회로(2)에 전력을 공급하고, 외부 메모리(3)에의 전력을 차단하고, 선택 회로(22)가 내부 신호선군(17)을 I/O 셀(21)에 접속시키게 한다. 다음, CPU(11)는 버퍼(25)를 온시키고, AND 회로(26)가 그 게이트를 폐쇄하게 한다.

외부 신호선군(4)으로부터 외부 단자 인터페이스 회로(13)에 신호가 입력되는 경우, CPU(11)는 버퍼(25)의 제어 신호 입력단에 하이-레벨 신호를 출력하여 버퍼(25)를 오프시켜 폐쇄시키고, AND 회로(26)의 입력단들 중 하나에 하이-레벨 신호를 출력하여 AND 회로(26)가 그 게이트를 개방하게 한다. 그 결과, 외부 신호선군(4)으로부터의 신호가 AND 회로(26)를 통해 선택 회로(22)에 입력된 후, 내부 신호선군(17 또는 18)에 출력된다.

예컨대, 외부 메모리(3)로부터 데이터를 프로그램 RAM(15)으로 전송하는 경우, CPU(11)는, 상술된 바와 같이, 외부 회로(2)에의 전력을 차단하고, 외부 메모리(3)로 전력을 공급하고, 선택 회로(22)가 내부 신호선군(17)을 I/O 셀(21)에 접속시키게 한다. 다음, CPU(11)는 버퍼(25)를 오프시키고, AND 회로(26)가 그 게이트를 개방시키게 한다. 외부 회로(2)로부터 내부 회로(14)에 신호를 보내는 경우, CPU(11)는, 상술된 바와 같이, 외부 회로(2)로 전력을 공급하고, 외부 메모리(3)로의 전력을 차단하고, 선택 회로(22)가 내부 신호선군(18)을 I/O 셀(21)에 접속시키게 한다. 다음, CPU(11)는 버퍼(25)를 오프시키고, AND 회로(26)가 그 게이트를 개방시키게 한다.

도 4는, 도 1에 도시된 반도체 집적 회로(1)를 포함하는 웹 카메라의 예시적인 구성을 도시하는 블록도이다.

도 4에 도시된 바와 같이, 웹 카메라(30)는, 광학 렌즈(31), CMOS 센서(32), USB 컨트롤러(33), 및 외부 메모리(34)를 포함한다. USB 컨트롤러(33)는 신호선들을 접속하기 위한 외부 단자들(미도시)을 포함한다. CMOS 센서(32)와 외부 메모리(34)는, 대응하는 외부 단자들에 접속된 복수의 신호선들을 포함하는 외부 신호선군(35)에 의하여 병렬로 접속되어 있다. 또한, USB 컨트롤러(33)는 USB(36)를 통하여 PC(40)에 접속되어 있다. CMOS 센서(32) 대신에 CCD 센서가 사용될 수도 있다. 웹 카메라(30)는 도 1의 시스템 장치(10)에 대응하고, CMOS 센서(32)는 도 1의 외부 회로(2)에 대응하고, USB 컨트롤러(33)는 도 1의 반도체 집적 회로(1)에 대응하고, 외부 메모리(34)는 도 1의 외부 메모리(3)에 대응하고, 외부 신호선 군(35)은 외부 신호선군(4)에 대응한다. 또한, USB(36)는 도 1의 외부 신호선군(5)에 대응하고, PC(40)는 도 1의 호스트(6)에 대응한다.

도 5에 도시된 바와 같이, USB 컨트롤러(33)는, CPU(41), 프로그램 ROM(42), CMOS 센서 인터페이스 회로(43), 범용 입력/출력(GPIO)(general purpose input/output) 인터페이스 회로(44), 화상 데이터 FIFO와 USB 인터페이스 회로를 포함하는 내부 회로(45), 프로그램 RAM(46), 및 전원 공급 회로(47)를 포함한다. CPU(41)는 도 1의 CPU(11)에 대응하고, 프로그램 ROM(42)은 프로그램 ROM(12)에 대응하고, CMOS 센서 인터페이스 회로(43), 및 GPIO 인터페이스 회로(44)는 외부 단자 인터페이스 회로(13)에 대응하고, 내부 회로(45)는 내부 회로(14)에 대응하고, 프로그램 RAM(46)은 프로그램 RAM(15)에 대응하고, 전원 공급 회로(47)는 전원 공급 회로(16)에 대응한다.

프로그램 ROM(42)은 CPU(41)에 의하여 실행될 미리 인스톨된 프로그램(들)을 포함한다. 프로그램 RAM(46)은, CMOS 센서(32)에 액세스하기 위하여 CPU(41)에 의하여 사용된 프로그램들과 데이터를 저장하고, 프로그램들과 데이터의 추가 및 변경을 허용하도록 구성된다. CMOS 센서 인터페이스 회로(43)는, USB 컨트롤러(33)를 CMOS 센서(32)와 외부 메모리(34)에 접속시키기 위한 인터페이스로서 기능한다. GPIO 인터페이스 회로(44)는 웹 카메라(30)의 주변 장치들을 접속시키기 위한 인터페이스로서 기능한다.

CPU(41), 프로그램 ROM(42), CMOS 센서 인터페이스 회로(43), GPIO 인터페이스 회로(44), 내부 회로(45), 및 프로그램 RAM(46)은 내부 신호선군(48)에 의하여 접속되어 있다.

CMOS 센서 인터페이스 회로(43)는 내부 신호선군(49)을 통하여 내부 회로(45)에 접속되어 있다. 또한, CMOS 센서 인터페이스 회로(43)는, 외부 신호선군(35)을 통해 외부 메모리(34)와 CMOS 센서(32)에 접속되고, GPIO 인터페이스 회로(44)는 외부 신호선군(35)을 통해 외부 메모리(34)에 접속되어 있다. 또한, 내부 회로(45)는 USB(36)를 통해 PC(40)에 접속되어 있다. 내부 회로(45)는 USB 컨트롤러(33)를 PC(40)에 접속시키기 위한 인터페이스를 포함한다. 내부 신호선군(48)은 도 1의 내부 신호선군(17)에 대응하고, 내부 신호선군(49)은 도 1의 내부 신호선군(18)에 대응한다. 전원 공급 회로(47)는 USB(36)를 통하여 PC(40)로부터 공급된 전압을 강하시키고, 이 강하된 전압을 출력한다. CPU(41)는 전원 공급 회로(47)를 제어하고, 이로써 CMOS 센서(32) 및 외부 메모리(34)에 공급된 전력을 제어한다.

USB 컨트롤러(33)가 CMOS 센서(32)로부터/로 신호를 입력/출력하는 경우, CPU(41)는, 프로그램 ROM(42)에 저장된 프로그램에 따라서, 전원 공급 회로(47)가 외부 메모리(34)로의 전력을 차단하게 하고, CMOS 센서(32)에 전력을 공급하게 한다. 이로써, CPU(11)는 CMOS 센서(32)를 활성화한 후, 이 CMOS 센서(32)에 액세스한다.

USB 컨트롤러(33)가 외부 메모리(34)로부터/로 데이터를 입력/출력하는 경 우, CPU(41)는 프로그램 ROM(42)에 저장된 프로그램에 따라서, 전원 공급 회로(47)가 CMOS 센서(32)로의 전력을 차단하게 하고, 외부 메모리(34)에 전력을 공급하게 한다. 이로써, CPU(11)는 외부 메모리(34)를 활성화한 후, 외부 메모리(34) 및 프로그램 RAM(46)에 액세스한다.

외부 메모리(34)에 데이터를 기록하는 프로세스에서, CPU(41)는 PC(40)로부터 USB(36)를 통하여 내부 회로(45)에 입력된 데이터를, 내부 신호선군(48), CMOS 센서 인터페이스 회로(43), GPIO 인터페이스 회로(44), 및 외부 신호선군(35)을 통하여 외부 메모리(34)에 기록한다. 외부 메모리(34) 내의 데이터를 프로그램 RAM(46)에 전송하는 프로세스에서, CPU(41)는 외부 메모리(34)로부터 데이터를 판독하고, 이 데이터를, 외부 신호선군(35), CMOS 센서 인터페이스 회로(43), GPIO 인터페이스 회로(44), 및 내부 신호선군(48)을 통하여 프로그램 RAM(46)에 기록한다.

도 6은 외부 신호선군(35)의 상세한 예를 도시하는 도면이다.

도 6에 도시된 바와 같이, 외부 신호선군(35)은, CMOS 센서(32)로부터 CMOS 센서 인터페이스 회로(43)로 신호를 보내기 위한 다음의 신호선들: (n+1) 비트 폭을 갖는 입력 화상 데이터(IMGD [n:0])를 보내기 위한 신호선들; 화상 데이터의 유효 기간을 나타내는 신호들(HSYNC 및 VSYNC)을 보내기 위한 신호선들; 및 입력 화상 데이터(IMGD [n:0]) 및 신호들(HSYNC 및 VSYNC)이 동기되는 클록 신호(PCLK)를 보내기 위한 신호선을 포함한다. 또한, 외부 신호선군(35)은 CMOS 센서 인터페이스 회로(43)로부터 CMOS 센서(32)로 신호들을 보내기 위한 다음의 신호선들: CMOS 센서(32) 내에서 클록 신호를 발생하도록 사용되는 원(original) 클록 신호(MCLK)를 보내기 위한 신호선; CMOS 센서(32)를 리셋하도록 사용되는 리셋 신호(PWDWN)를 보내기 위한 신호선; 및 CMOS 센서(32) 내의 레지스터(미도시)에 액세스하기 위하여 시리얼 통신용으로 사용되는 클록 신호(SCK) 및 시리얼 데이터(SDA)를 보내기 위한 신호선들을 포함한다. 외부 신호선군(35)은, 웹 카메라(30)의 주변 장치들을 GPIO 인터페이스 회로(44)에 접속시키기 위한 (m+1)개의 신호선들(GPIO [m:0])을 더 포함한다.

도 7은, 외부 메모리(34)로서 EEPROM이 사용되는 경우에 외부 신호선군(35)의 상세한 예를 도시하는 도면이다.

도 7에 도시된 바와 같이, EEPROM(34)은, 액세스 허가(칩 인에이블) 신호(CE#), 판독(출력 인에이블) 신호(OE#), 기록(기록 인에이블) 신호(WE#), (q+1) 비트 폭을 갖는 어드레스 데이터(A [q:0]), 및 (r+1) 비트 폭을 갖는 데이터(D [r:0])를 보내는 신호선들에 의하여 접속되어 있다. 데이터 D의 폭은 통상 8비트이다. 그러므로, EEPROM(34)의 용량이 8KB이면, 어드레스 데이터(A)의 폭은 13비트가 되고, EEPROM(34)에 대한 신호선의 총 수는 24개가 된다. 이 경우, 예컨대 n은 7에 설정되고, m은 8에 설정되고, 외부 신호선군(35)의 신호선들 수는 24개가 된다. 상술된 것 외의 신호선들이 CMOS 센서(32)와 CMOS 센서 인터페이스 회로(43) 사이에 사용 가능하면, 이들 신호선들은 또한 EEPROM(34)을 접속시키기 위하여 사용될 수도 있다.

CMOS 센서 인터페이스 회로(43)는 선택 회로(55)를 포함하고, GPIO 인터페이 스 회로(44)는 선택 회로(56)를 포함한다. 선택 회로(55)는, CPU(41)로부터의 제어 신호들에 따라서, 내부 신호선군(48 또는 49) 중 하나를 외부 신호선군(35)에 접속시킨다. CPU(41)가 GPIO 인터페이스 회로(44)에 접속된 주변 장치를 제어하는 경우, CPU(41)는 레지스터(미도시)를 통해 GPIO 인터페이스 회로(44)에 접속된다. 선택 회로(56)는 CPU(41)로부터의 제어 신호에 따라, 내부 신호선군(48) 또는 상기 레지스터 중 하나에 신호선들(GPIO [m:0])을 접속시킨다.

CMOS 센서(32)로부터 또는 CMOS 센서(32)로 신호들을 입력 또는 출력하는 경우, CPU(41)는, 선택 회로(55)가 내부 신호선군(49)을 신호선들(GPIO [m:0]) 이외의 외부 신호선군(35)의 신호선들에 접속시키게 하고, 선택 회로(56)가 신호선들(GPIO [m:0])을 상기 레지스터에 접속시키게 한다. EEPROM(34)에 프로그램과 같은 데이터를 기록하는 경우, 또는 EEPROM(34) 내의 데이터를 프로그램 RAM(46)에 전송하는 경우, CPU(41)는, 선택 회로(55 또는 56)가 내부 신호선군(48)을 외부 신호선군(35)에 접속시키게 한다.

도 1에 도시된 예에서, CPU(11)에 의하여 외부 메모리(3)와 프로그램 RAM(15) 간에 데이터가 전송된다. 대안적으로, DMA(Direct Memory Access) 컨트롤러(19)가 도 8에 도시된 바와 같이 데이터 전송을 고속화하도록 사용될 수도 있다. DMA 컨트롤러(19)는, 외부 메모리(3)와 프로그램 RAM(15) 간의 데이터 전송의 방향을 관리하고, 데이터가 판독 또는 기록되는 곳을 어드레싱한다. CPU(11)는 DMA 컨트롤러(19)가 DMA를 개시하도록 요청하고, DMA 컨트롤러(19)로부터 DMA 완료 통지를 대기한다. 반도체 집적 회로(1)의 사이즈가 도 1에 도시된 것보다 커지지만, 이 구성은 데이터 전송을 고속화할 수 있게 한다. 외부 회로(2)와 외부 메모리(3)가 도 1을 참조하여 상술된 바와 같은 방식과 실질적으로 동일한 방식으로 전환된다. 도 8에 도시된 구성에서, CPU(11), 프로그램 ROM(12), 및 DMA 컨트롤러(19)가 제어 회로를 구성한다.

상기 실시예에서, 전원 공급 회로(16)가 반도체 집적 회로(1) 내에 설치된다. 대안적으로는, 전원 공급 회로(16)는 반도체 집적 회로(1) 외부에 설치될 수도 있다.

상술된 바와 같이, 제1 실시예의 반도체 집적 회로(1)는, 동일한 외부 신호선군(4)을 사용하여 외부 회로(2) 또는 외부 메모리(3)에 접속될 수 있다. 외부 회로(2)로부터/로 데이터를 입력/출력하는 경우, 반도체 집적 회로(1)의 CPU(11)는 외부 메모리(3)로의 전력을 차단하고, 외부 회로(2)에 전력을 공급하여 외부 회로(2)를 활성화한 후, 외부 회로(2)에 액세스한다. 외부 메모리(3)로부터/로 데이터를 입력/출력하는 경우, 반도체 집적 회로(1)의 CPU(11)는 외부 회로(2)에의 전력을 차단하고, 외부 메모리(3)에 전력을 공급하여 외부 메모리(3)를 활성화한 후, 외부 메모리(3) 및 프로그램 RAM(15)에 액세스한다. 따라서, 본 발명의 제1 실시예는, 반도체 집적 회로의 핀수와 사이즈를 증가시키지 않고, 반도체 집적 회로가 외부 메모리로부터 내부 RAM으로 프로그램을 다운로드할 수 있도록 한다.

[제2 실시예]

상술된 제1 실시예의 반도체 집적 회로(1)는, 외부 회로(2) 및 외부 메모리(3)로의 전력 공급을 제어함으로써, 동일한 외부 신호선군(4)을 사용하여 외부 회로(2) 또는 외부 메모리(3)로부터/로 신호들을 입력/출력할 수 있도록 구성되어 있다. 본 발명의 제2 실시예에서, 반도체 집적 회로(1a)는, 외부 회로(2a)와 외부 메모리(3a)의 데이터 입력-출력 기능들을 제어하기 위하여 제어 신호들을 사용함으로써, 동일한 외부 신호선군(4)을 사용하여 외부 회로(2a) 또는 외부 메모리(3a)로부터/로 신호들을 입력/출력할 수 있도록 구성되어 있다.

도 9는 본 발명의 제2 실시예에 따른 반도체 집적 회로(1a)를 포함하는 시스템 장치(10a)의 예시적인 구성을 도시하는 블록도이다. 도 1에 도시된 구성 요소들에 대응하는 도 9에서의 구성 요소들에는 동일한 도면 부호가 할당되며, 이들 구성 요소들의 설명은 생략한다. 여기서, 도 1과 도 9 간의 차이점을 논의한다.

도 9에 도시된 예시적인 구성에서, 도 1의 시스템 장치(10)는 시스템 장치(10a)로 재명명되고, 반도체 집적 회로(1)는 반도체 집적 회로(1a)로 재명명되며, CPU(11)가 CPU(11a)로 대체되고, 외부 회로(2)는 외부 회로(2a)로 대체되고, 외부 메모리(3)는 외부 메모리(3a)로 대체된다. 또한, 도 9에서, 도 1의 전원 공급 회로(16)가 제거되었으며, CPU(11a)는 외부 회로(2a)와 외부 메모리(3a)의 데이터 입력-출력 기능들을 제어하도록 구성되어 있다.

도 9에 도시된 바와 같이, 시스템 장치(10a)는 반도체 집적 회로(1a)와, 외부 회로(2a)와, EPROM과 같은 재기록 가능한 메모리인 외부 메모리(3a)를 포함한다.

반도체 집적 회로(1a)는 신호선들을 접속하기 위한 외부 단자들(미도시)을 포함한다. 외부 회로(2a)와 외부 메모리(3a)는, 대응하는 외부 단자들에 접속된 복수의 신호선들을 포함하는 외부 신호선군(4)에 의하여 병렬로 접속되어 있다. 예컨대, 반도체 집적 회로(1a)로부터 외부 신호선군(4)으로 출력된 데이터 신호는 외부 회로(2a) 또는 외부 메모리(3a)에 입력된다. 또한, 반도체 집적 회로(1a)는 외부 신호선군(5)을 통하여 호스트(6)에 접속되어 있다. 반도체 집적 회로(1a)는 외부 회로(2a)와 외부 메모리(3a)의 데이터 입력-출력 기능들을 제어한다. 외부 신호선군(4)을 통하여 외부 회로(2a)로부터/로 데이터를 입력/출력하는 경우, CPU(11a)는 외부 회로(2a)의 입력-출력 기능을 활성화시키고, 외부 메모리(3a)의 데이터 입력-출력 기능을 비활성화시킨다. 외부 신호선군(4)을 통하여 외부 메모리(3a)로부터/로 데이터를 입력/출력하는 경우, CPU(11a)는 외부 메모리(3a)의 데이터 입력-출력 기능을 활성화시키고, 외부 회로(2a)의 데이터 입력-출력 기능을 비활성화시킨다.

반도체 집적 회로(1a)는 CPU(11a), 프로그램 ROM(12), 외부 단자 인터페이스 회로(13), 반도체 집적 회로(1a)를 호스트(6)에 접속시키기 위한 인터페이스를 포함하는 내부 회로(14), 및 프로그램 RAM(15)을 포함한다. 프로그램 ROM(12)은 CPU(11a)에 의하여 실행될 미리 인스톨된 프로그램(들)을 포함한다. 프로그램 RAM(15)은 외부 회로(2a)에 액세스하기 위하여 CPU(11a)에 의하여 사용되는 프로그램들과 데이터를 저장하고, 프로그램들과 데이터의 추가와 변경을 허용하도록 구성되어 있다. 외부 단자 인터페이스 회로(13)는 반도체 집적 회로(1a)를 외부 회로(2a)와 외부 메모리(3a)에 접속시키기 위한 인터페이스를 포함한다.

CPU(11a), 프로그램 ROM(12), 외부 단자 인터페이스 회로(13), 내부 회 로(14), 및 프로그램 RAM(15)이 내부 신호선군(17)에 의하여 서로 접속되어 있다. 또한, 외부 단자 인터페이스 회로(13)와 내부 회로(14)는 내부 신호선군(18)에 의하여 서로 접속되어 있다. 도 9에 도시된 구성에서, CPU(11a) 및 프로그램 ROM(12)은 제어 회로를 구성한다.

반도체 집적 회로(1a)가 외부 회로(2a)로부터/로 데이터를 입력/출력하는 경우, CPU(11a)는 프로그램 ROM(12)에 저장된 프로그램에 따라서, 외부 메모리(3a)의 데이터 입력-출력 기능을 비활성화시키고, 외부 회로(2a)의 데이터 입력-출력 기능을 활성화시킨다. 다음, CPU(11a)는 외부 회로(2a)에 액세스한다.

반도체 집적 회로(1a)가 외부 메모리(3)로부터/로 데이터를 입력/출력하는 경우, CPU(11a)는, 프로그램 ROM(12)에 저장된 프로그램에 따라서, 외부 회로(2a)의 데이터 입력-출력 기능을 비활성화시키고, 외부 메모리(3a)의 데이터 입력-출력 기능을 활성화시킨다. 다음, CPU(11a)는 외부 메모리(3a)에 액세스한다.

외부 메모리(3a)에 데이터를 기록하는 프로세스에서, CPU(11a)는, 호스트(6)로부터 외부 신호선군(5)을 통하여 내부 회로(14)에 입력된, 프로그램과 같은 데이터를, 내부 신호선군(17), 외부 단자 인터페이스 회로(13), 및 외부 신호선군(4)을 통하여 외부 메모리(3a)에 기록한다. 외부 메모리(3a)로부터 프로그램 RAM(15)으로 데이터를 전송하는 프로세스에서, CPU(11a)는, 외부 메모리(3a)로부터 데이터를 판독하고, 이 데이터를 외부 신호선군(4), 외부 단자 인터페이스 회로(13), 및 내부 신호선군(17)을 통하여 프로그램 RAM(15)에 기록한다.

도 10은 도 9에 도시된 외부 회로(2a)의 예시적인 내부 구성의 일부를 도시 하는 회로도이다.

외부 회로(2a)는 I/O 인터페이스 회로(61)를 포함한다. I/O 인터페이스 회로(61)는 복수의 I/O 셀들(62)과, 이 I/O 셀들(62)을 제어하기 위한 I/O 제어 회로(63)를 포함한다. I/O 셀들(62) 및 I/O 제어 회로(63)는 외부 신호선군(4)에 접속되어 있다. I/O 셀들(62) 각각은 버퍼(65)와 AND 회로(66)를 포함한다. 도 10에서, 하나의 I/O 셀(62) 만이 설명을 위하여 도시되어 있다. 다른 I/O 셀들(62)은 도 10에 도시된 구성과 실질적으로 동일한 구성을 갖는다. 제어 신호가 외부 단자 인터페이스 회로(13)와 외부 신호선군(4)을 통하여 CPU(11a)로부터 I/O 제어 회로(63)로 입력된다. 마찬가지로, 제어 신호는 외부 단자 인터페이스 회로(13)와 외부 신호선군(4)을 통하여 CPU(11a)로부터 외부 메모리(3a)로 입력된다. 버퍼(65)의 입력단과 AND 회로(66)의 출력단은 외부 회로(2a) 내의 대응하는 회로들(미도시)에 접속되어 있고, 버퍼(65)의 출력단은 AND 회로(66)의 하나의 입력단에 접속되고, I/O 셀(62)의 접속단은 외부 신호선군(4)의 대응하는 신호선에 접속되어 있다. I/O 제어 회로(63)는 제어 신호들을 버퍼(65)의 제어 신호 입력단과 AND 회로(66)의 다른 입력단에 출력하고, 이로써 버퍼(65) 및 AND 회로(66)에 의하여 실행되는 게이트들을 개방 또는 패쇄시킨다.

외부 회로(2a)로부터 외부 신호선군(4)에 신호를 출력하는 경우, IO 제어 회로(63)는, 버퍼(65)의 제어 신호 입력단에 로우-레벨 신호를 출력하여 버퍼(65)를 온시키고, AND 회로(66)의 입력단들 중 하나에 로우-레벨 신호를 출력함으로써 AND 회로(66)의 출력단의 신호가 로우 레벨로 떨어지게 한다. 그 결과, 신호가 버 퍼(65)를 통하여 외부 신호선군(4)에 출력된다.

예컨대, 외부 신호선군(5)을 통하여 호스트(6)로부터 내부 회로(14)에 입력된, 프로그램과 같은 데이터를 외부 메모리(3a)에 기록하는 경우, 또는 외부 메모리(3a)로부터 데이터를 프로그램 RAM(15)에 전송하는 경우, CPU(11a)는 상술된 바와 같이, 외부 회로(2a)의 데이터 입력-출력 기능을 비활성화시키고, 외부 메모리(3a)의 데이터 입력-출력 기능을 활성화시킨다.

외부 회로(2a)로부터 신호를 입력하는 경우, CPU(11a)는 외부 메모리(3a)의 데이터 입력-출력 기능을 비활성화시키고, 버퍼(65)를 온시키고, AND 회로(66)가 그 게이트를 폐쇄시키게 한다. 외부 회로(2a)에 신호를 출력하는 경우, CPU(11a)는 외부 메모리(3a)의 데이터 입력-출력 기능을 비활성화시키고, 버퍼(65)의 제어 신호 입력단에 하이-레벨 신호를 출력하여 버퍼(65)를 오프시켜 폐쇄시키며, 하이-레벨 신호를 AND 회로(66)의 입력단들 중 하나에 출력하여 AND 회로(66)가 그 게이트를 개방하게 한다. 그 결과, 외부 신호선군(4)을 통하여 보내진 신호는 AND 회로(66)를 통해 외부 회로(2a)의 내부 회로에 입력된다. 상기 설명에서, 외부 회로(2a)의 데이터 입력-출력 기능은, 외부 메모리(3a)로부터/로 데이터를 입력/출력하는 경우 비활성화된다. 대안적으로, 반도체 집적 회로(1a)는, 외부 메모리(3a)와 데이터를 교환하는 경우, 외부 회로(2a)의 모든 기능들을 비활성화시키도록 구성될 수도 있다.

도 11은 도 9에 도시된 반도체 집적 회로(1a)를 포함하는 웹 카메라의 예시적인 구성을 도시하는 블록도이다. 도 4에 도시된 구성 요소들에 대응하는 도 11 에서의 구성 요소들에는 동일한 도면 부호가 할당되어 있다. 도 11에 도시된 바와 같이, 웹 카메라(30a)는, 광학 렌즈(31), CMOS 센서(32a), USB 컨트롤러(33a), 외부 메모리(34a), 및 전원 공급 회로(71)를 포함한다. 전원 공급 회로(71)는 CMOS 센서(32a), USB 컨트롤러(33a), 및 외부 메모리(34a)에 전력을 공급한다.

CMOS 센서(32a), USB 컨트롤러(33a), 및 외부 메모리(34a)는 외부 신호선군(35)을 통하여 서로 접속되어 있다. USB 컨트롤러(33a)는 또한, USB(36)를 통하여 PC(40)에 접속되어 있다. CMOS 센서(32a) 대신에 CCD 센서가 사용될 수도 있다. 웹 카메라(30a)는 도 9의 시스템 장치(10a)에 대응하고, CMOS 센서(32a)는 외부 회로(2a)에 대응하고, USB 컨트롤러(33a)는 반도체 집적 회로(1a)에 대응하고, 외부 메모리(34a)는 외부 메모리(3a)에 대응하고, 외부 신호선군(35)은 외부 신호선군(4)에 대응한다. 또한, USB(36)는 도 9의 외부 신호선군(5)에 대응하고, PC(40)는 도 9의 호스트(6)에 대응한다.

도 11의 USB 컨트롤러(33a)의 내부 구성은, 도 5에서 전원 공급 회로(47)가 제거된다는 점을 제외하고, 도 5에 도시된 것과 실질적으로 동일하다. 또한, 외부 신호선군(35)의 구성 요소들은 도 6 및 도 7에 도시된 것들과 실질적으로 동일하다. 그러므로, USB 컨트롤러(33a)의 내부 구성과 외부 신호선군(35)의 구성 요소들을 도시하는 도면은 여기서 생략한다. 이 예에서, 외부 메모리(34a)로서 EEPROM(이하, EEPROM(34a)으로 칭할 수도 있음)이 사용된다고 가정한다. USB 컨트롤러(33a)의 CPU(11a)는 리셋 신호(PWDWN)를 이용하여 CMOS 센서(32a)를 제어하고, 칩 인에이블 신호(CE#)를 사용하여 EEPROM(34a)을 제어한다. EEPROM(34a)에 액세 스하는 경우에, CPU(11a)는 칩 인에이블 신호(CE#)를 사용하여 EEPROM(34a)을 활성화시키고, 리셋 신호(PWDWN)를 이용하여 CMOS 센서(32a)를 비활성화시킨다. 한편, CMOS 센서(32a)에 액세스하는 경우는, CPU(11a)는 칩 인에이블 신호(CE#)를 사용하여 EEPROM(34a)을 비활성화시키고, 리셋 신호(PWDWN)를 이용하여 CMOS 센서(32a)를 활성화시킨다.

도 9에 도시된 예에서, CPU(11a)에 의해 외부 메모리(3a)와 프로그램 RAM(15) 간에 데이터가 전송된다. 대안적으로, DMA 컨트롤러(19a)가 도 12에 도시된 바와 같이, 데이터 전송을 고속화시키도록 사용될 수도 있다. DMA 컨트롤러(19a)는 외부 메모리(3a)와 프로그램 RAM(15) 간의 데이터 전송의 방향을 관리하고, 데이터가 판독 또는 기록되는 곳을 어드레싱한다. CPU(11a)는, DMA 컨트롤러(19a)가 DMA를 개시하도록 요청하고, DMA 컨트롤러(19a)로부터의 DMA 완료 통지를 대기한다. 반도체 집적 회로(1a)의 사이즈가 도 9에서 도시된 것보다 커지지만, 이 구성은 데이터 전송을 고속화할 수 있게 한다. 외부 회로(2a)와 외부 메모리(3a)는 도 9를 참조하여 상술된 바와 같은 방법과 실질적으로 동일한 방식으로 전환된다.

상술된 바와 같이, 제2 실시예의 반도체 집적 회로(1a)는, 동일한 외부 신호선군(4)을 사용하여 외부 회로(2a) 또는 외부 메모리(3a)에 접속될 수 있다. 외부 회로(2a)에 액세스하는 프로세스에서, CPU(11a)는 외부 메모리(3a)의 데이터 입력-출력 기능을 비활성화시키고, 외부 회로(2a)의 데이터 입력-출력 기능을 활성화시킨 후, 외부 회로(2a)에 액세스한다. 외부 메모리(3a)에 액세스하는 프로세스에 서, CPU(11a)는 외부 회로(2a)의 데이터 입력-출력 기능을 비활성화시키고, 외부 메모리(3a)의 데이터 입력-출력 기능을 활성화시킨 후, 외부 메모리(3a) 및 프로그램 RAM(15)에 액세스한다. 따라서, 전원 공급 회로를 포함하지 않는 제2 실시예의 반도체 집적 회로(1a)는, 제1 실시예의 반도체 집적 회로(1)의 효과와 실질적으로 동일한 유리한 효과를 갖는다.

본 발명의 실시예들은, 반도체 집적 회로, 이 반도체 집적 회로를 포함하는 시스템 장치, 및 이 반도체 집적 회로를 제어하는 방법을 제공한다.

본 발명의 실시예들은, 반도체 집적 회로가, 반도체 집적 회로의 핀들 수와 사이즈를 증가시키지 않고, 외부 메모리로부터의 프로그램을 내부 RAM에 다운로드할 수 있게 한다.

본 발명의 실시예는, 액세스될 외부 회로 또는 외부 메모리 중 하나를 활성화시킴으로써, 동일한 외부 신호선군을 통하여 외부 회로 또는 외부 메모리에 자신을 접속시킬 수 있는 반도체 집적 회로를 제공한다. 이 구성은 외부 메모리에 접속하기 위한 단자들 또는 핀들을 부가할 필요성을 제거한다. 다시 말하면, 이 구성은, 반도체 집적 회로의 핀들 수 및 사이즈를 증가시키지 않고, 외부 메모리를 수용하도록 반도체 집적 회로를 적응화시킬 수 있게 하고, 이로써 반도체 집적 회로를 포함하는 카메라의 사이즈와 비용을 감소시킬 수 있게 한다.

예컨대, 본 발명의 실시예에 따른 반도체 집적 회로는, 시각적 화상을 전기 신호로 변환시키기 위한, CMOS 센서 또는 CCD 센서와 같은 이미지 센서가 상술된 외부 회로로서 사용되는 카메라 시스템에서 통합될 수도 있다. 이러한 구성은 카 메라 시스템에서 프로그램들을 용이하게 재기록할 수 있게 한다.

본 발명은 특정적으로 개시된 실시예들에 제한되지 않고, 본 발명의 범위를 벗어나지 않고 변형 및 수정이 행해질 수도 있다.

본 출원은 2006년 9월 7일 출원된 일본 우선권 출원 제2006-242471호에 기초하고, 그 전체 내용이 여기서 참조용으로 사용되었다.

Claims

외부 회로와, 상기 외부 회로를 제어하기 위한 호스트를 인터페이스하고, 재기록 가능한 외부 메모리로부터 상기 외부 회로와 상기 호스트를 인터페이스하기 위하여 사용되는 데이터를 획득하는 반도체 집적 회로로서,

상기 외부 회로와 상기 외부 메모리를 병렬로 접속시키는 신호선들을 포함하는 외부 신호선군이 접속되는 외부 단자들;

상기 외부 신호선군을 통해 접속된 상기 외부 회로 또는 상기 외부 메모리와 상기 반도체 집적 회로를 인터페이스하도록 구성된 외부 단자 인터페이스 회로; 및

상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성된 제어 회로

를 포함하고,

상기 제어 회로는, 상기 외부 단자 인터페이스 회로를 통하여 액세스될 상기 외부 회로 또는 상기 외부 메모리 중 하나를 활성화시키도록 구성되는 것인 반도체 집적 회로.
제 1 항에 있어서, 상기 제어 회로는, 상기 외부 회로와 상기 외부 메모리에의 전력 공급을 제어함으로써 상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성된 것인 반도체 집적 회로.
제 1 항에 있어서, 상기 제어 회로는, 제어 신호를 이용하여 상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성되는 것인 반도체 집적 회로.
제 1 항에 있어서, 내부 휘발성 메모리를 더 포함하고,

상기 제어 회로는, 상기 외부 메모리로부터 데이터를 판독하고, 상기 판독된 데이터를 상기 내부 휘발성 메모리에 저장하고, 상기 저장된 데이터를 사용하여 상기 외부 회로에 액세스하도록 구성된 것인 반도체 집적 회로.
제 4 항에 있어서, 상기 제어 회로는, 미리 인스톨된 프로그램을 포함하는 내부 불휘발성 메모리와, 상기 미리 인스톨된 프로그램에 따라 동작하는 CPU를 포함하고,

상기 CPU는, 상기 외부 메모리로부터 상기 외부 회로에 액세스하기 위하여 사용되는 프로그램을 판독하고, 상기 프로그램을 상기 내부 휘발성 메모리에 저장하도록 구성된 것인 반도체 집적 회로.
제 4 항에 있어서, 상기 제어 회로는, 미리 인스톨된 프로그램을 포함하는 내부 불휘발성 메모리, 상기 미리 인스톨된 프로그램에 따라 동작하는 CPU, 및 상기 CPU에 의하여 제어되는 DMA 컨트롤러를 포함하고,

상기 CPU는, 상기 DMA 컨트롤러가 상기 외부 메모리로부터 상기 외부 회로에 액세스하기 위하여 사용되는 프로그램을 판독하게 하고, 상기 DMA 컨트롤러가 상기 판독된 프로그램을 상기 내부 휘발성 메모리에 저장하게 하도록 구성된 것인 반도체 집적 회로.
외부 회로;

재기록 가능한 외부 메모리; 및

상기 외부 회로와, 상기 외부 회로를 제어하기 위한 호스트를 인터페이스하고, 상기 외부 메모리로부터 상기 외부 회로와 상기 호스트를 인터페이스하기 위하여 사용되는 데이터를 획득하도록 구성된 반도체 집적 회로

를 포함하는 시스템 장치로서,

상기 반도체 집적 회로는,

상기 외부 회로와 상기 외부 메모리를 병렬로 접속시키는 신호선들을 포함하는 외부 신호선군이 접속되는 외부 단자들;

상기 외부 신호선군을 통해 접속된 상기 외부 회로 또는 상기 외부 메모리와 상기 반도체 집적 회로를 인터페이스하도록 구성된 외부 단자 인터페이스 회로; 및

상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성된 제어 회로

를 포함하고,

상기 제어 회로는, 상기 외부 단자 인터페이스 회로를 통하여 액세스될 상기 외부 회로 또는 상기 외부 메모리 중 하나를 활성화시키도록 구성된 것인 시스템 장치.
제 7 항에 있어서, 상기 제어 회로는, 상기 외부 회로와 상기 외부 메모리에의 전력 공급을 제어함으로써 상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성된 것인 시스템 장치.
제 7 항에 있어서, 상기 제어 회로는, 제어 신호를 이용하여 상기 외부 회로와 상기 외부 메모리를 활성화 또는 비활성화시키도록 구성되는 것인 시스템 장치.
제 7 항에 있어서, 상기 반도체 집적 회로는 내부 휘발성 메모리를 더 포함하고,

상기 제어 회로는, 상기 외부 메모리로부터 데이터를 판독하고, 상기 판독된 데이터를 상기 내부 휘발성 메모리에 저장하고, 상기 저장된 데이터를 사용하여 상기 외부 회로에 액세스하도록 구성된 것인 시스템 장치.
제 10 항에 있어서, 상기 제어 회로는, 미리 인스톨된 프로그램을 포함하는 내부 불휘발성 메모리와, 상기 미리 인스톨된 프로그램에 따라 동작하는 CPU를 포함하고,

상기 CPU는, 상기 외부 메모리로부터 상기 외부 회로에 액세스하기 위하여 사용되는 프로그램을 판독하고, 상기 프로그램을 상기 내부 휘발성 메모리에 저장 하도록 구성된 것인 시스템 장치.
제 10 항에 있어서, 상기 제어 회로는, 미리 인스톨된 프로그램을 포함하는 내부 불휘발성 메모리, 상기 미리 인스톨된 프로그램에 따라 동작하는 CPU, 및 상기 CPU에 의하여 제어되는 DMA 컨트롤러를 포함하고,

상기 CPU는, 상기 DMA 컨트롤러가 상기 외부 메모리로부터 상기 외부 회로에 액세스하기 위하여 사용되는 프로그램을 판독하게 하고, 상기 DMA 컨트롤러가 상기 판독된 프로그램을 상기 내부 휘발성 메모리에 저장하게 하도록 구성된 것인 시스템 장치.
제 7 항에 있어서, 상기 외부 메모리는 EPROM인 것인 시스템 장치.
제 7 항에 있어서, 상기 외부 회로는 시각적 화상을 전기 신호로 변환시키도록 구성된 것인 시스템 장치.
제 14 항에 있어서, 상기 외부 회로는 CMOS 센서를 포함하는 것인 시스템 장치.
제 14 항에 있어서, 상기 외부 회로는 CCD 센서를 포함하는 것인 시스템 장치.
외부 회로와, 상기 외부 회로를 제어하기 위한 호스트를 인터페이스하고, 재기록 가능한 외부 메모리로부터 상기 외부 회로와 상기 호스트를 인터페이스하기 위하여 사용되는 데이터를 획득하는 반도체 집적 회로의 제어 방법으로서,

액세스될 상기 외부 회로 또는 상기 외부 메모리 중 하나를 활성화시키는 단계로서, 상기 외부 회로와 상기 외부 메모리는 동일한 외부 신호선군에 의하여 상기 반도체 집적 회로에 병렬로 접속되는 것인 상기 활성화시키는 단계

를 포함하는 반도체 집적 회로의 제어 방법.
제 17 항에 있어서, 상기 외부 회로와 상기 외부 메모리는, 상기 외부 회로와 상기 외부 메모리에의 전력 공급을 제어함으로써 활성화 또는 비활성화되는 것인 반도체 집적 회로의 제어 방법.
제 17 항에 있어서, 상기 외부 회로와 상기 외부 메모리는 제어 신호를 이용하여 활성화 또는 비활성화되는 것인 반도체 집적 회로의 제어 방법.
제 17 항에 있어서,

상기 외부 메모리로부터 상기 외부 회로에 액세스하기 위하여 사용되는 데이터를 판독하는 단계;

상기 판독된 데이터를 상기 반도체 집적 회로의 내부 휘발성 메모리에 저장 하는 단계; 및

상기 저장된 데이터를 사용하여 상기 외부 회로에 액세스하는 단계

를 더 포함하는 반도체 집적 회로의 제어 방법.