WO2011060703A1 - 一种电可擦除可编程只读存储器的实现方法和装置 - Google Patents

一种电可擦除可编程只读存储器的实现方法和装置 Download PDF

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WO2011060703A1
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eeprom
module
data
read
memory
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Inventor
李向龙
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中兴通讯股份有限公司
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Definitions

  • the present invention relates to an implementation method and apparatus for an integrated circuit (IC), and more particularly to an implementation method and apparatus for an EEPROM (Electrically Erasable Programmable Read-Only Memory). Background technique
  • EEPROM is a memory chip that does not lose data after power-off. Due to its programmable features and its low cost, it is widely used in electronic products.
  • the interface protocols are Inter-IC Bus (I2C), Serial Peripheral Interface (SPI), and Microwire (the bus is a simple serial communication interface protocol that uses three lines for data transmission). It can be selected according to the specific requirements of the application.
  • I2C is a serial bus consisting of data line SDA and clock line SCL. It can transmit and receive data with a maximum transfer rate of 100kbps.
  • Each module circuit connected in I2C can be either a master or a slave, depending on the function it is to perform.
  • the EEPROM with I2C interface is widely used because of its small I/O bus and small volume.
  • EEPROM In electronic products, EEPROM is generally used to store configuration data. After the system is powered on, the data is read from the EEPROM through the associated interface (serial interface or parallel interface) to implement the corresponding configuration.
  • the writing of data in the EEPROM requires a dedicated downloading tool. For mass-produced products, this process is time-consuming and labor-intensive, and is not conducive to product upgrades.
  • the integration of products is getting higher and higher, and the printed circuit board (PCB) is also smaller and smaller.
  • the size of the EEPROM is small, but it also needs to occupy a certain area in the PCB.
  • the present invention provides an apparatus for implementing an electrically erasable programmable read only memory (EEPROM), comprising an EEPROM-replaceable memory, a control module, a cache module, and an EEPROM interface protocol module, which are sequentially connected, wherein :
  • EEPROM electrically erasable programmable read only memory
  • the control module is configured to automatically write data previously written into the EEPROM into the memory of the EEPROM by running the online software, and then reading the data from the memory of the replaceable EEPROM and writing the data to the cache module;
  • the cache module is set to: cache data that was previously written to the EEPROM;
  • the EEPROM interface protocol module is configured to: communicate with the device to access the EEPROM through the EEPROM interface protocol, and read the corresponding data from the cache module according to the read address given by the device and send the corresponding data to the device.
  • the above device may also have the following features:
  • the EEPROM interface protocol module is configured to: receive a read address according to a write indication given by a device to access the EEPROM, and map the read address to a read address of the cache module; Reading the indicated and mapped cache module read address, the data read from the corresponding cache unit of the cache module is sent to the device.
  • the memory that can replace the EEPROM is implemented by any one of a flash memory (FLASH), a magnetoresistive random access memory (MRAM), or a non-volatile ferroelectric memory (FRAM);
  • FLASH flash memory
  • MRAM magnetoresistive random access memory
  • FRAM non-volatile ferroelectric memory
  • the control module is implemented by any one of a micro processing unit (MPU), a micro control unit (MCU), a dedicated controller, a control unit formed by a field programmable gate array (FPGA), and a digital signal processor (DSP);
  • MPU micro processing unit
  • MCU micro control unit
  • FPGA field programmable gate array
  • DSP digital signal processor
  • the cache module is implemented by random access memory (RAM);
  • the EEPROM interface protocol module is implemented by any one of an inter-IC bus (I2C) module, a serial peripheral interface (SPI) module, and a Microwire interface module according to an EEPROM interface protocol, or by a parallel interface module; Moreover, one or more of the EEPROM memory, control module, cache module, and EEPROM interface protocol module can be implemented by existing devices in the electronic device.
  • I2C inter-IC bus
  • SPI serial peripheral interface
  • Microwire interface module according to an EEPROM interface protocol, or by a parallel interface module
  • EEPROM memory, control module, cache module, and EEPROM interface protocol module can be implemented by existing devices in the electronic device.
  • the above device may also have the following features:
  • the cache module is implemented by the dual port RAM, and the data bus output terminal, the address bus output terminal, the clock output terminal and the write enable output terminal of the control module are respectively connected to the first interface of the dual port RAM. a data bus input terminal, a write address input terminal, a clock input terminal, and a write enable input terminal;
  • the EEPROM interface protocol module is implemented by the I2C module, and the data bus output end, the read address input end, the read enable input end, and the clock input end of the second interface of the dual port RAM are respectively connected to the data bus input end and the read address output end of the I2C module.
  • the read enable output and the clock output of the control module; the serial data signal line and the clock signal line of the I2C module are respectively connected to the serial data signal line and the clock signal line of the external I2C bus.
  • Dual-port RAM and I2C modules are formed by FPGAs
  • the control module is configured to read the data from the memory of the replaceable EEPROM into the cache module in the following manner: after the FPGA works normally, the corresponding data is retrieved from the memory of the replaceable EEPROM, and is written Enable the write enable signal output from the output terminal, the write address signal output from the address bus output terminal, and the clock signal output from the clock output terminal, and write the data read from the memory of the replaceable EEPROM through the data bus output terminal. Enter the first interface of the dual port RAM;
  • the I2C module is configured to: receive a write indication from the serial data signal line according to a clock signal of the clock signal line, receive a read address according to the received write instruction, and map the read address to a second interface read address of the dual port RAM;
  • the read instruction received from the serial data signal line and the second interface read address of the dual port RAM transmit data read from the corresponding unit of the dual port RAM through the serial data line.
  • the present invention provides an implementation method of an electrically erasable programmable read only memory (EEPROM), relating to a control module and an EEPROM interface protocol module, the method comprising:
  • the control module automatically writes data that was previously written to the EEPROM by running online software. In the memory replacing the EEPROM, the written data is then read from the memory of the replaceable EEPROM and written into the cache;
  • the EEPROM interface protocol module reads the corresponding data from the cache and sends it to the device based on the read address given by the device that is to access the EEPROM.
  • the EEPROM interface protocol module reads the corresponding data from the cache and sends the corresponding data to the device according to the read address given by the device, including:
  • the EPROM interface protocol module communicates with the device through the EEPROM interface protocol, receives the read address according to the write instruction given by the device, and maps the read address to the cached read address; according to the read indication and the mapped cache given by the device The read address, the data read from the cache corresponding cache unit is sent to the device.
  • the memory that can replace the EEPROM is implemented by any one of a flash memory (FLASH), a magnetoresistive random access memory (MRAM), or a non-volatile ferroelectric memory (FRAM);
  • FLASH flash memory
  • MRAM magnetoresistive random access memory
  • FRAM non-volatile ferroelectric memory
  • the control module is implemented by any one of a micro processing unit (MPU), a micro control unit (MCU), a dedicated controller, a control unit formed by a field programmable gate array (FPGA), and a digital signal processor (DSP);
  • MPU micro processing unit
  • MCU micro control unit
  • FPGA field programmable gate array
  • DSP digital signal processor
  • the cache is implemented by random access memory (RAM);
  • the EEPROM interface protocol module is implemented by any one of an inter-IC bus (I2C) module, a serial peripheral interface (SPI) module, and a Microwire interface module according to the EEPROM interface protocol, or by a parallel interface module;
  • I2C inter-IC bus
  • SPI serial peripheral interface
  • Microwire interface module according to the EEPROM interface protocol, or by a parallel interface module;
  • one or more of the EEPROM memory, control module, cache module, and EEPROM interface protocol module can be implemented by existing devices in the electronic device.
  • the data bus output terminal, the address bus output terminal, the clock output terminal and the write enable output terminal of the control module are respectively connected to the data bus input terminal, the write address input terminal, the clock input terminal and the write port of the first interface of the dual port RAM as the buffer. Enable input;
  • the EEPROM interface protocol module is implemented by the I2C module, the data bus input of the I2C module,
  • the read address output terminal, the read enable output terminal and the clock output terminal of the control module are respectively connected to the data bus output terminal, the read address input terminal, the read enable input terminal, the clock input terminal of the second interface of the dual port RAM, and the I2C module.
  • the serial data signal line and the clock signal line are respectively connected to the serial data signal line and the clock signal line of the external I2C bus.
  • Dual-port RAM and I2C modules are formed by FPGAs
  • the control module reads the written data from the memory of the replaceable EEPROM and writes the data to the cache, and the method includes: after the PGA works normally, the corresponding data is taken out from the memory of the replaceable EEPROM, and the write Enable the write enable signal output from the output terminal, the write address signal output from the address bus output terminal, and the clock signal output from the clock output terminal, and write the data read from the memory of the replaceable EEPROM through the data bus output terminal. Enter the first interface of the dual port RAM;
  • the EEPROM interface protocol module reads corresponding data from the cache and sends the data to the device according to the read address given by the device, and the method includes: the I2C module receives the write from the serial data signal line according to the clock signal of the clock signal line. Instructing, receiving a read address according to the received write instruction, and mapping the read address to a second interface read address of the dual port RAM; according to a read instruction received from the serial data signal line and a second interface read address of the dual port RAM, The data read from the corresponding unit of the dual port RAM is transmitted through the serial data line.
  • the circuit module for replacing the EEPROM function of the present invention is a common component in current electronic product design, so there is no need to additionally add an EEPROM device; and, compared with the existing EEPROM device, the present invention is related firstly through the control module.
  • the data is written into the memory such as flash memory, and then the related data is written into the cache. Therefore, the control module can automatically complete the operation of the original EEPROM to manually write the configuration data, which simplifies the mass production process. And it is easy to upgrade the product, and also saves the PCB area, thereby reducing the hardware cost of the product.
  • FIG. 1 is a schematic block diagram of an embodiment of an EEPROM implementation device of the present invention
  • 2 is a schematic diagram showing the connection of a specific implementation circuit of the EEPROM implementation device shown in FIG. 1.
  • FIG. 3 is a flowchart showing the operation of the circuit shown in FIG. Preferred embodiment of the invention
  • the invention provides an EEPROM implementation method and apparatus, and the inventive concept thereof is to combine an existing microprocessor (MPU), a flash memory (FLASH), a cache and an EEPROM interface protocol module in an electronic circuit into an EEPROM replacement circuit.
  • MPU microprocessor
  • FLASH flash memory
  • EEPROM interface protocol module passes the EEPROM interface protocol and the device that needs to access the EEPROM data.
  • the communication according to the address given by the device, reads corresponding data from the corresponding cache unit and sends the corresponding data to the device.
  • FIG. 1 it is a structure of an embodiment of an apparatus for implementing an EEPROM provided by the present invention.
  • the apparatus is used in place of an EEPROM device, and includes a flash memory (FLASH) 110, a control module 120, a cache module 130, and EEPROM interface protocol module 140, wherein:
  • FLASH 110 used to store configuration data that was previously written into the EEPROM
  • the control module 120 is configured to automatically write the configuration data to be written into the EEPROM into the FLASH 110 by running the online software, and then read the configuration data from the FLASH 110 and write the data to the cache module 130;
  • the control module 120 automatically writes the configuration data into the FLASH 110 by running the online software, which means that the configuration data is written into the EEPROM in a separate manner, and the dedicated download tool is manually used and is in an offline state (ie, the electronic device is not in operation). get on.
  • the control module 120 is, for example, a control unit formed by a Micro-Processing Unit (MPU), a Micro-Control Unit (MCU), a dedicated controller, and a Field Programmable Gate Array (FPGA). And any implementation of a digital signal processor (DSP).
  • the cache module 130 is configured to cache configuration data that is to be written into the EEPROM.
  • the cache module 130 is implemented by, for example, a random access memory (RAM).
  • the EEPROM interface protocol module 140 is configured to communicate with the device to access the configuration data through the EEPROM interface protocol, and read corresponding configuration data from the corresponding cache unit of the cache module 130 according to the address issued by the device that accesses the configuration data, and The configuration data is sent to the device that is to access the configuration data.
  • the EEPROM interface protocol module 140 receives the read address according to a write indication given by the device to access the configuration data, and maps the read address to a corresponding cache read address of the cache module; according to the read indication given by the device and the mapped cache read address , the device will read the data from the corresponding cache unit of the cache module.
  • the address of the cache location in the cache module is mapped to the EEPROM address.
  • the simplest mapping is that the address of the cache unit in the cache module is the same as the EEPROM address.
  • the EEPROM interface protocol module 140 may be any one of an I2C module, an SPI module, and a Microwire module according to an interface protocol commonly used by the EEPROM, or a parallel interface module.
  • the above FLASH 110, the control module 120, the cache module 130, and the EEPROM interface protocol module 140 can all be implemented by using existing circuit devices in the electronic device, thereby overcoming the cumbersome process of writing data in the existing EEPROM, and the upgrade is not convenient and occupied.
  • PCB area issues and deficiencies provide a practical EEPROM replacement that reduces the hardware cost and size of the product and simplifies the process.
  • the data to be written into the EEPROM is written into the flash memory through the control module, instead of the non-volatile and electrically erasable and writable storage functions of the EEPROM, and the data of the original EEPROM is compared.
  • Writing is more convenient.
  • non-volatile and electrically erasable and writeable memories that can replace EEPROM, such as magnetoresistive random access memory (MRAM) or non-volatile ferroelectric memory ( FRAM). If such memories are used in electronic products, it is undoubtedly possible to combine them with other devices to replace EEPROM.
  • EPROM Like EPROM, although it also has the non-volatile and multi-write storage function of EEPROM, since the data in EPROM needs ultraviolet light to be erased, it is obviously not a substitute for EEPROM.
  • FIG. 2 it is a specific circuit of the implementation device of the EEPROM shown in FIG. 1 and its circuit connection, including FLASH, MPU, dual-port RAM formed by FPGA (referred to as FPGA dual-port RAM) and I2C.
  • the slave module where the line connections are as follows:
  • the data bus (Data) and address bus (Addr) of the MPU are respectively connected to the data bus and the address bus of the FLASH; the data bus output end (Data-O) of the MPU, the address bus output end (Addr-0), and the clock output end (Clk)
  • the write enable output terminal (Wr) is respectively connected to the data bus input terminal, the write address input terminal, the clock input terminal and the write enable input terminal of the A port of the FPGA dual port RAM; the data bus of the B port of the FPGA dual port RAM
  • the output terminal, the read address input terminal, the read enable input terminal, and the clock input terminal are respectively connected to the data bus input terminal (Data-I), the read address output terminal (RAddr-O), and the read enable output terminal of the I2C slave module ( Rd ) and MPU clock output (Clk );
  • the data signal line SDA and clock signal line SCL of the I2C slave module are respectively connected to SDA and SCL of the external I2C bus.
  • FLASH used to store the software programs, logic programs, and configuration data previously written to the EEPROM
  • MPU used to write the configuration data previously written into the EEPROM into the FLASH, and then write the configuration data read from the FLASH into the FPGA dual-port RAM;
  • the MPU When the MPU is powered on or reset, if there is no relevant data (including software program, logic program and configuration data) in the FLASH, the relevant data is downloaded to the FLASH, and then the configuration data is read and written into the FPGA pair. Port RAM.
  • FPGA dual-port RAM for temporarily storing configuration data written by the MPU into the FLASH
  • the I2C slave module is configured to read configuration data from the corresponding address unit in the FPGA dual-port RAM according to the read indication and the read data address received from the I2C host module, and send the configuration data to the I2C host module.
  • the I2C slave module communicates with the I2C master module, receives the read data address according to the write instruction of the I2C host module, and generates the read enable control signal and the read address of the FPGA dual port RAM according to the read instruction and the read data address of the I2C host module. , thereby reading data from the FPGA dual port RAM.
  • the I2C slave module is combined with other modules to form the EEPROM of the I2C slave.
  • the data is read from the FLASH and sent to the I2C host according to the indication of the I2C host.
  • the present invention is directed to the EEPROM specific replacement circuit shown in FIG. 2, and the workflow of the EEPROM replacement circuit is correspondingly presented. As shown in FIG. 3, the following steps are included:
  • the system is powered on or reset.
  • step 202 The MPU queries whether there is relevant data in the FLASH, if yes, step 204 is performed, otherwise step 203 is performed;
  • the above related data includes software programs, logic programs, and configuration data that was previously written to EERPOM.
  • the MPU downloads related data to the FLASH
  • the MPU downloads software and logic programs from the FLASH into the memory
  • the MPU downloads the software program to the memory and downloads the logic program to the FPGA for operation.
  • the MPU reads the configuration data in the FLASH and writes
  • the MPU fetches the configuration data from the FLASH, and writes the configuration data to the A port of the FPGA dual-port RAM under the action of the output write enable signal, the write address signal, and the MPU system clock signal.
  • the I2C slave module receives data sent by the I2C host to the SDA bus;
  • the I2C slave module receives the start character sent by the I2C host.
  • step 208 Determine whether the starter reception is correct, if yes, perform the following steps, otherwise return to step 206 to execute;
  • the I2C slave module receives the slave address and the read/write indication sent by the I2C master; if the I2C slave module receives the correct I2C start character, then continuously receives 8-bit data from the SDA bus, of which the first 7 bits The data is used as the I2C slave address, and the last 1-bit data is the I2C read/write indication, which is distinguished by the high and low levels of the last bit.
  • the I2C slave module sends an acknowledgement signal to the I2C host
  • the I2C slave module determines whether it is a read operation or a write operation based on the received read or write indication.
  • the I2C slave module receives the read address sent by the I2C host, and then returns a write response signal to the I2C host.
  • the I2C slave module continuously receives 8-bit data from the SDA bus.
  • the 8-bit data is the read address of the I2C master ready to read the I2C slave data. If the read address is 16 bits, you need to receive data twice in succession.
  • the I2C slave module determines whether a stop or reset signal sent by the I2C host is received, and then returns to step 206 to execute, otherwise returns to step 213 to execute;
  • the I2C slave module sends a read enable valid signal and a read address signal to the B port of the FPGA dual port RAM;
  • the FPGA double Port B of the port RAM transmits a read enable signal and a read address signal.
  • the I2C slave module receives the data of the FPGA dual port RAM, sends it to the I2C host, and then sends a read response signal to the I2C host;
  • the B port of the FPGA dual port RAM After receiving the I2C slave module read address and the read enable valid signal, the B port of the FPGA dual port RAM transmits the data in the FPGA dual port RAM to the I2C slave module, and the I2C slave module receives the data, and according to the I2C The protocol sends the received data to the SDA bus.
  • 217 Determine whether to receive the stop or reset signal sent by the I2C host, if yes, perform the following steps, otherwise return to step 216 to execute; 218: Move the read address and return to step 216 for execution.
  • the read address needs to be automatically moved to the next address unit, for example, by adding the read address.
  • the control module writes the data previously written to the EEPROM into the FLASH, and then reads the written data from the FLASH and writes it into the cache;
  • the EEPROM interface protocol module communicates with the device to access the EEPROM through the EEPROM interface protocol, and reads the corresponding data from the corresponding cache unit according to the read address given by the device and sends the corresponding data to the device.
  • the modules (such as MPU, FLASH, FPGA, etc.) involved in the replacement of the EEPROM function of the present invention are common components in current electronic product design, there is no need to additionally add an EEPROM device; and, together with existing EEPROM devices In contrast, the device provided by the invention can automatically complete the writing of configuration data in the original EEPROM, simplifies the process of mass production of the product, and facilitates product upgrade, and also saves PCB area, thereby reducing the hardware cost of the product and Product volume.

Abstract

本发明披露了一种电可擦除可编程只读存储器（EEPROM）的实现方法和装置，涉及控制模块和EEPROM接口协议模块，其中，控制模块通过运行在线软件将以往要写入EEPROM的数据自动写入可替代EEPROM的存储器中，然后从该可替代EEPROM的存储器中读取该写入的数据写入到缓存中；EEPROM接口协议模块根据要访问EEPROM的设备给出的读地址，从缓存中读取相应的数据发送给该设备。本发明可以由控制模块自动完成原EEPROM需人工操作才能写入配置数据的操作，简化了产品量产的工序，且便于产品的升级，同时还节约了PCB面积，由此降低了产品的硬件成本。

Description

一种电可擦除可编程只读存储器的实现方法和装置
技术领域
本发明涉及一种集成电路（IC, Integrated Circuit ) 的实现方法和装置， 尤其涉及电可擦除可编程只读存储器 （ EEPROM , Electrically-Erasable Programmable Read-Only Memory ) 的实现方法和装置。 背景技术
EEPROM是一种掉电后数据不丟失的存储芯片， 由于其可编程特性以及 其较低的成本， 在电子产品中被广泛地应用。 接口协议是 IC间总线（ I2C, Inter IC Bus )、串行外设接口（ SPI, Serial Peripheral Interface ) 和 Microwire (该总线是一种简单的串行通讯接口协议， 釆用三 线进行数据传输） ， 可以根据应用的具体要求予以选择。 譬如 I2C是由数据 线 SDA和时钟线 SCL构成的串行总线， 可以发送和接收数据， 最高传送速 率 100kbps。 I2C上并接的每一模块电路既可以是主机， 又可以是从机， 这取 决于它所要完成的功能。 具 I2C接口的 EEPROM以其占用 I / O总线少、 体 积小等优点而被广泛应用。
在电子产品中 EEPROM—般用于存储配置数据， 系统上电后， 通过相关 联的接口（串行接口或并行接口）从 EEPROM中读出数据， 实现相应的配置。 但是 EEPROM中数据的写入需要专用的下载工具， 对于大规模量产的产品， 这道工序费时费力， 也不利于产品的升级。 而且现在产品的集成度越来越高， 印刷电路板 ( PCB, Printed Circuit Board )的尺寸也越来越小， EEPROM的体 积虽亦较小， 但也需在 PCB中占用一定的面积。 这些问题都是本领域技术人 员亟待解决的课题。 发明内容 本发明所要解决的技术问题是提供一种电可擦除可编程只读存储器的实 现方法和装置， 能够利用电子产品中现有的器件组合替代 EEPROM的功能。
为了解决上述技术问题， 本发明提供了一种电可擦除可编程只读存储器 ( EEPROM )的实现装置， 包括依次连接的可替代 EEPROM的存储器、 控制 模块、 緩存模块以及 EEPROM接口协议模块， 其中：
可替代 EEPROM的存储器，具有 EEPROM的非易失性及电可擦除特性， 用于替代 EEPROM存储数据；
控制模块设置为：通过运行在线软件将以往要写入 EEPROM中的数据自 动写入可替代 EEPROM的存储器中， 然后从该可替代 EEPROM的存储器中 读取该数据写入到緩存模块中；
緩存模块设置为： 緩存以往要写入到 EEPROM中的数据；
EEPROM接口协议模块设置为： 通过 EEPROM接口协议与要访问 EEPROM的设备通讯， 根据该设备给出的读地址从緩存模块中读取相应的数 据发送给该设备。
上述装置还可具有以下特点： EEPROM接口协议模块是设置为： 根据要 访问 EEPROM的设备给出的写指示接收读地址，并将该读地址映射为緩存模 块的读地址； 根据该设备给出的读指示和映射的緩存模块的读地址， 将从緩 存模块相应的緩存单元中读取的数据发送给该设备。
上述装置还可具有以下特点：可替代 EEPROM的存储器通过闪速存储器 ( FLASH )、 磁阻式随机存储器（MRAM )或非易失性铁电存储器（FRAM ) 中的任意一种存储器实现；
控制模块通过微处理单元（MPU )、微控制单元（MCU )、 专用控制器、 现场可编程门阵列 （FPGA )形成的控制单元以及数字信号处理器（DSP ) 中 的任意一种实现；
緩存模块通过随机存取存储器（RAM ) 实现；
EEPROM接口协议模块， 根据 EEPROM接口协议通过 IC间总线（ I2C ) 模块、 串行外设接口 （SPI )模块以及 Microwire接口模块中的任意一种实现， 或者通过并行接口模块实现； 并且， 可替代 EEPROM的存储器、 控制模块、 緩存模块以及 EEPROM 接口协议模块中的一个或多个通过电子装置中现有器件实现。
上述装置还可具有以下特点： 緩存模块通过双口 RAM 实现， 控制模块 的数据总线输出端、 地址总线输出端、 时钟输出端以及写使能输出端分别连 接所述双口 RAM 的第一接口的数据总线输入端、 写地址输入端、 时钟输入 端和写使能输入端；
EEPROM接口协议模块通过 I2C模块实现， 双口 RAM的第二接口的数 据总线输出端、 读地址输入端、 读使能输入端、 时钟输入端分别连接 I2C模 块的数据总线输入端、 读地址输出端、 读使能输出端和所述控制模块的时钟 输出端； I2C模块的串行数据信号线和时钟信号线分别连接到外部 I2C总线 的串行数据信号线和时钟信号线。
上述装置还可具有以下特点：
双口 RAM和 I2C模块均由 FPGA形成；
控制模块是设置为以如下方式从该可替代 EEPROM 的存储器中读取该 数据写入到所述緩存模块中： 在 FPGA正常工作后，从该可替代 EEPROM的 存储器中取出相应的数据， 在写使能输出端输出的写使能有效信号、 地址总 线输出端输出的写地址信号和时钟输出端输出的时钟信号的作用下， 将从可 替代 EEPROM的存储器读取的数据通过数据总线输出端写入到双口 RAM的 第一接口；
I2C模块是设置为： 根据时钟信号线的时钟信号从串行数据信号线接收 写指示， 根据接收的写指示接收读地址， 并将该读地址映射为双口 RAM的 第二接口读地址； 根据从串行数据信号线接收的读指示和双口 RAM的第二 接口读地址， 将从双口 RAM相应的单元中读取的数据通过串行数据线发送。
为了解决上述技术问题， 本发明提供了一种电可擦除可编程只读存储器 ( EEPROM )的实现方法， 涉及控制模块和 EEPROM接口协议模块， 该方法 包括：
控制模块通过运行在线软件将以往要写入 EEPROM 的数据自动写入可 替代 EEPROM的存储器中， 然后从该可替代 EEPROM的存储器中读取该写 入的数据写入到緩存中； 以及
EEPROM接口协议模块根据要访问 EEPROM的设备给出的读地址， 从 緩存中读取相应的数据发送给该设备。
上述方法还可具有以下特点：
EEPROM接口协议模块根据该设备给出的读地址， 从緩存中读取相应的 数据发送给该设备， 包括：
EPROM接口协议模块通过 EEPROM接口协议与该设备通讯 , 根据该设 备给出的写指示接收读地址， 并将该读地址映射为緩存的读地址； 根据该设 备给出的读指示和映射的緩存的读地址， 将从緩存相应的緩存单元中读取的 数据发送给该设备。
上述装置还可具有以下特点：可替代 EEPROM的存储器通过闪速存储器 ( FLASH )、 磁阻式随机存储器（MRAM )或非易失性铁电存储器（FRAM ) 中的任意一种存储器实现；
控制模块通过微处理单元（MPU )、微控制单元（MCU )、 专用控制器、 现场可编程门阵列 （FPGA )形成的控制单元以及数字信号处理器（DSP ) 中 的任意一种实现；
緩存通过随机存取存储器（RAM ) 实现；
EEPROM接口协议模块， 根据 EEPROM接口协议通过 IC间总线（ I2C ) 模块、 串行外设接口 （SPI )模块以及 Microwire接口模块中的任意一种实现， 或者通过并行接口模块实现；
并且， 可替代 EEPROM的存储器、 控制模块、 緩存模块以及 EEPROM 接口协议模块中的一个或多个通过电子装置中现有器件实现。
上述方法还可具有以下特点：
控制模块的数据总线输出端、 地址总线输出端、 时钟输出端以及写使能 输出端分别连接作为緩存的一双口 RAM 的第一接口的数据总线输入端、 写 地址输入端、 时钟输入端和写使能输入端；
EEPROM接口协议模块通过 I2C模块实现， I2C模块的数据总线输入端、 读地址输出端、读使能输出端和控制模块的时钟输出端分别连接双口 RAM的 第二接口的数据总线输出端、读地址输入端、读使能输入端、时钟输入端， I2C 模块的串行数据信号线和时钟信号线分别连接到外部 I2C总线的串行数据信 号线和时钟信号线。
上述方法还可具有以下特点：
双口 RAM和 I2C模块均由 FPGA形成；
所述控制模块从该可替代 EEPROM 的存储器中读取该写入的数据写入 到緩存中， 包括： 控制模块在 PGA正常工作后， 从该可替代 EEPROM的存 储器中取出相应的数据， 在写使能输出端输出的写使能有效信号、 地址总线 输出端输出的写地址信号和时钟输出端输出的时钟信号的作用下， 将从可替 代 EEPROM的存储器读取的数据通过数据总线输出端写入到双口 RAM的第 一接口；
所述 EEPROM接口协议模块根据所述设备给出的读地址，从所述緩存中 读取相应的数据发送给该设备， 包括： I2C模块根据时钟信号线的时钟信号 从串行数据信号线接收写指示， 根据接收的写指示接收读地址， 并将该读地 址映射为双口 RAM的第二接口读地址； 根据从串行数据信号线接收的读指 示和双口 RAM的第二接口读地址，将从双口 RAM相应的单元中读取的数据 通过串行数据线发送。
本发明用于替代 EEPROM功能的电路模块都是目前电子产品设计中的 常用元件， 因此不需要再额外增加 EEPROM器件； 并且， 与现有的 EEPROM 器件相比， 本发明由于通过控制模块先将相关的数据在线写入闪存这一类的 存储器中，然后再将相关的数据写入緩存， 因此可以由控制模块自动完成原 EEPROM需人工操作才能写入配置数据的操作， 简化了产品量产的工序， 且 便于产品的升级， 同时还节约了 PCB面积， 由此降低了产品的硬件成本。 附图概述
图 1是本发明的 EEPROM实现装置实施例的原理框图; 图 2是图 1所示的 EEPROM实现装置的具体实现电路的连接示意图； 图 3是图 2所示电路的工作流程图。 本发明的较佳实施方式
本发明提供的 EEPROM的实现方法和装置， 其发明构思是， 用电子电路 中现有的微处理器 （MPU ) 、 闪速存储器 （FLASH ) 、 緩存以及 EEPROM 接口协议模块组合成一个 EEPROM的替代电路， 其中， MPU将以往要写入 EEPROM内的数据先写入到 FLASH, 然后从该 FLASH中读取这些数据并写 入一緩存中； EEPROM接口协议模块通过 EEPROM接口协议与要访问 EEPROM数据的设备通讯， 根据该设备给出的地址从相应的緩存单元中读取 相应的数据发送给该设备。
以下结合附图和优选实施例对本发明的技术方案进行详细地阐述。 以下 例举的实施例仅仅用于说明和解释本发明， 而不构成对本发明技术方案的限 制。
如图 1所示， 是本发明提供的 EEPROM的实现装置的一实施例的结构， 该装置用于替代 EEPROM装置， 包括依次连接的闪速存储器（ FLASH ) 110、 控制模块 120、 緩存模块 130以及 EEPROM接口协议模块 140, 其中：
FLASH 110, 用于存储以往要写入到 EEPROM中的配置数据；
控制模块 120, 用于通过运行在线软件将以往要写入到 EEPROM中的配 置数据自动写入 FLASH 110中，然后从 FLASH 110中读取该配置数据写入到 緩存模块 130中；
控制模块 120通过运行在线软件将配置数据自动写入 FLASH 110中， 是 指区别于以往将配置数据写入 EEPROM 中需要通过人工使用专用的下载工 具并在离线状态 （即电子装置非运行状态） 下进行。
控制模块 120譬如通过微处理单元（ MPU, Micro-Processing Unit ) 、 微 控制单元（ MCU, Micro-Control Unit )、专用控制器、现场可编程门阵列（ FPGA, Field Programmable Gate Array )形成的控制单元以及数字信号处理器（DSP, Digital Signal Processor ) 中的任意一种实现。 緩存模块 130, 用于緩存以往要写入到 EEPROM中的配置数据； 緩存模块 130譬如通过随机存取存储器（ RAM, Random Access Memory ) 实现。
EEPROM接口协议模块 140 ,用于通过 EEPROM接口协议与要访问配置 数据的设备通讯， 根据要访问配置数据的设备发出的地址， 从緩存模块 130 相应的緩存单元中读取相应的配置数据， 并将该配置数据发送给该要访问配 置数据的设备。
EEPROM接口协议模块 140根据要访问配置数据的设备给出的写指示接 收读地址， 并将该读地址映射为緩存模块相应的緩存读地址； 根据该设备给 出的读指示和映射的緩存读地址， 将从緩存模块相应的緩存单元中读取的数 据该设备。
緩存模块中的緩存单元的地址被映射为 EEPROM地址。最简单的映射就 是緩存模块中緩存单元的地址与 EEPROM地址相同。
EEPROM接口协议模块 140 ,根据 EEPROM常用的接口协议，可以是 I2C 模块、 SPI模块和 Microwire模块中的任意一种， 或者是并行接口模块。
以上 FLASH 110、 控制模块 120、 緩存模块 130以及 EEPROM接口协议 模块 140 均可以釆用电子装置中现有的电路器件实现， 由此克服了现有的 EEPROM写入数据工序繁瑣、 升级不便利以及占用 PCB面积的问题和缺陷， 提供出能够降低产品硬件成本和体积且简化工序的实用的 EEPROM替代装 置。
在本实施例中， 通过控制模块将以往要写入 EEPROM 的数据写入闪存 中， 以替代 EEPROM的非易失性及电可擦除及写入的存储功能， 且比原有的 EEPROM的数据写入更方便。 实际上， 现有技术中还存在其它类似的能够替 代 EEPROM的非易失性及电可擦除及写入功能的存储器，譬如磁阻式随机存 储器 （MRAM )或非易失性铁电存储器（FRAM ) 。 如果在电子产品中使用 了这样的存储器， 无疑将它们与其它器件组合也是能够取代 EEPROM的。像 EPROM虽然也具有 EEPROM的非易失性及可多次写入的存储功能， 但由于 EPROM中的数据需要紫外线才能被擦除， 因此显然它不能替代 EEPROM。 如图 2所示，是图 1所示 EEPROM的实现装置实施例的一个具体电路及 其线路连接， 包括依次连接的 FLASH、 MPU、 由 FPGA形成的双口 RAM (简 称 FPGA双口 RAM )和 I2C从机模块， 其中的线路连接如下：
MPU的数据总线（Data )和地址总线（ Addr )分别连接 FLASH的数据 总线和地址总线； MPU 的数据总线输出端 （Data-O ) 、 地址总线输出端 ( Addr-0 ) 、 时钟输出端 （Clk ) 、 写使能输出端 （Wr )分别连接 FPGA双 口 RAM 的 A口的数据总线输入端、 写地址输入端、 时钟输入端和写使能输 入端； FPGA双口 RAM的 B口的数据总线输出端、 读地址输入端、 读使能 输入端、 时钟输入端分别连接 I2C从机模块的数据总线输入端（Data-I )、 读 地址输出端（RAddr-O ) 、 读使能输出端（Rd )和 MPU时钟输出端（Clk )； I2C从机模块的数据信号线 SDA和时钟信号线 SCL分别连接到外部 I2C总线 的 SDA和 SCL。
FLASH, 用于存储整个系统所需的软件程序、 逻辑程序以及以往写入到 EEPROM中的配置数据；
MPU, 用于将以往要写入到 EEPROM中的配置数据先写入 FLASH 中， 然后将从 FLASH 中读取的该配置数据写入到 FPGA双口 RAM中；
MPU在上电或复位初始化时， 若查询 FLASH中没有相关数据 (包括软 件程序、 逻辑程序以及配置数据） ， 则将相关数据下载到 FLASH 中， 然后 读取其中的配置数据 , 并写入 FPGA双口 RAM中。
FPGA双口 RAM , 用于临时存储 MPU写入到 FLASH内的配置数据；
I2C从机模块， 用于根据从 I2C主机模块接收的读指示和读数据地址， 从 FPGA双口 RAM中相应的地址单元中读取配置数据 , 并发送给 I2C主机 模块。
I2C从机模块与 I2C主机模块进行通讯， 根据 I2C主机模块的写指示接 收读数据地址， 并根据 I2C主机模块的读指示和读数据地址分别产生 FPGA 双口 RAM的读使能控制信号和读地址，由此从 FPGA双口 RAM中读取数据。
在本实施例里，是用 I2C从机模块与其它模块组合成 I2C从机的 EEPROM 替代电路， 以此根据 I2C主机的指示从 FLASH中读取数据发送给 I2C主机。
本发明针对图 2 所示的 EEPROM 具体的替代电路， 相应地给出该 EEPROM替代电路的工作流程， 如图 3所示， 包括以下步骤：
201 : 系统上电或复位；
202: MPU查询 FLASH中是否有相关数据， 是则执行步骤 204, 否则执 行步骤 203;
上述相关数据包括软件程序、逻辑程序以及以往要写入到 EERPOM中的 配置数据。
203: MPU将相关数据下载到 FLASH中；
亦即如果 MPU查询 FLASH为空， 则下载相关数据到 FALSH。
204： MPU从 FLASH中下载软件和逻辑程序到内存中；
如果 FLASH中存在相关数据， 则 MPU将软件程序下载到内存中运行， 将逻辑程序下载到 FPGA中运行。
205: 待 FPGA正常工作后， MPU读取 FLASH中的配置数据， 并写入
FPGA双口 RAM的 A口；
MPU在 FPGA正常工作后， 从 FLASH中取出配置数据， 在输出的写使 能有效信号、写地址信号和 MPU系统时钟信号的作用下，将配置数据写入到 FPGA双口 RAM的 A口。
206: I2C从机模块接收 I2C主机发送到 SDA总线上的数据；
207: I2C从机模块接收到 I2C主机发送的起始符；
208: 判断起始符接收是否正确， 是则执行下列步骤， 否则返回步骤 206 执行；
209: I2C从机模块接收到 I2C主机发送的从机地址和读写指示； 如果 I2C从机模块接收到正确的 I2C的起始符，接着连续从 SDA总线上 接收 8位数据， 其中前 7位数据作为 I2C从机地址， 最后 1位数据是 I2C读 写指示， 该读写指示通过最后一位的高低电平区分。 210: 判断该从机地址是否正确， 是则执行下列步骤， 否则返回步骤 206 执行；
判断接收到的 I2C从机地址是否为本 I2C从机的地址。
211 : I2C从机模块发送应答信号给 I2C主机；
212: 判断是否为写操作， 是则执行下列步骤， 否则 （即读操作）执行步 骤 215;
I2C从机模块根据接收到的读或写指示判断是读操作或是写操作。
213: I2C从机模块接收 I2C主机发送的读地址， 然后向 I2C主机返回写 应答信号；
I2C从机模块连续从 SDA总线上接收 8位数据。 在本发明应用实例中， 该 8位数据是 I2C主机准备读取 I2C从机数据的读地址。如果读地址是 16位 的， 则需要连续接收 2次数据。
214: I2C从机模块判断是否收到 I2C主机发送的停止符或复位信号， 是 则返回步骤 206执行， 否则返回步骤 213执行；
215: I2C从机模块向 FPGA双口 RAM的 B口发送读使能有效信号和读 地址信号；
根据 I2C协议判断是否需要向 SDA总线发送数据，如果不需要发送数据， 则继续等待； 如果需要发送数据（即已收到读操作指示， 且未接收到停止符 或复位信号） ， 则向 FPGA双口 RAM的 B口发送读使能有效信号和读地址 信号。
216: I2C从机模块接收 FPGA双口 RAM的数据， 并发送给 I2C主机， 然后向 I2C主机发送读应答信号；
FPGA双口 RAM的 B口接收到 I2C从机模块读地址和读使能有效信号 后， 将 FPGA双口 RAM中的数据传输给 I2C从机模块， 由 I2C从机模块接 收该数据， 并根据 I2C协议将收到的数据发送到 SDA总线上去。
217: 判断是否收到 I2C主机发送的停止符或者复位信号， 是则执行下列 步骤， 否则返回步骤 216执行； 218: 将读地址移动， 返回步骤 216执行。
当需要继续向 SDA总线发送数据，则需要将读地址自动移动到下一地址 单元， 譬如将读地址加一。
通过以上应用实例， 可以给出本发明的 EEPROM的实现方法实施例， 包 括以下步骤：
控制模块将以往要写入 EEPROM 的数据先写入 FLASH 中， 然后从该 FLASH中读取该写入的数据， 并写入到緩存中；
EEPROM接口协议模块通过 EEPROM接口协议与要访问 EEPROM的设 备通讯， 根据该设备给出的读地址， 从緩存相应的緩存单元中读取相应的数 据发送给该设备。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序 来指令相关硬件完成， 所述程序可以存储于计算机可读存储介质中， 如只读 存储器、 磁盘或光盘等。 可选地， 上述实施例的全部或部分步骤也可以使用 一个或多个集成电路来实现。 相应地， 上述实施例中的各模块 /单元可以釆用 硬件的形式实现， 也可以釆用软件功能模块的形式实现。 本发明不限制于任 何特定形式的硬件和软件的结合。
以上所述仅为本发明的较佳实施例而已， 并非用于限定本发明的包含范 围。 凡在本发明的精神和原则之内所作的任何修改、 等同替代、 改进等， 均 应包含在本发明的保护范围之内。
工业实用性
由于本发明用于替代 EEPROM功能所涉及到的模块（如 MPU、 FLASH, FPGA等） 都是目前电子产品设计中的常用元件， 因此不需要再额外增加 EEPROM器件； 并且， 与现有的 EEPROM器件相比， 本发明提供的装置可 以自动完成原 EEPROM中配置数据的写入， 简化了产品量产的工序， 且便于 产品的升级， 同时还节约了 PCB面积， 由此降低了产品的硬件成本和产品体 积。

Claims

权 利 要 求 书
1、 一种电可擦除可编程只读存储器（EEPROM )的实现装置， 包括依 次连接的可替代 EEPROM的存储器、 控制模块、 緩存模块以及 EEPROM接 口协议模块， 其中：
所述可替代 EEPROM的存储器， 具有 EEPROM的非易失性及电可擦除 特性， 用于替代 EEPROM存储数据；
所述控制模块设置为：通过运行在线软件将以往要写入 EEPROM中的数 据自动写入所述可替代 EEPROM的存储器中， 然后从该可替代 EEPROM的 存储器中读取该数据写入到所述緩存模块中；
所述緩存模块设置为： 緩存所述以往要写入到 EEPROM中的数据； 所述 EEPROM接口协议模块设置为： 通过 EEPROM接口协议与要访问 所述 EEPROM的设备通讯，根据该设备给出的读地址从所述緩存模块中读取 相应的数据发送给该设备。
2、 按照权利要求 1所述的装置， 其中，
所述 EEPROM接口协议模块是设置为： 根据要访问所述 EEPROM的设 备给出的写指示接收所述读地址， 并将该读地址映射为所述緩存模块的读地 址； 根据该设备给出的读指示和映射的所述緩存模块的读地址， 将从所述緩 存模块相应的緩存单元中读取的数据发送给该设备。
3、 按照权利要求 1或 2所述的装置， 其中，
所述可替代 EEPROM的存储器通过闪速存储器 ( FLASH )、磁阻式随机 存储器 （MRAM )或非易失性铁电存储器（FRAM ) 中的任意一种存储器实 现；
所述控制模块通过微处理单元（MPU ) 、 微控制单元（MCU ) 、 专用控 制器、现场可编程门阵列 ( FPGA )形成的控制单元以及数字信号处理器（ DSP ) 中的任意一种实现；
所述緩存模块通过随机存取存储器（RAM ) 实现；
所述 EEPROM接口协议模块， 根据 EEPROM接口协议通过 IC间总线 ( I2C )模块、 串行外设接口 （SPI )模块以及 Microwire接口模块中的任意一 种实现， 或者通过并行接口模块实现；
并且， 所述可替代 EEPROM的存储器、 所述控制模块、 所述緩存模块以 及所述 EEPROM接口协议模块中的一个或多个通过电子装置中现有器件实 现。
4、 按照权利要求 3所述的装置， 其中，
所述緩存模块通过双口 RAM 实现， 所述控制模块的数据总线输出端、 地址总线输出端、 时钟输出端以及写使能输出端分别连接所述双口 RAM 的 第一接口的数据总线输入端、 写地址输入端、 时钟输入端和写使能输入端； 所述 EEPROM接口协议模块通过 I2C模块实现， 所述双口 RAM的第二 接口的数据总线输出端、 读地址输入端、 读使能输入端、 时钟输入端分别连 接所述 I2C模块的数据总线输入端、 读地址输出端、 读使能输出端和所述控 制模块的时钟输出端； 所述 I2C模块的串行数据信号线和时钟信号线分别连 接到外部 I2C总线的串行数据信号线和时钟信号线。
5、 按照权利要求 4所述的装置， 其中， 所述双口 RAM和所述 I2C模 块均由所述 FPGA形成；
所述控制模块是设置为以如下方式从该可替代 EEPROM 的存储器中读 取该数据写入到所述緩存模块中： 在所述 FPGA正常工作后， 从该可替代 EEPROM的存储器中取出相应的数据， 在所述写使能输出端输出的写使能有 效信号、 所述地址总线输出端输出的写地址信号和所述时钟输出端输出的时 钟信号的作用下 ,将从所述可替代 EEPROM的存储器读取的数据通过所述数 据总线输出端写入到所述双口 RAM的所述第一接口；
所述 I2C模块是设置为： 根据时钟信号线的时钟信号从所述串行数据信 号线接收写指示， 根据接收的写指示接收读地址， 并将该读地址映射为所述 双口 RAM的第二接口读地址； 根据从所述串行数据信号线接收的读指示和 所述双口 RAM的第二接口读地址，将从所述双口 RAM相应的单元中读取的 数据通过所述串行数据线发送。
6、 一种电可擦除可编程只读存储器 ( EEPROM )的实现方法， 涉及控 制模块和 EEPROM接口协议模块， 该方法包括：
所述控制模块通过运行在线软件将以往要写入 EEPROM 的数据自动写 入可替代 EEPROM的存储器中， 然后从该可替代 EEPROM的存储器中读取 该写入的数据写入到緩存中； 以及
EEPROM接口协议模块根据要访问所述 EEPROM的设备给出的读地址 , 从所述緩存中读取相应的数据发送给该设备。
7、 按照权利要求 6所述的方法， 其中， 所述 EEPROM接口协议模块 根据所述设备给出的读地址， 从所述緩存中读取相应的数据发送给该设备， 包括：
所述 EEPROM接口协议模块通过 EEPROM接口协议与所述设备通讯 , 根据所述设备给出的写指示接收所述读地址， 并将该读地址映射为所述緩存 的读地址； 根据该设备给出的读指示和映射的所述緩存的读地址， 将从所述 緩存相应的緩存单元中读取的数据发送给该设备。
8、 按照权利要求 6所述的方法， 其中，
所述可替代 EEPROM的存储器通过闪速存储器 ( FLASH )、磁阻式随机 存储器 （MRAM )或非易失性铁电存储器（FRAM ) 中的任意一种存储器实 现；
所述控制模块通过微处理单元（MPU ) 、 微控制单元（MCU ) 、 专用控 制器、现场可编程门阵列 ( FPGA )形成的控制单元以及数字信号处理器（ DSP ) 中的任意一种实现；
所述緩存通过随机存取存储器（RAM ) 实现；
所述 EEPROM接口协议模块， 根据 EEPROM接口协议通过 IC间总线 ( I2C )模块、 串行外设接口 （SPI )模块以及 Microwire接口模块中的任意一 种实现， 或者通过并行接口模块实现；
并且， 所述可替代 EEPROM的存储器、 所述控制模块、 所述緩存模块以 及所述 EEPROM接口协议模块中的一个或多个通过电子装置中现有器件实 现。
9、 按照权利要求 8所述的方法， 其中， 所述控制模块的数据总线输出端、 地址总线输出端、 时钟输出端以及写 使能输出端分别连接作为所述緩存的一双口 RAM 的第一接口的数据总线输 入端、 写地址输入端、 时钟输入端和写使能输入端；
所述 EEPROM接口协议模块通过 I2C模块实现，所述 I2C模块的数据总 线输入端、 读地址输出端、 读使能输出端和所述控制模块的时钟输出端分别 连接所述双口 RAM的第二接口的数据总线输出端、 读地址输入端、 读使能 输入端、 时钟输入端， 所述 I2C模块的串行数据信号线和时钟信号线分别连 接到外部 I2C总线的串行数据信号线和时钟信号线。
10、 按照权利要求 9所述的方法， 其中， 所述双口 RAM和所述 I2C模 块均由所述 FPGA形成；
所述控制模块从该可替代 EEPROM 的存储器中读取该写入的数据写入 到緩存中， 包括： 所述控制模块在所述 FPGA正常工作后， 从该可替代 EEPROM的存储器中取出相应的数据， 在所述写使能输出端输出的写使能有 效信号、 所述地址总线输出端输出的写地址信号和所述时钟输出端输出的时 钟信号的作用下，将从所述可替代 EEPROM的存储器读取的所述数据通过所 述数据总线输出端写入到所述双口 RAM的所述第一接口；
所述 EEPROM接口协议模块根据所述设备给出的读地址，从所述緩存中 读取相应的数据发送给该设备， 包括： 所述 I2C模块根据时钟信号线的时钟 信号从所述串行数据信号线接收写指示， 根据接收的写指示接收读地址， 并 将该读地址映射为所述双口 RAM的第二接口读地址； 根据从所述串行数据 信号线接收的读指示和所述双口 RAM 的第二接口读地址， 将从所述双口 RAM相应的单元中读取的数据通过所述串行数据线发送。
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