TW200832141A

TW200832141A - Semiconductor integrated circuit, system device including semiconductor integrated circuit, and semiconductor integrated circuit control method

Info

Publication number: TW200832141A
Application number: TW096133128A
Authority: TW
Inventors: Mitsushige Baba
Original assignee: Ricoh Co Ltd
Priority date: 2006-09-07
Filing date: 2007-09-05
Publication date: 2008-08-01
Also published as: CN101356516B; WO2008029903A1; KR20080087783A; CN101356516A; US8495277B2; US20090287873A1; JP5064744B2; JP2008065581A

Description

200832141 九、發明說明【發明所屬之技術領域】本發明一般係有關一種用於諸如攝影放映機或攝影機之裝置之半導體積體電路（該裝置例如包含一互補金氧半導體（CMOS)或電荷耦合裝置（(：€〇)，並可連接於一並聯匯流排或一諸如通用串列匯流排（U SB)之串列匯流排）、一種包含半導體積體電路之系統裝置以及一種控制半導體積體電路之方法。【先前技術】最近幾年來，已容易使用攝影機，舉行視訊會議或打視訊電話，該攝影機包含一可透過U S B連接於個人電腦（爾後稱爲PC)的CMOS感測器。這主要係因具有高像素數且設有普通用來作爲PC之一般用途介面之USB介面之小 CMOS感測器攝影機（所謂網路攝影機）的發展。減小網路攝影機的尺寸對用於筆記型PC及液晶顯示器特別重要。這依序須減小構成網路攝影機之CMOS感測器、USB LSI( 大型積體）及周邊電路之尺寸。圖1 3顯示一習知網路攝影機系統之例示配置。如圖！3 所示，一網路攝影機105包含一光學透鏡101、一 CM0S感測器102、一 USB控制器103以及一調節器104。網路攝影機105透過USB控制器103中之一 USB介面連接於一 PC 106。可使用一電荷耦合裝置（CCD)感測器來替代CMOS 感測器1 02。 -4- 200832141 圖14係顯示圖13所示USB控制器103之一例示內部配置之方塊圖。如圖14所示，USB控制器103包含一 CMOS 感測器介面電路107、一影像資料FIFO(先進先出）1〇8、一 U S B介面電路1 0 9、一 C P U (中央處理單元）1 1 〇以及一程式ROM(僅讀記億體）111。除了程式ROM 111外，USB 控制器103亦可包含一可抹除可程式記憶體（EPROM)。 USB控制器103作爲一 LSI來實施。較佳地，LSI設計成可連接於種種CMOS感測器及CCD感測器。同時，爲將USB控制器103連接於種種CMOS及CCD 感測器，須就此等感測器之每一者配置種種設定（例如位址及資料）。爲所連接之CMOS或CCD感測器（於此例中爲CMOS感測器102)所作之設定組態一般係根據儲存於程式ROM 111之程式，藉CPU 110，透過界接CMOS感測器 102與USB控制器103之CMOS感測器介面電路107來進行。USB控制器103之一缺點在於，由於程式ROM 1 1 1係僅讀記憶體，因此，僅有預先安裝於工廠之程式。這意謂著 USB控制器103僅適用於預定型感測器。解決以上問題之一方式係提供諸如一 EPROM或 RAM(隨機存取記憶體）之可改寫記憶體，俾可在製造後添加或更換程式（例如請參考專利文獻1)。惟，添加一 EPROM會增加USB控制器的製造及測試成本。由於當 USB控制器斷電時，RAM中的程式會流失，因此，使用一 RAM來替代EPROM亦造成其他問題。假定網路攝影機按USB協定來操作，在切斷及導通 -5- 200832141 後，網路攝影機即再度被一 PC認爲係USB裝置。由於在該期間，爲其CMOS感測器（或CCD感測器）所作之設定會流失，因此，此等設定必須重新配置。因此，當使用一 RAM時，須重新安裝構成網路攝影機之韌體之程式。重新安裝程式之一方式係自一主機電腦將其下載（例如請參考專利文獻2)。另一方式係自諸如EPROM之一外部電腦轉送該等程式（例如請參考專利文獻3)。 # 藉由下載重新安裝程式係一種極節省成本的方式。惟，該方法要求於主機電腦上有一專用下載程式，且有些使用者不喜歡安裝此種程式於其主機電腦。另一方面，藉使用諸如EPROM之外部記憶體之後一方法，使用者可選擇是否安裝外部記憶體。 [專利文獻1]日本特許申請案公告第2002-148 33號 [專利文獻2]日本特許申請案公告第2006-190132號 [專利文獻3]日本特許申請案公告第2002-24159號 ® 因此，使用諸如EPROM之外部記憶體係重新安裝程式之一雖簡單卻有效的方式。惟，使用一外部記憶體須提 . 供用以連接外部記憶體於U S B L SI的額外端子或針腳。 • 這於減小網路攝影機之尺寸時造成問題。避免U S B L SI 之端子或針腳數增加之一方式係使用一具有一串列介面之串列電子可抹除可程式僅讀記憶體（串列EEPR〇M)。惟，由於串列EEPR0M之資料轉送速率非常低，且通電後 USB裝置的啓動時間非常短，因此，可自一串列eEPROΜ 讀取之資料量受到限制。 -6 - 200832141 【發明內容】本發明之實施例提供解決或減少相關技藝之限制及缺點所造成至少一問題之半導體積體電路、包含半導體積體電路之系統裝置以及控制半導體積體電路之方法。本發明之一實施例提供一種半導體積體電路，該半導體積體電路界接一外部電路與一用來控制外部電路之主機，並從一可改寫外部記憶體獲得用來界接外部電路與主機的資料。半導體積體電路包含：多數外部端子，一外部信號線群連接於該等外部端子，該外部信號線群包含並聯連接外部電路與外部記憶體的信號線；一外部端子介面電路，配置成透過外部信號線群界接半導體積體電路與外部電路或外部記憶體；以及一控制電路，配置成啓動或停止外部電路及外部記憶體；其中該控制電路配置成啓動待透過外部端子介面電路接達之外部電路或外部記憶體。本發明之另一實施例提供一種系統裝置，該系統裝置包含：一外部電路；一可改寫外部記憶體；以及一半導體積體電路，配置成界接一外部電路與一用來控制外部電路之主機，並從外部記憶體獲得用來界接外部電路與主機的資料。半導體積體電路包含：多數外部端子，一外部信號線群連接於該等外部端子，該外部信號線群包含並聯連接外部電路與外部記憶體的信號線；一外部端子介面電路，配置成透過外部信號線群界接半導體積體電路與外部電路 200832141 或外部記憶體；以及一控制電路，配置成啓動或停止外部電路及外部記憶體；其中該控制電路配置成啓動待透過外部端子介面電路接達之外部電路或外部記憶體。本發明之又另一實施例提供一種控制半導體積體電路之方法，該半導體積體電路界接一外部電路與〜用來控制外部電路之主機’並從一可改寫外部gS憶體獲得用來界接外部電路與主機的資料。該方法包含啓動待接達之外部電路或外部記憶體之步驟，外部電路及外部記憶體藉相同外部信號線群並聯連接於半導體積體電路。【實施方式】以下參考附圖說明本發明之較佳實施例。 [第1實施例] 圖1係顯示根據本發明之第1實施例，包含一半導體積體電路1之一系統裝置10之一例示配置的方塊圖。如圖1所示，系統裝置1 〇包含：一半導體積體電路1 ; 一外部電路2 ;以及一外部記憶體3，係諸如EPROM之可改寫記憶體。半導體積體電路1包含用來連接信號線之多數外部端子（未圖示）。外部電路2與外部記憶體3藉一外部信號線群4並聯連接，該外部信號線群4包括連接於對應外部端子的複信號線。例如，一自半導體積體電路1輸出至外部信號線群4之資料信號進入外部電路2或外部記憶體3。半導體積體電路 -8- 200832141 1亦透過諸如USB之一外部信號線群5連接於諸如個人電腦（爾後稱爲PC)之一主機6。半導體積體電路1控制供至外部電路2及外部記憶體3的電力。當透過外部信號線群4 將資料輸入/輸出自/至外部電路2時，半導體積體電路1僅供應電力至外部電路2。當透過外部信號線群4將資料輸入 /輸出自/至外部記憶體3時，半導體積體電路1僅供應電力至外部記憶體3。

φ 半導體積體電路1亦包含：一 CPU 11; —程式ROM 12; —外部端子介面電路13; —內部電路14，包含一用來將半導體積體電路1連接於主機6之介面；一程式RAM 15 ;以及一電源電路16。程式ROM 12包含預先裝入而由 CPU 11來執行之一或多數程式。程式RAM 15儲存CPU 1 1用來接達外部電路2的程式及資料，並配置成容許程式及資料之添加及修改。外部端子介面電路1 3用來作爲將半導體積體電路1連接於外部電路2及外部記憶體3的介面。 • CPU 1 1、程式ROM I2、外部端子介面電路13、內部電路14與程式RAM 15透過一內部信號線群17相互連接 • 。外部端子介面電路1 3與內部電路1 4亦透過一內部信號線群1 8連接。CPU 1 1控制電源電路丨6，並藉此控制供至外部電路2及外部記憶體3的電力。於圖1所示配置中，外部端子介面電路13㈣應於一外部端子介面電路，程式RAM 1 5對應於一內部揮發性記憶體，程式rom 1 2對應於一內部非揮發性記憶體，且CPU 1 1及程式rom 12對應於一控制電路。 -9- 200832141 當半導體積體電路1將資料輸入/輸出自/至外部電路2 時，CPU 11根據儲存於程式ROM 12的程式，使電源電路 1 6切斷供至外部記憶體3的電力，將電力供至外部電路2。藉此，CPU 11啓動並接著接達外部電路2。當半導體積體電路1將資料輸入/輸出自/至外部記憶體3時，CPU 11根據儲存於程式ROM 12的程式，使電源電路16切斷供至外部電路2的電力，將電力供至外部記憶體3。藉此，CPU 1 1啓動外部記憶體3，並接著接達外部記憶體3及程式RAM 15。於將資料寫入外部記憶體3的過程中，CPU 1 1透過內部信號線群1 7、外部端子介面電路1 3及外部信號線群4，將透過外部信號線群5自主機6輸入至內部電路14之諸如程式之資料寫入外部記憶體3。於將外部記憶體3中的資料轉送至程式RAM 15的過程中，CPU 11自外部記憶體3讀取資料，並透過外部信號線群4、外部端子介面電路1 3及內部信號線群17將資料寫入程式RAM 15。圖2係顯示一方法之時序圖，其中半導體積體電路1將資料輸入及輸出自及至外部記憶體3。於圖2所示作用期間內，CPU 11供應電力至外部電路 2，並切斷供至外部記憶體3的電力。結果，使外部電路2 可輸入/輸出資料，並停止外部記憶體3。於作用期間內，半導體積體電路1透過外部信號線群4將信號輸入及輸出自及至外部電路2。於次一期間ST1內，CPU 11切斷供至外部電路2的電力’並接著供應電力至外部記憶體3。結果， -10- 200832141 停止外部電路2，並使外部記憶體3可輸入/輸出資料。於後續期間ST2內，CPU 11將資料轉送於外部記憶體 3與程式RAM 15之間。於接在期間ST2後面的期間ST3內，CPU 1 1切斷供至外部記憶體3之電力並藉此停止外部記憶體3，且重新將電力供至外部電路2以回到作用期間。如此，半導體積體電路1可不使用供連接外部記憶體3 的專用端子或信號線，將接達外部電路2所需程式及資料自外部記憶體3下載至程式RAM 1 5。圖3係顯示圖1所示外部端子介面電路1 3之一例示內部配置之一部分的電路圖。外部端子介面電路13包含多個1/0(輸入/輸出）單元21 及選擇電路22。各I/O單元21包含一緩衝器25及一 AND( 及）電路26。於圖3中，爲了說明，僅顯示一 I/O單元21。其他I/O單元21實質上具有與圖3所示者相同的配置。內部信號線群17及18連接於選擇電路22。選擇電路22根據來自CPU 1 1的控制信號，透過I/O單元21將內部信號線群 17或18連接於外部信號線群4。緩衝器25之一輸入端子及 AND電路26之一輸出端子連接於選擇電路22 ’緩衝器25 之一輸出端子連接於AND電路26之一輸入端子，且I/O 單元2 1之一連接端子連接於外部信號線群4之對應信號線。CPU 11將控制信號發送.至緩衝器25之一控制信號輸入端子以及AND電路26之其他輸入端子’並藉此啓閉藉緩衝器25及AND電路26實施之閘。當透過外部端子介面電路13將一信號輸出至外部信號 -11 - 200832141 線群4時，CPU 11將一低位準信號輸出至緩衝器25之控制信號輸入端子，以導通緩衝器25，並輸出一低位準信號至 AND電路26之輸入端子中一者，並藉此使信號於AND電路26之輸出端子降至低位準。結果，一透過連接於選擇電路2 2之內部信號線群1 7或1 8輸入之信號透過緩衝器2 5，被輸出至外部信號線群4。例如當將透過外部信號線群5自主機6輸入至內部電路 1 4之諸如程式之資料寫入外部記憶體3時，如上述，CPU 1 1切斷供至外部電路2的電力，並將電力供至外部記憶體3 ’並使選擇電路22將內部信號線群17連接於I/O單元21。接著CPU 11導通緩衝器25，並使AND電路26關閉其閘。當將一透過外部信號線群5自主機6輸入至內部電路1 4之資料信號輸出至外部電路2時，如上述，CPU 1 1將電力供至外部電路2，並切斷供至外部記憶體3的電力，並使選擇電路22將內部信號線群17連接於I/O單元21。接著CPU 1 1 導通緩衝器25，並使AND電路26關閉其閘。當一信號自外部信號線群4輸入至外部端子介面電路 13時，CPU 11輸出一高位準信號至緩衝器25之控制信號輸入端子，以斷開及導通緩衝器25，並輸出一高位準信號至AND電路26之輸入端子中一者，使AND電路26開啓其閘。結果，來自外部信號線群4的信號透過AND電路26輸入至選擇電路22，並接著輸出至內部信號線群1 7或1 8。例如，當自外部記憶體3將資料轉送至程式RAM 1 5時，如上述，CPU 1 1切斷供至外部電路2的電力，且將電力 -12 - 200832141 供至外部記憶體3，並使選擇電路22將內部信號線群17連接於I/O單元21。接著CPU 1 1切斷緩衝器25，並使AND 電路26開啓其閘。當自外部電路2將一信號發送至內部電路14時，如上述，CPU 1 1將電力供至外部電路2，並切斷供至外部記憶體3的電力，，並使選擇電路22將內部信號線群18連接於I/O單元21。接著CPU 1 1切斷緩衝器25，並使AND電路26開啓其閘。 • 圖4係顯示包含圖1所示半導體積體電路1之一網路攝影機之一例示配置的方塊圖。如圖4所示，一網路攝影機30包含：一光學透鏡31、一 CMOS感測器32、一 USB控制器33以及一外部記憶體 34。USB控制器33包含用來連接信號線之外部端子（未圖示）。CMOS感測器32與外部記憶體34藉一外部信號線群 3 5並聯連接，該外部信號線群35包括連接於對應外部端子之複信號線。USB控制器33亦透過一 USB 3 6連接於一 PC Φ 40。可使用一 CCD感測器來替代CMOS感測器32。網路攝影機30對應於圖1之系統裝置10，CMOS感測器32對應於圖1之外部電路2, USB控制器33對應於圖1之半導體積體電路1，外部記憶體34對應於圖1之外部記憶體3，且外部信號線群35對應於外部信號線群4。並且，USB 3 6對應於圖1之外部信號線群5，且PC 40對應於圖1之主機6。圖5係顯示圖4所示USB控制器33之一例示內部配置的方塊圖。如圖5所示，USB控制器33包含：一 CPU 41; —程式 -13· 200832141 ROM 42 ; — CMOS感測器介面電路43 ; —通用輸入/輸出 (GPI0)介面電路44 ; 一內部電路45，包含一影像資料 FIFO及一 USB介面電路；一程式RAM 46 ;以及一電源電路47。CPU 41對應於圖1之CPU 11，程式ROM 42對應於程式ROM 12，CMOS感測器介面電路43及GPI0介面電路44對應於外部端子介面電路1 3，內部電路4 5對應於內部電路14，程式RAM 46對應於程式RAM 15，且電源電路47對應於電源電路16。程式ROM 42包含預先裝入而由CPU 41執行之一或多數程式。程式RAM 46儲存CPU 41用來接達CMOS感測器 32之程式及資料，並配置成容許程式及資料之添加及修改。CMOS感測器介面電路43用來作爲將USB控制器33連接於CMOS感測器32及外部記憶體34之介面。GPI0介面電路44用來作爲一連接網路攝影機30之周邊裝置之介面。 CPU 41、程式 ROM 42、CMOS感測器介面電路43 、GPI0介面電路44、內部電路45與程式RAM 46透過一內部信號線群48連接。 CMOS感測器介面電路43透過一內部信號線群49連接於內部電路45。CMOS感測器介面電路43亦透過外部信號線群35連接於外部記憶體34及CMOS感測器32，且GPI0 介面電路44透過外部信號線群3 5連接於外部記憶體3 4。又 ’內部電路45透過USB 36連接於PC 40。內部電路45包含 —用來將USB控制器33連接於PC 40的介面。內部信號線群48對應於圖1之內部信號線群17且內部信號線群49對應 -14- 200832141 於圖1之內部信號線群18。電源電路47透過USB 3 6降低供自PC 40之電壓，並輸出降低之電壓。CPU 41控制電源電路47，並藉此控制供至CMOS感測器32及外部記憶體34之電力。當USB控制器33將一信號輸入/輸出自/至CMOS感測器32時，CPU 41根據一儲存於程式ROM 42之程式使電源電路4 7切斷供至外部記憶體3 4之電力，並將電力供至 CMOS感測器32。藉此，CPU 41啓動並接著接達CMOS感測器3 2。當USB控制器33將資料輸入/輸出自/至外部記憶體34 時，CPU 41根據一儲存於程式ROM 42之程式使電源電路 47切斷供至CMOS感測器32之電力，並將電力供至外部記憶體34。藉此，CPU 41啓動外部記憶體34並接著接達外部記憶體34及程式RAM 46。於將資料寫入外部記憶體34的過程中，CPU 41透過內部信號線群48、CMOS感測器介面電路43、 GPIO介面電路44及外部信號線群35，將透過USB 36自PC 40輸入至內部電路45之資料寫入外部記憶體34。於將外部記憶體34 中的資料轉送至程式RAM 46的過程中，CPU411自外部記憶體34讀取資料，並透過外部信號線群35、CMOS感測器介面電路43、GPIO介面電路44及內部信號線群48將資料寫入程式RAM 46。圖6係顯示外部信號線群3 5之一詳細例子的圖式。如圖6所示，外部信號線群35包含以下用來將信號自 -15- 200832141 C Μ O S感測器3 2發送至C Μ O S感測器介面電路4 3之信號線 :多數供發送具有（n+ 1)位元寬度之影像資料IMGD[n : 0]之信號線；多數供發送指出影像資料之有效期間之HSYNC 及 VSYNC信號之信號線；以及一供發送一時鐘信號 PCLK之信號線，藉該時鐘信號PCLK使輸入之影像資料 IMGD[n : 0]與HSYNC及 V S YN C信號同步。外部信號線群35亦包含以下用來將信號自CMOS感測器介面電路43發 φ 送至CMOS感測器32之信號線：一供發送一用來於CMOS 感測器32中產生一時鐘信號之原始時鐘信號MCLK之信號線；一供發送一用來重設 CMOS感測器32之重設信號 PWDWN之信號線；以及多數供發送一時鐘信號SCK及用於串列換向以接達CMOS感測器32中一暫存器（未圖示）之串列信號SDA之信號線。外部信號線群35進一步包含用來將網路攝影機30之周邊裝置連接於GPIO介面電路44之 (m+ 1)信號線 GPI0[m : 0]。 # 圖7係顯示當使用一 EEPROM作爲外部記憶體34時外部信號線群3 5之一詳細例子的圖式。如圖7所示，一 EEPR0M 34藉發送一接達授權（晶片賦能）信號CE #、一讀取（輸出賦能）信號〇E #、一寫入（允寫）信號w E #、具有（q + 1 )位兀寬度之位址資料a [ q : 〇]以及具有（r + 1)位元寬度之資料D[r : 0]。資料D之寬度正常爲8位元。因此，當EEPR0M 34的電容爲8 KB時，位址資料A的寬度變成13位元’且用於EEPROM 34之信號線總數變成24。於此情況下’例如η設定於7，m設 -16- 200832141 定於8，外部信號線群3 5之信號線總數變成24。若於 CMOS感測器32與CMOS感測器介面電路43間有異於上述之信號線，此等信號線即亦可用來連接EEPROM 34。 CMOS感測器介面電路43包含一選擇電路55，且 GPIO介面電路44包含一選擇電路56。選擇電路55根據來自CPU 41的控制信號，將內部信號線群48或49連接於外部信號線群35。當CPU 41控制一連接於GPIO介面電路44 之周邊裝置時，CPU 41透過一暫存器（未圖示）連接於 GPIO介面電路44。選擇電路56根據一來自CPU 41的控制信號，將信號線GPI0[m: 0]連接於內部信號線群48或該暫存器。當將信號輸入或輸出自或至CMOS感測器32時，CPU 4 1使選擇電路5 5將內部信號線群49連接至異於信號線 GPIO [m : 0]之外部信號線群35之信號線，並使選擇電路 56將信號線GPIO[m : 0]連接於暫存器。當將諸如程式之資料寫入EEPROM 34或將EEPROM 34中的資料轉送至程式RAM 46時，CPU 41使選擇電路55或56將內部信號線群 48連接於外部信號線群35。於圖1所示例子中，資料藉CPU 11轉送於外部記憶體 3與程式RAM 15之間。替代地，可如圖8所示，使用一直接記憶體存取（DMA)控制器19來加速資料轉送。DMA控制器19管理外部記憶體3與程式RAM 15間的資料轉送並尋址決定何處讀取或寫入資料。CPU 1 1請求DMA控制器19 開始直接記憶體存取（DMA)，並等待來自DMA控制器19 -17- 200832141 的DMA完成報告。雖然半導體積體電路1之尺寸變得較圖 1所示者大，該配置卻可加速資料轉送。外部電路2及外部記憶體3以實質上與參考圖1所說明者相同之方式夾入。於圖8所示配置中，CPU 1 1、程式ROM 12及DMA控制器19 構成一控制電路。於以上實施例中，電源電路1 6設在半導體積體電路1 內。替代地，電源電路1 6可設在半導體積體電路1外。如以上所述，第1實施例之半導體積體電路1可使用相同外部信號線群4來連接於外部電路2或外部記憶體3。當將資料輸入/輸出自/至外部電路2時，半導體積體電路1之 CPU 1 1切斷供至外部記憶體3的電力，供應電力至並藉此啓動外部電路2，並接著接達外部電路2。當將資料輸入/ 輸出自/至外部記憶體3時，半導體積體電路1之CPU 1 1切斷供至外部電路2的電力，供應電力至並藉此啓動外部記憶體3，並接著接達外部記憶體3及程式RAM 1 5。如此，本發明之第1實施例可使半導體積體電路能將一程式自一外部記憶體下載至一內部RAM，而不會增加針腳數以及半導體積體電路的尺寸。 [第2實施例] 上述第1實施例之半導體積體電路1配置成可藉由控制對外部電路2及外部記憶體3的電力供應，使用相同外部信號線群4，將資料輸入/輸出自/至外部電路2或外部記憶體 3。於本發明之第2實施例中，——半導體積體電路la配置 -18- 200832141 成可藉由使用控制外部電路2a及外部記憶體3 a之資料輸入輸出功能之控制信號，使用相同外部信號線群4，將資料輸入/輸出自/至一外部電路2a或一外部記憶體3a。圖9係顯示根據本發明之第2實施例，包含半導體積體電路1 a之一系統裝置1 〇a之一例示配置的方塊圖。對應於圖1所示者之圖9中之組件以相同元件符號標示，並省略此等組件之說明。在此，討論圖1與圖9之不同。 φ 於圖9所示例示配置中，圖1中之系統裝置1 〇重新命名爲一系統裝置l〇a，半導體積體電路1重新命名爲半導體積體電路1 a，CPU 1 1重新命名爲CPU 1 la，外部電路2以外部電路2a替代，且外部記憶體3以外部記憶體3a替代。亦於圖9中去除圖1之電源電路16，且CPU 1 la配置成控制外部電路2a及外部記憶體3a之輸入輸出功能。如圖9所示，系統裝置l〇a包含：半導體積體電路ia ;外部電路2a ;以及外部記憶體3a，係諸如一 EPROM之 Φ 可改寫記憶體。半導體積體電路1 a包含用來控制信號線之外部端子（ , 未圖示）。外部電路2a與外部記憶體3 a藉包括連接於對應外部端子之複信號線之外部信號線群4並聯連接。例如，一自半導體積體電路la輸出至外部信號線群4之資料信號進入外部電路2a或外部記憶體3a。半導體積體電路la亦透過外部信號線群5連接於主機6。半導體積體電路1 a控制外部電路2a及外部記憶體3a之輸入輸出功能。當透過外部信號線群4將資料輸入/輸出自/至外部電路2a時， -19- 200832141 CPU 1 la啓動外部電路2a之輸入輸出功能，並停止外部記憶體3a之輸入輸出功能。當透過外部信號線群4將資料輸入/輸出自/至外部記憶體3a時，CPU 1 la啓動外部記憶體 3a之輸入輸出功能，並停止外部電路2a之輸入輸出功能〇半導體積體電路la亦包含：CPU 1 la ;程式ROM 12 :外部端子介面電路1 3 ;內部電路1 4，包含一用來將半導體積體電路la連接於主機6之介面；以及程式RAM 15。程式ROM 12包含預先裝入而由CPU 11a執行之一或多數程式。程式RAM 15儲存CPU 1 la用來接達外部電路2a的程式及資料，並配置成容許程式及資料之添加及修改。外部端子介面電路13包含一將半導體積體電路la連接於外部電路2a及外部記憶體3a的介面。 CPU 11a、程式ROM 12、外部端子介面電路13、內部電路14與程式RAM 15透過內部信號線群17相互連接。外部端子介面電路1 3與內部電路1 4亦透過內部信號線群1 8 相互連接。於圖9所示配置中，CPU 1 la及程式ROM 12構成一控制電路。當半導體積體電路la將資料輸入/輸出自/至外部電路 2a時，CPU 11a根據儲存於程式ROM 12中的程式，停止外部記憶體3a之輸入輸出功能，並啓動外部電路2a之輸入輸出功能。CPU 1 la接著接達外部電路2a。當半導體積體電路將資料輸入/輸出自/至外部記憶體3a時，CPU 1 la根據儲存於程式ROM 12中的程式，停 -20- 200832141 止外部電路2 a之輸入輸出功能，並啓動外部記憶體3 a之輸入輸出功能。CPU 11a接著接達外部記憶體3a。於將資料寫入外部記憶體3a的過程中，CPU 1 la透過內部信號線群1 7、外部端子介面電路1 3及外部信號線群4 ’將透過外部信號線群5自主機6輸入至內部電路14之諸如程式之資料寫入外部記憶體3 a。於將資料自外部記憶體3 a 轉送至程式RAM 15的過程中，CPU 11a自外部記憶體3a 讀取資料，並透過外部信號線群4、外部端子介面電路1 3 及內部信號線群17將資料寫入程式RAM 15。圖1〇係顯示圖9所示外部電路2a之一例示內部配置之一部分的電路圖。外部電路2a包含一 I/O介面電路61。I/O介面電路61 包含多個I/O單元62以及一用來控制多I/O單元62之I/O 控制電路63。I/O單元62及I/O控制電路63連接於外部信號線群4。I/O單元62之每一者包含一緩衝器65以及一 AND電路66。於圖10中，爲了說明，僅顯示一1/〇單元62 。其他I/O單元62實質上具有與圖10所示者相同的配置。一控制信號透過外部端子介面電路1 3及外部信號線群4，自CPU 1 la輸入至I/O控制電路63。同樣地，——控制信號自CPU lla，透過外部端子介面電路13及外部信號線群4 ，輸入至外部記憶體3a。緩衝器65之輸入端子及AND電路66之輸出端子連接於外部電路2a之對應電路（未圖示）。緩衝器65之輸出端子連接於AND電路66之一輸入端子’ 且I/O單元62之連接端子連接於外部信號線群4之對應信 -21 - 200832141 號線。I/O控制電路63將控制信號輸出至緩衝器65之控制信號輸入端子以及AND電路66之其他輸入端子，並藉此啓閉藉緩衝器65及AND電路66實施之閘。當自外部電路2a輸出一信號至外部信號線群4時，I/O 控制電路63將一低位準信號輸出至緩衝器65之控制信號輸入端子，以導通緩衝器65，並輸出一低位準信號至AND 電路66之輸入端子中一者，並藉此使信號於AND電路66 之輸出端子降至低位準。結果，一信號透過緩衝器65輸出至外部信號線群4。例如當將自主機6透過外部信號線群5輸入至內部電路 1 4之諸如程式之資料寫入外部記憶體3 a時，或當將資料自外部記憶體3a轉送至程式RAM 15時，如上述，CPU 1 1 a停止外部電路2a之輸入輸出功能，並啓動外部記憶體 3 a之輸入輸出功能。當自外部電路2a輸入一信號時，CPU 1 la停止外部記憶體3 a之輸入輸出功能，導通緩衝器6 5，並使AND電路 66關閉其閘。當輸出一信號至外部電路2a時，CPU 1 la停止外部記憶體3a之輸入輸出功能，輸出一高位準信號至緩衝器65之控制信號輸入端子，以斷開及導通緩衝器65，並輸出一高位準信號至AND電路66之輸入端子中一者，使AND電路66開啓其閘。結果，透過外部信號線群4發送的信號透過AND電路66輸入至外部電路2a之一內部電路。於以上說明中，當將資料輸入/輸出自/至外部記憶體3 a 時’外部電路2a之輸入輸出功能被停止。替代地，半導 -22- 200832141 體積體電路1 a可配置成當與外部記憶體3 a互換資料時，停止外部電路2a的所有功能。圖11係顯示包含圖9所示半導體積體電路la之一網路攝影機之一例示配置的方塊圖。對應於圖4所示者之圖i i 中之組件以相同元件符號標示。如圖1 1所示，一網路攝影機3 0 a包含：一光學透鏡3 1、一 CMOS感測器3 2 a、— USB控制器33a、一外部記憶體34a以及一電源電路71。電源電路71將電力供至CMOS感測器32a、USB控制器33a 及外部記憶體34a。 CMOS感測器32a、USB控制器3 3 a與外部記憶體3 4a 透過一外部信號線群35相互連接。USB控制器33a亦透過一 USB 3 6連接於一 PC 40。可使用一 CCD感測器來替代 C Μ 0 S感測器3 2 a。網路攝影機3 0 a對應於圖9之系統裝置 10a，CMOS感測器32a對應於外部電路2a，USB控制器 3 3a對應於半導體積體電路la，外部記憶體34a對應於外部記憶體3 a，且外部信號線群3 5對應於外部信號線群4。並且，USB 3 6對應於圖9之外部信號線群5，且PC 40對應於圖9之主機6。

除了去除電源電路47外，圖11之USB控制器33a之內部配置實質上與圖5所示者相同。外部信號線群3 5之組件亦實質上與圖6及7所示者相同。因此，在此省略顯示USB 控制器3 3 a之內部配置及外部信號線群3 5之組件的圖式。於該例子中，假設使用一 EEPROM來作爲外部記憶體34a( 爾後亦可稱爲一 E EPROM 3 4a)。USB控制器33a之CPU -23 - 200832141 1 1 a使用一重設信號PWDWN來控制CMOS感測器32a ’ 並使用一晶片賦能信號CE #來控制EEPROM 34a。當接達EEPROM 34a時，CPU 11a使用晶片賦能信號CE#來啓動 EEPROM 34a，並使用重設信號 PWDWN來停止 C Μ 0 S感測器3 2 a。另一方面，當接達C Μ 0 S感測器3 2 a時，CPU 1 la使用晶片賦能信號CE#來停止EEPROM 34a，並使用重設信號PWDWN來啓動CMOS感測器32a。於圖9所示例子中，資料藉CPU 1 la轉送於外部記憶體3a與程式RAM 15之間。替代地，如圖12所示，可使用一 DMA控制器19a來加速資料轉送。DMA控制器19a管理外部記憶體3a與程式RAM 15之間的資料轉送方向，並尋址決定於何處讀取或寫入資料。CPU 1 la請求DMA控制器19a啓動直接記憶體存取（DMA)，並等待一來自DMA 控制器1 9a的DMA完成報告。雖然半導體積體電路la變成較圖9所示者大，惟該配置可加速資料轉送。以實質上與參考圖9所述者相同的方式切換外部電路2a與外部記憶體3a 〇如以上所述，第2實施例之半導體積體電路1 a可使用相同外部信號線群4連接於外部電路2a或外部記憶體3a。於接達外部電路2a之過程中，CPU 11a停止外部記憶體3a 的輸入輸出功能，啓動外部電路2a的輸入輸出功能，並接著接達外部電路2a。於接達外部記憶體3a之過程中， CPU 1 1 a停止外部電路2a的輸入輸出功能，啓動外部記憶體3 a的輸入輸出功能，並接著接達外部記憶體3 a及程式 -24- 200832141 RAM 15。因此，不包含一電源電路之第2實施例之半導體積體電路la具有實質上與第1實施例之半導體積體電路1 相同的有利效果。本發明之實施例提供半導體積體電路、包含半導體積體電路之系統裝置以及控制半導體積體電路之方法。 ^ 本發明之實施例可使半導體積體電路能將一程式自一外部記憶體下載至一內部RAM，而不會增加針腳數以及 • 半導體積體電路的尺寸。本發明之一實施例提供一種半導體積體電路，其本身可藉由啓動待接達之外部電路或外部記憶體，透過相同外部信號線群，連接於一外部電路或一外部記憶體。該配置消除增加連接一外部記憶體之端子或針腳的需要。換言之 ’該配置可適用一半導體積體電路來收容一外部記憶體而不會增加半導體積體電路的針腳數目及尺寸，藉此，可減少包含半導體積體電路之攝影機之尺寸及成本。 Φ 例如，可將根據本發明之一實施例之半導體積體電路裝入一攝影機系統，於該攝影機系統中使用諸如CMOS感測器或CCD感測器之一影像感測器作爲外部電路，將一視覺影像轉換成電氣信號。此一配置可容易於一攝影機系統中改寫程式。本發明不限於具體揭不之實施例，在不悍離本發明之範圍內可作多種變更及修改。本發明根據2006年9月7日所提出申請之日本優先權申請案第2006-242747 1號，在此倂提其全部內容俾供參考。 -25- 200832141 【圖式簡單說明】圖1係顯示根據本發明之第1實施例之包含一半導體積體電路1之一系統裝置之一例示配置的方塊圖；圖2係顯示一方法之時序圖，藉該方法，圖1所示之半導體積體電路1將資料輸入/輸出自/至至外部記憶體3 ; 圖3係顯示圖1所示一外部端子介面電路1 3之一例示內部配置之一部分的電路圖； φ 圖4係顯示包含圖1所示半導體積體電路1之一網路攝影機之一例示配置的方塊圖；圖5係顯示圖4所示一 USB控制器33之一例示內部配置的方塊圖；圖6係顯示圖5所示一外部信號線群35之詳細例子的圖式；圖7係顯示當使用一 E EPROM作爲一外部記憶體34 時，外部fg號線群3 5之一詳細例子的圖式； # 圖8係顯示根據本發明之第1實施例之包含半導體積體電路1之一系統裝置之另一例示配置的方塊圖；圖9係顯示根據本發明之第2實施例之包含一半導體積體電路la之一系統裝置之一例示配置的方塊圖；圖1 〇係顯示圖9所示之一外部電路2a之一例示內部配置之一部分的電路圖；圖11係顯示包含圖9所示之半導體積體電路la之一網路攝影機之一例示配置的方塊圖；圖12係顯示根據本發明之第2實施例之包含半導體積 -26- 200832141 的方塊圖；之一例示配置的圖 ϋ器103之一例示內體電路1 a之一系統裝置之另一例示配置圖1 3係顯示一習知網路攝影機系統式；以及 S 14係顯不圖13所示之一 USB控奇部配置的方塊圖。【主要元件符號說明】 1，1 a :半導體積體電路 2,2a :外部電路 3,3a :外部記憶體 4 :外部信號線群 5 :外部信號線群 6 :主機 1 〇 ·系統裝置

11,11a ： CPU

12 :程式ROM 1 3 :外部端子選擇電路 1 4 :內部電路

15 :程式RAM 1 6 :電源電路 17，18 :內部信號線群 19，19a : DMA 控制器 21 : I/O單元 22 :選擇電路 -27 - 200832141 25 :緩衝器 26 : AND電路

3 〇 :網路攝影機 3 1 :光學透鏡 3 2,3 2a ： CMOS 感測器 3 3,3 3 a ： U S B 控制器 34,34a ： EEPROM 介面電路 3 5 :外部信號線群 36 ： USB 40 ： PC

41 ： CPU 4 2 :程式R Ο M 43 : CMOS感測器介面電路 44 : GPIO介面電路 4 5 :內部電路

46 :程式RAM 4 7 :電源電路 48,49 :內部信號線群 5 5,5 6 :選擇電路 61 : I/O介面電路 62 : I/O控制電路 63 : I/O單元 65 :緩衝器 66 : AND電路 -28- 200832141 7 1 :電源電路 1 0 1 :光學透鏡 102 : CMOS感測器 1 0 3 : U S B控制器 104 :調節器 105 :網路攝影機

106 ： PC

107: CMOS感測器介面電路 108 :影像資料FIFO 109: USB介面電路 110： CPU 1 1 1 :程式 ROM

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Claims

200832141 十、申請專利範圍 1· 一種半導體積體電路，界接一外部電路與一用來控制該外部電路之主機，並從一可改寫外部記憶體獲得用來界接該外部電路與該主機的資料，包括：多數外部端子，一外部信號線群連接於該等外部端子，該外部信號線群包含並聯連接該外部電路與該外部記憶體的多數信號線； φ 一外部端子介面電路，配置成界接該半導體積體電路與透過該外部信號線群連接之該外部電路或該外部記憶體 :以及一控制電路，配置成啓動或停止該外部電路及該外部記憶體；其中該控制電路配置成啓動待透過該外部端子介胃胃路接達之該外部電路或該外部記憶體。 2·如申請專利範圍第1項之半導體積體電路，其中該 Φ 控制電路配置成藉由控制供至該外部電路及該外部記憶體的電力，啓動或停止該外部電路及該外部記憶體。 • 3·如申請專利範圍第1項之半導體積體電路，其中該控制電路配置成使用一控制信號啓動或停止該外部電路及該外部記憶體。 4·如申請專利範圍第1項之半導體積體電路，進一步包括：一內部揮發性記憶體；其中該控制電路配置成從該外部記憶體讀取資料，將 -30 - 200832141 所讀取資料儲存於該內部揮發性記憶體中，並使用所儲存資料接達該外部電路。 5·如申請專利範圍第4項之半導體積體電路，其中該控制電路包含：一內部非揮發性記憶體，含有一預先裝入之程式；以及一 CPU，根據該預先裝入之程式操作該c P U配置成從該外部記憶體讀取一用來接達該外部電路的程式，並將該程式儲存於該內部揮發性記憶體中〇 6·如申請專利範圍第4項之半導體積體電路，其中該控制電路包含：一內部非揮發性記憶體，含有一預先裝入之程式；一 CPU，根據該預先裝入之程式操作；以及一 DMA控制器，受該CPU控制；以及該CPU配置成使DMA控制器自該外部記憶體讀取一用來接達該外部電路的程式，並使DMA控制器將所讀取程式儲存於該內部揮發性記憶體中。 7 . —種系統裝置，包括：一外部電路；一可改寫外部記憶體；以及一半導體積體電路，配置成界接該外部電路與一用來控制外部電路之主機，並從該外部記憶體獲得用來界接該外部電路與該主機的資料；該半導體積體電路包含：多數外部端子，一外部信號線群連接於該等外部 -31 - 200832141 端子，該外部信號線群包含並聯連接該外部電路與該外部記憶體的信號線；一外部端子介面電路，配置成透過該外部信號線群界接該半導體積體電路與該外部電路或該外部記憶體； ' 以及一控制電路，配置成啓動或停止該外部電路及該外部記憶體； • 其中該控制電路配置成啓動待透過該外部端子介面電路接達之該外部電路或該外部記憶體。 8 ·如申請專利範圍第7項之系統裝置，其中該控制電路配置成藉由控制供至該外部電路及該外部記憶體的電力 ’啓動或停止該外部電路及該外部記憶體。 9 ·如申請專利範圍第7項之系統裝置，其中該控制電路配置成使用一控制信號啓動或停止該外部電路及該外部記憶體。 # 10.如申請專利範圍第7項之系統裝置，其中該半導體積體電路進一步包含一內部揮發性記憶體；以及該控制電路配置成從該外部記憶體讀取資料，將所讀取資料儲存於該內部揮發性記憶體中，並使用所儲存資料接達該外部電路。 11 ·如申請專利範圍第1 0項之系統裝置，其中該控制電路包含：一內部非揮發性記憶體，含有一預先裝入之程式；以及一 CPU，根據該預先裝入之程式操作 -32- 200832141 該CPU配置成從該外部記憶體讀取一用來接達該外邰電路的程式，並將該程式儲存於該內部揮發性記憶體中〇 12·如申請專利範圍第10項之系統裝置，其中該控制電路包含·一內部非揮發性記憶體，含有一預先裝入之程式；一 CPU’根據該預先裝入之程式操作；以及一 DMA控制器，受該CPU控制；以及該CPU配置成使DMA控制器自該外部記憶體讀取一用來接達該外部電路的程式，並使DMA控制器將所讀取程式儲存於該內部非揮發性記憶體中。 1 3 .如申請專利範圍第7項之系統裝置，其中該外部記憶體係EPROM。 1 4 ·如申請專利範圍第7項之系統裝置，其中該外部電路配置成將一視覺影像轉換成一電氣信號。 1 5 ·如申g靑專利範圍第1 4項之系統裝置，其中該外部電路包括一 CMOS感測器。 1 6.如申請專利範圍第14項之系統裝置，其中該外部電路包括一 CCD感測器。 17.—種控制半導體積體電路之方法，該半導體積體電路界接一外部電路與一用來控制外部電路之主機，並從可改寫外邰記憶體獲得用來界接該外部電路與該主機的資料，包括以下步驟：啓動待接達之該外部電路或該外部記憶體，該外部電 -33- 200832141 路與該外邰記憶體藉相同外部信號線群並聯連接於該半導體積體電路。 1 8 ·如申請專利範圍第i 7項之方法，其中藉由控制供至該外部電路及該外部記憶體的電力啓動或停止該外部電路及該外部記憶體。 1 9.如申請專利範圍第〗7項之方法，其中使.用一控制信號啓動或停止該外部電路及該外部記憶體。 • 20·如申請專利範圍第I7項之方法，進一步包括以下步驟：自該外部記憶體讀取用來接達該外部電路之資料；將所讀取資料儲存於該半導體積體電路之一內部揮辦性記憶體；以及使用所儲存資料接達該外部電路。 -34-