JP2007528617A - シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法 - Google Patents
シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法 Download PDFInfo
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- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 title claims abstract description 123
- 229910052732 germanium Inorganic materials 0.000 title claims abstract description 121
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims abstract description 74
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims abstract description 42
- 230000003647 oxidation Effects 0.000 claims abstract description 21
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 49
- 235000012239 silicon dioxide Nutrition 0.000 claims description 24
- 239000000377 silicon dioxide Substances 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 230000007547 defect Effects 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 claims 1
- 239000002019 doping agent Substances 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000000969 carrier Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229940119177 germanium dioxide Drugs 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
ヘテロ接合バイポーラ・トランジスタ内にゲルマニウム濃縮領域を形成する方法およびゲルマニウム濃縮領域を有するヘテロ接合バイポーラ・トランジスタ。シリコン・ゲルマニウム部分を有するベースが、コレクタの上に形成される。ベースの熱酸化が、熱酸化を受けたシリコン・ゲルマニウム部分の表面上にゲルマニウム濃縮領域を形成させる。エミッタが、ゲルマニウム濃縮部分領域の上に位置して形成される。ゲルマニウム濃縮領域が、改善された高周波／高速動作を含めて、有利な動作特性をヘテロ接合バイポーラ・トランジスタに与える。
Description
本発明は、シリコン・ゲルマニウム・バイポーラ接合トランジスタに関し、さらに詳しくは、ゲルマニウム濃縮領域を有するシリコン・ゲルマニウム・トランジスタの製造方法およびゲルマニウム濃縮領域を有するバイポーラ接合トランジスタに関する。
バイポーラ接合トランジスタは、一般に高速増幅器または高速スイッチを必要とする集積回路に使用される。バイポーラ接合トランジスタ（ＢＪＴ）は、ＮＰＮまたはＰＮＰドープ構成を有する３つの隣接するドープされた半導体領域を備える。中央領域がベースを形成し、ベースによって分離された両端の領域がエミッタとコレクタを形成する。中央のベース領域は、ベース内のキャリアに対する少数キャリア拡散長に関連して物理的に狭い。一般に、エミッタは、ベースおよびコレクタより高いドーパント濃度を有し、ベースは、コレクタより高いドーパント濃度を有する。ＢＪＴ端子の１つに印加された小信号が、他の２つの端子を介する電流の大きな変化を変調する。ＢＪＴは、ベースとエミッタ間に供給された入力信号を増幅してエミッタ／コレクタ両端に出力信号が現れるように動作する。ＢＪＴは、やはりベース／エミッタ接合両端に印加される入力信号で、エミッタ／コレクタ回路を開または閉（つまり短絡）状態に切り換えるスイッチとしても動作できる。
エミッタ電流は、主にエミッタからベース中への注入キャリアを含み、それはエミッタ中のドナー濃度をベース中のアクセプタ濃度より十分多くすることで達成される。したがって、共通のＮＰＮ ＢＪＴに対し、電子がベース中に注入され、ベースからエミッタへの正孔注入は無視できる。ベースは、少数キャリアの拡散長（ベース中の電子の拡散長）に比べて非常に狭いので、ベースに注入されたキャリアは、ベース中で再結合しないで、ベースを横切り逆バイアスされたベース・コレクタ接合中に拡散する。したがって、逆バイアスされたベース・コレクタ接合を横切る電流は、ベース・コレクタ空乏領域に到達したエミッタから注入されたキャリアによって決定される。コレクタ中のドーパント濃度は、ベースのドーパント濃度より少ないので、空乏領域は、主にコレクタの中に広がる。
バイポーラ接合トランジスタの３つのドープされた領域を形成する既知の半導体製造プロセスがいくつかあり、またいくつかの異なるＢＪＴ構成が、これらのプロセスに従って形成可能である。最も単純な構成は、シリコン基板中への連続的ドーパントのイオン注入によって形成されたＮＰＮまたはＰＮＰ領域を積層した層構成を備える。
重要な性能の向上が、シリコン・ゲルマニウムのベースを有するヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）によって達成されている。シリコン・ゲルマニウム・ベースは、シリコンのベースより狭い禁制帯幅と低い抵抗率を示すことが知られている。したがってＨＢＴは、従来のＢＪＴにまさる改善された高速、且つ高周波動作を提供する。シリコン・ゲルマニウム・ベース内のゲルマニウム濃度増加が、エミッタとベース間の大きな価電子帯オフセットをもたらし、増大したバルクの電子および正孔移動度につながり、さらに高速／高周波動作を改善する。約２０％のゲルマニウム濃度で、価電子帯オフセットは約０．１７ｅＶである。
シリコン層の上に位置するシリコン・ゲルマニウム（例えば、シリコン・コレクタの上に位置するシリコン・ゲルマニウム・ベース）のエピタキシャル成長層を形成する従来技術の方法は、シリコン・ゲルマニウム層中の約１０％から２５％のゲルマニウム濃度（つまり、約９０％から７５％のシリコン）を達成するのに、注意深くエピタキシャル成長の間の温度、圧力および反応性気体の流速を制御する。ゲルマニウム濃度が増加すると、シリコン・ゲルマニウム層内の圧縮歪みが増大する。歪みを緩和するために結晶転位が生じる。ゲルマニウム濃度が増加すると、転位の数も増加し、ついには、転位がシリコン・ゲルマニウム層のエピタキシャル特性を破壊するレベルに達し、シリコン・ゲルマニウム層の有利な性能を無効にしてしまう。したがって、転位の数を制限するためにゲルマニウム濃度が、制限されなければならない。
シリコン・コレクタとシリコン・ゲルマニウム・ベースの間に緩衝層（そこでは、ゲルマニウム濃度が段階的に変化し、コレクタから離れる方向に増加するゲルマニウム濃度を有する）を用いることで、いくらか歪み緩和が減少し、それによってこれらの濃度レベル達成に役立てることができる。
トランジスタ内の結晶欠陥が、性能を制限することがあることは知られている。特に、前述された転位などのベース領域の欠陥が、トランジスタのカット・オフ周波数、電流増幅率、最大発振周波数を減少させることがあることは知られている。
一実施形態によれば、本発明は、コレクタ上にシリコン・ゲルマニウム・ベースをエピタキシャル成長すること、ベースの上部領域内にゲルマニウム濃縮領域を形成するためにベースの上面に優先的に二酸化ケイ素を成長させるようにベースを熱酸化すること、二酸化ケイ素を除去すること、およびベースの上に位置するエミッタを堆積することをさらに含む、半導体デバイスを製造する方法を含む。
本発明のもう１つの実施形態は、コレクタと、シリコン・ゲルマニウム層を有するコレクタ上に配置されているベースと、ベースの上面に隣接する、シリコン・ゲルマニウム層内のゲルマニウム濃縮領域と、ゲルマニウム濃縮領域の上に位置するエミッタとを含むヘテロ接合バイポーラ・トランジスタを含む。
同様の参照符号が異なる図全てを通して同様の部分を参照する添付の図面に説明されているように、本発明の前述のおよび他の特徴が、本発明の以下のより詳細な説明から明らかになるであろう。図面は必ずしも原寸に比例せず、むしろ主眼が本発明の原理を説明することにおかれている。
ヘテロ接合バイポーラ・トランジスタおよびヘテロ接合バイポーラ・トランジスタ構成の形成方法を詳細に説明するのに先立って、本発明が、本来、構成要素および処理工程の新規の、且つ自明でない組合せにあることが認められるべきである。したがって、本明細書の説明の利益を受ける当業者にはすぐに明らかであろう細部で本開示を曖昧にしないために、本発明に対し適切なこれらの特定の細部のみを示しながら、本発明の構成要素および工程が、図面中の従来の構成要素および工程によって述べられている
本発明は、シリコン・ゲルマニウム・バイポーラ・トランジスタのベース内に従来技術の方法によって到達可能であるより高いゲルマニウム濃度を達成する方法を教示する。一実施形態によれば、シリコン・ゲルマニウム・ベース（または、ベースのシリコン・ゲルマニウム部分）の熱酸化が、二酸化ケイ素／シリコン・ゲルマニウム界面に隣接して上部二酸化ケイ素層およびほぼ無欠陥（つまり、ほぼ無転位）ゲルマニウム濃縮シリコン・ゲルマニウム領域を形成する。ゲルマニウム濃縮領域は、濃縮領域の外側でのゲルマニウム濃度より多いゲルマニウム濃度（３０％から７５％ゲルマニウム程度で）、且つ従来技術のＨＢＴベース中のそれより多い濃度を有する。
濃縮領域内のより高いゲルマニウム濃度は、十分な歪み緩和無しに（つまり、相当な数の転位の形成無しに）達成され、トランジスタに有利な動作特性を与える、より大きな価電子帯のオフセットを生じさせる。本発明の方法は、シリコンとシリコン・ゲルマニウム層の間に緩衝層の必要も無く、したがって形成工程も不要であってよい。
約５０％のゲルマニウム濃度で本発明のゲルマニウム濃縮層は、約０．３７ｅＶの価電子帯オフセットを提供し、また約３０％のゲルマニウムのゲルマニウム濃度は、約０．２１ｅＶの価電子帯オフセットを提供し、双方とも従来技術での低い価電子帯オフセットに比べ相応の動作速度増加をもたらす。約２０％から約５０％へのゲルマニウム・ベース濃度の増加が、トランジスタの電流利得（β）を約３桁増加させる。
本発明の教示は、一様なドーパント（すなわちゲルマニウム）プロファイル、階段状ドーパント・プロファイルまたはエミッタに隣接するベースの部分の濃度に比べコレクタに隣接してより高いゲルマニウム濃度を有する段階的ドーパント・プロファイルを含めて任意の段階的ドーパント・プロファイルを有するシリコン・ゲルマニウム・ベースに適用されてよい。本発明の教示は、ベース層内に２つ以上の異なるドーパント・プロファイル（一実施形態の不連続のドーパント・プロファイル中の）を有する積層のベースを含めて、他のベース・ドーパント・プロファイルにも適用されてよい。このような積層のベース・ドーパント・プロファイルの一実施例は、コレクタの上に位置するベースの下３分の１の層内に第１のドーパント・プロファイル（そこでは、ドーパント濃度はコレクタから離れる方向に減少する）、ベースの中間の３分の１の層内に第２のドーパント・プロファイル、およびベースの上３分の１の層内に第３のドーパント・プロファイルを含む。本発明に併せてこのような一様でないベース・ドーパント・プロファイルを使用することが、ゲルマニウム濃縮領域内に最適なゲルマニウム濃度を作り出すことを容易にしてよい。さらに、シリコン・ゲルマニウム・ベースのドーパント・プロファイルおよび濃度が、ベース内に形成されているゲルマニウム濃縮領域が、意図された用途に従って所望のトランジスタ動作パラメータを最適化するように選択されてよい。
ＮＰＮ ＨＢＴに対する本発明の教示によるゲルマニウム濃縮領域形成の処理手順が、同じ横断面を通して、形成された構成を示す図１〜７および図９〜１１と併せて以下に説明されている。
図示された処理は、図１の基板１０の上にＮＰＮ ＨＢＴを形成する。性能劣化および集積された回路装置の間のクロス・トークを避けるために、他の回路装置からＨＢＴを電気的に分離することが必要である。図示された例示的分離処理は、ＬＯＣＯＳ（シリコンの局所酸化）分離領域２０を含む。他の実施形態では、浅いおよび深いトレンチ分離構成などの、他の分離構成が単独にあるいは、二酸化ケイ素分離領域２０と組み合わせて使用されてよいことが知られている。二酸化ケイ素層２６は、分離領域２０の間に基板１０を覆って形成されている。
図１は、適切にパターン化されたイオン注入マスクを通してドーパント・イオン注入処理によって基板１０内に形成されたサブコレクタ３０も示している。その次のマスキングとイオン注入動作が、ｎ型の低濃度ドープされたコレクタ接点領域４０を形成する。
図２では、ＴＥＯＳ二酸化ケイ素層スペーサ層５０およびポリシリコン層５５が、既知の処理に従って基板１０の上に形成される。ポリシリコン層５５は、イオン注入マスク６０を通して高ドーズのボロン・イオン注入（イオン注入の矢印６５によって表されているように）でドープされる。後のパターニング工程を経て、ボロン・イオン注入ポリシリコン層５５は、以下に説明するように外因性ベースを形成する。
図３に示されているように、窒化ケイ素層７０および二酸化ケイ素層７５（ＴＥＯＳ処理により形成された一実施形態内の）が、ポリシリコン層５５の上に堆積される。フォトレジスト層９０が、堆積されパターニングされてそこに窓１００を形成する。二酸化ケイ素層７５、窒化ケイ素層７０、およびポリシリコン層５５が、窓１００を通し異方性エッチングされ、ＴＥＯＳ層５０上で停止して、基板１０内にエミッタ窓１１０を形成する。コレクタ領域１２０は、窓１００を通してイオン注入される。
フォトレジスト層９０および二酸化ケイ素層７５を除去した後、窒化ケイ素層が堆積され異方性エッチングされて側壁スペーサ１７０を形成する。図４を参照のこと。湿式エッチング処理が、エミッタ窓１１０内部から二酸化ケイ素ＴＥＯＳ層５０および二酸化ケイ素層２６を取り除き、最初の空洞１７４および最初の空洞１７４に対して側面に配置された空洞１７５を形成する。
図５に示されているように、シリコン・ゲルマニウム・ベース１８０が、シリコン・ゲルマニウム・エピタキシャル成長工程の間に、空洞１７４および１７５（図４を参照のこと）内に形成される。シリコン・ゲルマニウム・ベース１８０は、ベース内に所望のゲルマニウム対シリコンの比率を提供するように、一般に化学気相成長（ＣＶＤ）装置プロセスによって成長させる。本発明の異なる実施形態によれば、シリコン・ゲルマニウム・ベース１８０は、段階的ゲルマニウム・ドーパント・プロファイル、一様なゲルマニウム・ドーパント・プロファイルまたは階段状ゲルマニウム・ドーパント・プロファイルを含む。
図６および７に示されるように、シリコン・ゲルマニウム・ベース１８０が、熱酸化され、シリコン・ゲルマニウム・ベース１８０の上に熱酸化物層１８５（例えば二酸化ケイ素）を形成する。乾式または湿式酸化が使用され、熱酸化物層１８５を形成する。好ましくは、乾式酸化は、約７００℃から約９００℃の温度範囲内で、大気圧およびおよそ２ ｌｉｔｅｒ／ｍｉｎの酸素流量で実施される。他の実施形態によれば、大気圧より低い圧力が使用されることもある。例示的酸化処理は、約９００℃で、約１時間、大気圧で、約２ ｌｉｔｅｒ／ｍｉｎの酸素流量での乾式酸化の使用を含む。従来の湿式酸化が乾式酸化の代わりに使用されてもよい。
酸化の間に、低欠陥密度ゲルマニウム濃縮領域２００（約３から５ｎｍの厚さを有する）が、シリコン・ゲルマニウム・ベース１８０の上面１９０の下に形成される。種々の酸化処理パラメータ（例えば、継続時間、温度および圧力）が、ゲルマニウム濃縮領域２００の厚さ、およびゲルマニウム濃度を変えるために変更されてよい。本発明の例示的実施形態では、ゲルマニウム濃縮領域２００のおよそ３から４ｎｍ厚さが、およそ１２０ｎｍの厚さを有するシリコン・ゲルマニウム・ベース１８０内に形成される。図７に示されているように、ゲルマニウム濃縮領域２００は、熱酸化物層１８５に曝されるシリコン・ゲルマニウム・ベース１８０領域を包含する領域２２５からシリコン・ゲルマニウム・ベース１８０全体を含む領域２５０に広がっている。
シリコン・ゲルマニウム・ベース１８０の熱酸化の間に、一般に二酸化ケイ素、しかし必ずしも化学量論的でない、熱酸化物層１８５が、二酸化ゲルマニウムに比べて優先的に生成され、二酸化ゲルマニウムより多い二酸化ケイ素の形成をもたらす。結果の熱酸化物層１８５は、主として二酸化ケイ素を含む。酸化の間に、酸化領域内のゲルマニウムが、熱酸化物層１８５の方向に拡散か、そうでなければ移動して、ゲルマニウム濃縮層２００を形成する。非結合のゲルマニウムが、ゲルマニウム濃縮領域２００（熱酸化ゲルマニウム濃縮領域とも呼ばれる）内、改質格子中に蓄積され、ａｓ−ｇｒｏｗｎシリコン・ゲルマニウム・ベース１８０中の当初のゲルマニウム濃度より５倍またはそれより多い比較的に高いゲルマニウム濃度を作り出すものと思われている。さらに、ゲルマニウム濃縮領域２００は、所望の圧縮歪み特性を含む低欠陥密度単結晶格子を備える。ゲルマニウム濃縮領域２００は、エピタキシャル成長層とほぼ類似の結晶特性を有し、高いゲルマニウム濃度の存在にもかかわらずほぼ無欠陥状態であってよい。したがって本発明は、エピタキシャル成長シリコン・ゲルマニウム・ベース内に高いゲルマニウム濃度を達成するＨＢＴ加工の間に酸化処理を利用する。
図８は、ゲルマニウム濃縮領域 ２００の一実施形態に対する近似的な濃度プロファイル２１６を定性的に示しており、エミッタから離れる方向に急激な濃度減少に気づく。ドーパント・プロファイル２１６は、好ましくは３０％から７５％のゲルマニウム濃度範囲であるか、またはそれより高い。図示されている実施形態では、ゲルマニウム濃縮領域２００の外側でゲルマニウム・ドーパント・プロファイルは、熱酸化工程前のベース１８０中のゲルマニウム・ドーパント・プロファイルと類似である。
シリコン・ゲルマニウム・ベース１８０の酸化およびゲルマニウム濃縮領域２００形成の後で、熱酸化物１８５が、フッ化水素酸エッチングなどの標準の半導体加工技術を用いて除去されあるいはストリップされる。その結果生じる構成が図９に示されている。
図１０に示されているように、窒化ケイ素スペーサ２６０およびその下に位置する二酸化ケイ素（ＴＥＯＳ）スペーサ２７０が、窓１１０内に形成されている。後で形成されるエミッタ（ＮＰＮトランジスタ内でｎ＋ドーピングを有する）と外因性ベース（ＮＰＮトランジスタ内でｐ＋ドーピングを有する）の間の間隔を増す働きをするスペーサが、ＴＥＯＳ二酸化ケイ素層とその上に位置する窒化ケイ素層の堆積によって形成される。これらの層は、図示されたように異方性にエッチ・バックされ、ベース１８０の上面に形成されているＴＥＯＳ二酸化ケイ素層領域の上のエッチング停止層を有してスペーサ２６０および２７０を形成する。もう１つの実施形態では、先に形成されたスペーサ１７０が十分な分離を提供する場合に、スペーサ２６０および２７０が、必要とされないことがある。スペーサ形成の後に、ベース１８０上面の上にあるＴＥＯＳ二酸化ケイ素層の残留領域が、湿式エッチング処理によって除去される。
図１０に示されているように、エミッタ層２８０がベース１８０上に成長または堆積され、イオン注入またはその場ドーピングによってドープされる。一般に、エミッタ層２８０は、当業者には既知である技法に従ってエピタキシャルに成長されるか、そうでなければ堆積される結晶または多結晶エミッタ層を備える。図１１に示されたようにハード・マスクおよびフォトレジスト・マスクが、ドープされたエミッタ層２８０のパターン化に利用されてエミッタ２８０Ａを形成する。やはり、窒化ケイ素層７０の領域が、エミッタ２８０Ａの下にある窒化ケイ素領域７０Ａを残して、エミッタ領域エッチングの間に除去される。もう１つのフォトレジスト・マスクを用いて、ＴＥＯＳ層５０およびポリシリコン層５５が、後で形成する外因性ベース５５Ａを有してエッチングされる。
最後のＨＢＴ３００は、従来技術の標準的エピタキシャル成長法によって達成可能であるよりも多いゲルマニウム濃度を有するほぼ無欠陥のゲルマニウム濃縮層２００を備える。
本発明のもう１つの実施形態によれば、ＨＢＴは、ゲルマニウム濃縮領域２００内のゲルマニウム原子を再分配するためにアニールされ、濃縮領域２００内のゲルマニウム濃度を減少させて、ゲルマニウム濃縮領域２００に隣接するベース領域内のゲルマニウム濃度を増加させることがある。
本発明の方法は、低い欠陥レベルとシリコン・ゲルマニウム領域内の高いゲルマニウム濃度で利することがある種々のマイクロエレクトロニクス・デバイスの製造に適用されてよい。
本発明の開示された実施形態の特徴は、ＨＢＴベース内にゲルマニウム濃縮領域を有するＨＢＴである。もう１つの特徴は、ベース領域のゲルマニウム濃度を濃縮するためにシリコン・ゲルマニウム・ベースの上に熱酸化物層を成長させること、および熱酸化物層の除去とを含む。
本発明は、ゲルマニウム濃縮領域内の比較的に高いゲルマニウム濃度のために、特定の設計用途向けにＨＢＴ動作パラメータ（例えば、電流利得、カットオフ周波数、最大発振周波数およびゲート遅延）を最適化する回路設計者の力量を高めてくれる。例えば、ＨＢＴベース中の高いゲルマニウム分率（すなわち、シリコン濃度に対するゲルマニウム濃度の比率）が、電流利得およびカットオフ周波数を高める。
ＢＪＴをそこに形成した集積回路の文脈で説明されてきたが、本発明の教示は、基板中にＢＪＴ／ＨＢＴおよび相補型金属酸化膜電界効果トランジスタが形成されているＢｉＣＭＯＳプロセス中でのＢＪＴ／ＨＢＴ形成プロセスに適用することもできる。
シリコン・ゲルマニウム・ベース内にゲルマニウム濃縮領域を含むＨＢＴ構成とＨＢＴ内のシリコン・ゲルマニウム・ベース中にゲルマニウム濃縮領域を形成するプロセスとが説明されてきた。本発明を様々なやり方で、また様々な回路構成で実施するための基礎を提供する、本発明の特定の適用分野および例示的実施形態が図示され且つ説明されている。本発明の範囲内で数多くの変形形態が可能である。前述された１つまたは複数の実施形態に関連した特徴および構成要素が、全ての実施形態に対して必要とされる構成要素と解釈されるべきでない。本発明は、付随の特許請求の範囲によってのみ限定される。
Claims (33)
- 半導体デバイスを製造する方法であって、コレクタ上にシリコン・ゲルマニウム・ベースをエピタキシャル成長すること、
前記ベースの上部領域内にゲルマニウム濃縮領域を形成するために、前記ベースの上面に優先的に二酸化ケイ素を成長するように前記ベースを熱酸化すること、
前記二酸化ケイ素を除去すること、および
前記ベースの上に位置するエミッタを堆積することを含む方法。 - 前記ゲルマニウム濃縮領域が、低レベルの格子欠陥を有する、請求項１に記載の方法。
- 前記熱酸化工程に先立って、前記シリコン・ゲルマニウム・ベースが、段階的にドープされたシリコン・ゲルマニウム・ベースまたは階段状にドープされたシリコン・ゲルマニウム・ベースを備える、請求項１に記載の方法。
- 前記熱酸化工程に先立って、前記シリコン・ゲルマニウム・ベースが、一様にドープされたシリコン・ゲルマニウム・ベースを備える、請求項１に記載の方法。
- 前記ゲルマニウム濃縮領域内のゲルマニウム濃度が、前記ゲルマニウム濃縮領域内のシリコン濃度に対して、約３０％から約７５％の範囲にある、請求項１に記載の方法。
- 前記ベースの前記熱酸化工程が、約７００℃から約９００℃の温度範囲内に前記ベースの熱酸化を含む、請求項１に記載の方法。
- 前記ゲルマニウム濃縮領域が、前記エミッタと接触する、請求項１に記載の方法。
- 前記ゲルマニウム濃縮領域内のゲルマニウム濃度が、前記ベースの前記上部領域内での濃度から前記コレクタに向かう方向に急激に減少させる、請求項１に記載の方法。
- さらに、前記ベースの前記熱酸化工程が、前記二酸化ケイ素に隣接して前記ゲルマニウム濃縮領域を形成するために前記ベースの上面に優先的に二酸化ケイ素を成長させる前記ベースの熱酸化を含む、請求項１に記載の方法。
- さらに、前記ゲルマニウム濃縮領域のゲルマニウム原子を再分配する前記半導体デバイスのアニールを含む、請求項１に記載の方法。
- 前記アニール工程が、前記ゲルマニウム濃縮領域に隣接する前記ベースの領域内のゲルマニウム濃度を高める、請求項１０に記載の方法。
- 前記シリコン・ゲルマニウム・ベースが、ベース内にシリコン・ゲルマニウム層を備える、請求項１に記載の方法。
- 半導体デバイスを製造する方法であって、コレクタ領域を覆う、第１上面を有するシリコン・ゲルマニウム・ベース領域を形成すること、
前記第１上面内に熱成長酸化物を形成するために前記上面に沿って前記ベース領域を反応すること、
前記ベース領域の第２上面を露出するために前記熱成長酸化物を除去すること、および
前記ベースを覆うエミッタ領域を形成することを含む方法。 - さらに、前記ベース領域の前記反応工程が、ゲルマニウム濃度が前記第２上面近傍でより多くなるように、前記ゲルマニウム濃度を変更することを含む、請求項１３に記載の方法。
- 前記第２表面近傍の前記ゲルマニウム濃度が、前記第２表面近傍のシリコン濃度に比べて約３０％から約７５％の間にある、請求項１４に記載の方法。
- さらに、前記ベース領域の前記反応工程が、約７００℃から約９００℃の温度範囲内に前記ベース領域を反応することを含む、請求項１３に記載の方法。
- シリコン・コレクタ上にベースを形成することであって、前記ベースが、その上面に隣接してシリコン・ゲルマニウム層を有するベースの形成と、
前記上面に隣接してゲルマニウム濃縮部分を形成するために前記シリコン・ゲルマニウム層を熱酸化することであって、前記ゲルマニウム濃縮部分が、前記ベースの残余よりかなり多いゲルマニウム濃度を有する熱酸化と、
前記ゲルマニウム濃縮部分上にエミッタを形成することとを含む、半導体デバイスを製造する方法。 - 前記ゲルマニウム濃縮部分が、約３０％より多いゲルマニウム濃度を有する、請求項１７に記載の方法。
- コレクタと、
シリコン・ゲルマニウム層を有する、前記コレクタの上に配置されるベースと、
前記ベースの上面に隣接する、前記シリコン・ゲルマニウム層内のゲルマニウム濃縮領域と、
前記ゲルマニウム濃縮領域の上に位置するエミッタとを備えるヘテロ接合バイポーラ・トランジスタ。 - 前記ゲルマニウム濃縮領域が、前記エミッタと前記ベースの間にバンド・ギャップ差を作り出す、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- キャリア移動度が、前記ベース内より前記ゲルマニウム濃縮領域内で大きい、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 前記ゲルマニウム濃縮領域が、歪みゲルマニウム濃縮領域を備える、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 前記ゲルマニウム濃縮領域内のゲルマニウム濃度が、約３０％から約７５％の範囲内にある、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- ゲルマニウム濃度が、前記シリコン・ゲルマニウム層内より前記ゲルマニウム濃縮領域内で多い、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 約０．２１ｅＶより大きい価電子帯オフセットを有する、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 前記ゲルマニウム濃縮領域が、比較的低いレベルの格子欠陥を有する、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 前記ベースが、段階的にドープされたシリコン・ゲルマニウム・ベースまたは階段状にドープされたシリコン・ゲルマニウム・ベースを備える、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 前記ベースが、一様にドープされたシリコン・ゲルマニウム・ベースを備える、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 前記ゲルマニウム濃縮領域が、前記エミッタと接触している、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- 前記ゲルマニウム濃縮領域内のゲルマニウム濃度が、前記上面に隣接する濃度から急激にコレクタに向かう方向に減少する、請求項１９に記載のヘテロ接合バイポーラ・トランジスタ。
- シリコン基板と、
前記基板内に配置されるコレクタと、
前記コレクタの上に位置して配置されるベースであって、シリコン・ゲルマニウム部分を有するベースと、
前記シリコン・ゲルマニウム部分内に形成されるゲルマニウム濃縮領域であって、前記ゲルマニウム濃縮領域内のゲルマニウム濃度が、前記シリコン・ゲルマニウム部分内の前記ゲルマニウム濃度よりかなり多いゲルマニウム濃縮領域と、
前記ゲルマニウム濃縮領域の上に位置して配置されるエミッタとを備えるバイポーラ接合半導体。 - 前記ゲルマニウム濃縮領域が、熱的に酸化され濃縮された領域を含む、請求項３１に記載のバイポーラ接合半導体。
- 前記ゲルマニウム濃縮領域が、少なくとも３０％のゲルマニウム濃度を含む、請求項３１に記載のバイポーラ接合半導体。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US55230804P | 2004-03-10 | 2004-03-10 | |
| US60/552,308 | 2004-03-10 | ||
| PCT/US2005/008212 WO2005088721A1 (en) | 2004-03-10 | 2005-03-10 | A bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013174500A Division JP5710714B2 (ja) | 2004-03-10 | 2013-08-26 | シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007528617A true JP2007528617A (ja) | 2007-10-11 |
| JP5393027B2 JP5393027B2 (ja) | 2014-01-22 |
Family
ID=34963692
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007503058A Active JP5393027B2 (ja) | 2004-03-10 | 2005-03-10 | シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法 |
| JP2013174500A Active JP5710714B2 (ja) | 2004-03-10 | 2013-08-26 | シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013174500A Active JP5710714B2 (ja) | 2004-03-10 | 2013-08-26 | シリコン・ゲルマニウム層中に高濃度のゲルマニウムを有するバイポーラ接合トランジスタおよびその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7714361B2 (ja) |
| EP (2) | EP2600403A1 (ja) |
| JP (2) | JP5393027B2 (ja) |
| KR (2) | KR101173526B1 (ja) |
| WO (1) | WO2005088721A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10324065A1 (de) * | 2003-05-27 | 2004-12-30 | Texas Instruments Deutschland Gmbh | Verfahren zur Herstellung eines integrierten Silizium-Germanium-Heterobipolartranistors und ein integrierter Silizium-Germanium Heterobipolartransitor |
| US8227319B2 (en) | 2004-03-10 | 2012-07-24 | Agere Systems Inc. | Bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor |
| KR101173526B1 (ko) | 2004-03-10 | 2012-08-14 | 에이저 시스템즈 인크 | 실리콘－게르마늄층에서 고 게르마늄 농도를 갖는 바이폴라접합 트랜지스터 및 바이폴라 접합 트랜지스터를 형성하는방법 |
| US7750371B2 (en) * | 2007-04-30 | 2010-07-06 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor structure and method |
| US7900167B2 (en) * | 2007-10-24 | 2011-03-01 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor structure and method |
| US7598539B2 (en) * | 2007-06-01 | 2009-10-06 | Infineon Technologies Ag | Heterojunction bipolar transistor and method for making same |
| EP2281302B1 (en) | 2008-05-21 | 2012-12-26 | Nxp B.V. | A method of manufacturing a bipolar transistor semiconductor device |
| US8574981B2 (en) * | 2011-05-05 | 2013-11-05 | Globalfoundries Inc. | Method of increasing the germanium concentration in a silicon-germanium layer and semiconductor device comprising same |
| KR102259328B1 (ko) | 2014-10-10 | 2021-06-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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| JPH1187364A (ja) * | 1997-05-30 | 1999-03-30 | Sgs Thomson Microelettronica Spa | 垂直構造の高キャリア移動度トランジスタおよびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3725161A (en) * | 1971-03-03 | 1973-04-03 | A Kuper | Oxidation of semiconductive alloys and products obtained thereby |
| US5089428A (en) * | 1989-12-27 | 1992-02-18 | Texas Instruments Incorporated | Method for forming a germanium layer and a heterojunction bipolar transistor |
| US5117271A (en) | 1990-12-07 | 1992-05-26 | International Business Machines Corporation | Low capacitance bipolar junction transistor and fabrication process therfor |
| US6815303B2 (en) * | 1998-04-29 | 2004-11-09 | Micron Technology, Inc. | Bipolar transistors with low-resistance emitter contacts |
| US6437376B1 (en) * | 2000-03-01 | 2002-08-20 | Applied Micro Circuits Corporation | Heterojunction bipolar transistor (HBT) with three-dimensional base contact |
| US6617220B2 (en) * | 2001-03-16 | 2003-09-09 | International Business Machines Corporation | Method for fabricating an epitaxial base bipolar transistor with raised extrinsic base |
| US6767798B2 (en) * | 2002-04-09 | 2004-07-27 | Maxim Integrated Products, Inc. | Method of forming self-aligned NPN transistor with raised extrinsic base |
| US6586297B1 (en) * | 2002-06-01 | 2003-07-01 | Newport Fab, Llc | Method for integrating a metastable base into a high-performance HBT and related structure |
| US6686250B1 (en) * | 2002-11-20 | 2004-02-03 | Maxim Integrated Products, Inc. | Method of forming self-aligned bipolar transistor |
| KR101173526B1 (ko) | 2004-03-10 | 2012-08-14 | 에이저 시스템즈 인크 | 실리콘－게르마늄층에서 고 게르마늄 농도를 갖는 바이폴라접합 트랜지스터 및 바이폴라 접합 트랜지스터를 형성하는방법 |
-
2005
- 2005-03-10 KR KR1020067018437A patent/KR101173526B1/ko active IP Right Grant
- 2005-03-10 JP JP2007503058A patent/JP5393027B2/ja active Active
- 2005-03-10 EP EP13155042.8A patent/EP2600403A1/en not_active Withdrawn
- 2005-03-10 WO PCT/US2005/008212 patent/WO2005088721A1/en not_active Application Discontinuation
- 2005-03-10 US US10/598,213 patent/US7714361B2/en active Active
- 2005-03-10 KR KR1020127015010A patent/KR101216580B1/ko active IP Right Grant
- 2005-03-10 EP EP05725404A patent/EP1733430A1/en not_active Withdrawn
-
2013
- 2013-08-26 JP JP2013174500A patent/JP5710714B2/ja active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142138A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 半導体装置及びその製造方法 |
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| JPH1187364A (ja) * | 1997-05-30 | 1999-03-30 | Sgs Thomson Microelettronica Spa | 垂直構造の高キャリア移動度トランジスタおよびその製造方法 |
| JP2000243946A (ja) * | 1998-12-24 | 2000-09-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1733430A1 (en) | 2006-12-20 |
| KR20070015921A (ko) | 2007-02-06 |
| JP5710714B2 (ja) | 2015-04-30 |
| KR101173526B1 (ko) | 2012-08-14 |
| JP5393027B2 (ja) | 2014-01-22 |
| KR101216580B1 (ko) | 2012-12-31 |
| KR20120068996A (ko) | 2012-06-27 |
| US7714361B2 (en) | 2010-05-11 |
| EP2600403A1 (en) | 2013-06-05 |
| JP2014013921A (ja) | 2014-01-23 |
| WO2005088721A1 (en) | 2005-09-22 |
| US20080191245A1 (en) | 2008-08-14 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A602 | Written permission of extension of time |
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| A602 | Written permission of extension of time |
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| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A602 | Written permission of extension of time |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| S533 | Written request for registration of change of name |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| RD02 | Notification of acceptance of power of attorney |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| S111 | Request for change of ownership or part of ownership |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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