KR20070015921A - 실리콘－게르마늄층에서 고 게르마늄 농도를 갖는 바이폴라접합 트랜지스터 및 바이폴라 접합 트랜지스터를 형성하는방법 - Google Patents
실리콘－게르마늄층에서 고 게르마늄 농도를 갖는 바이폴라접합 트랜지스터 및 바이폴라 접합 트랜지스터를 형성하는방법 Download PDFInfo
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Abstract
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 상기 반도체 제조 방법은 컬렉터 상에 실리콘-게르마늄 베이스를 에피택셜적으로 성장시키는 단계; 상기 베이스의 상부 영역에 게르마늄-농축 영역을 형성하기 위하여 상기 베이스의 상부 표면상에 실리콘 다이옥사이드를 선별적으로 성장시키기 위하여 베이스를 열적으로 산화시키는 단계; 실리콘 다이옥사이드를 제거하는 단계; 및 베이스 위에 놓이는 이미터를 증착시키는 단계를 포함한다.
게르마늄-농축 영역, 바이폴라 접합 트랜지스터, 열 산화층, 실리콘-게르마늄 베이스, 캐리어
Description
본 특허 출원은 2004년 3월 10일 출원된 미국 임시 특허 출원 번호 60/552,308 호의 이익을 주장한다.
발명의 분야
본 발명은 실리콘-게르마늄 바이폴라 접합 트랜지스터들에 관한 것이며, 특히, 게르마늄-농축(germanium-enriched) 영역을 포함하는 실리콘-게르마늄 트랜지스터 및 게르마늄-농축 영역을 포함하는 바이폴라 접합 트랜지스터를 제조하는 방법에 관한 것이다.
바이폴라 접합 트랜지스터들은 고속 증폭기들 또는 고속 스위치들을 필요로 하는 집적 회로에 통상적으로 사용된다. 바이폴라 접합 트랜지스터(BJT)는 NPN 또는 PNP 도핑 구성을 갖는 3개의 인접 도핑된 반도체 영역들을 포함한다. 중간 영역 은 베이스를 형성하고 상기 베이스에 의해 분리되는 2 단부 영역들은 이미터 및 컬렉터를 형성한다. 중간 베이스 영역은 베이스 내에서 캐리어들을 위한 소수의 캐리어 확산 길이에 대해서 물리적으로 협소하다. 전형적으로, 이미터는 베이스 및 컬렉터보다 높은 도펀트 농도를 갖고, 베이스는 컬렉터보다 높은 도펀트 농도를 갖는다. BJT 단자들 중 한 단자에 인가되는 작은 신호는 다른 2개의 단자들을 통해서 큰 전류 변화들을 변조한다. BJT는 베이스 및 이미터 간에 공급되는 입력 신호를 증폭시키도록 동작하는데, 출력 신호는 이미터/컬렉터 양단에 나타난다. BJT는 또한 이미터/컬렉터 회로를 개방 또는 폐쇄(즉, 단락 회로) 상태로 스위칭하는 베이스/이미터 접합 스위칭 양단에 입력 신호를 인가하는 스위치로서 동작할 수 있다.
이미터 전류는 주로 이미터로부터 베이스로 캐리어들을 주입하는 것을 포함하는데, 이는 이미터에서 도우너 농도를 베이스에서 어셉터 농도보다 훨씬 크게 함으로써 성취된다. 따라서 통상적인 NPN BJT에 대하여, 전자들은 베이스로 주입되며, 무시할 수 있을 정도의 정공은 베이스로부터 이미터로 주입된다. 베이스가 소수 캐리어 확산 길이(베이스에서 전자들의 확산 길이)와 비교하여 매우 협소하기 때문에, 베이스로 주입되는 캐리어들은 베이스에서 재결합하는 것이 아니라 베이스 양단에서 역바이어스된 베이스-컬렉터 접합으로 확산된다. 따라서, 역바이어스된 베이스-컬렉터 접합 양단의 전류는 베이스-컬렉터 결핍 영역에 도달하는 이미터로부터 주입된 캐리어들에 의해 결정된다. 컬렉터에서 도펀트 농도는 베이스에서보다 작음으로, 결핍 영역은 주로 컬렉터로 확장된다.
바이폴라 접합 트랜지스터의 3개의 도핑된 영역들을 형성하는 여러 공지된 반도체 제조 프로세스들이 존재하고, 여러 상이한 BJT 아키텍쳐들이 이들 프로세스들에 따라서 형성될 수 있다. 가장 간단한 구조는 실리콘 기판 내로의 연속적인 도펀트 임플란트들에 의해 형성되는 적층된 NPN 또는 PNP 영역들을 갖는 평활한 아키텍쳐를 포함한다.
상당한 성능 향상들은 실리콘-게르마늄 베이스를 갖는 헤테로접합 바이폴라 접합 트랜지스터(HBT)에 의해 성취된다. 실리콘-게르마늄 베이스가 실리콘 베이스보다 낮은 저항율 및 더 좁은 밴드 갭을 나타낸다는 것이 공지되어 있다. 따라서, HBT는 종래의 BJT 비해서 개선된 고속 및 고주파수 동작을 제공한다. 실리콘 게르마늄 베이스에서 게르마늄 농도를 증가시키면 이미터 및 베이스 간에서 더 큰 원자의 밴드 오프셋을 발생시켜 향상된 벌크 전자 및 정공 이동도를 야기하며, 고속/고주파수 동작을 더욱 개선시킨다. 약 20%의 게르마늄 농도에서, 원자가 밴드 오프셋(valence band offset)은 약 0.17eV이다.
실리콘 층위에 놓이는 실리콘-게르마늄의 에피택셜적으로 성장된 층(예를 들어, 실리콘 컬렉터 위에 놓이는 실리콘-게르마늄 베이스)을 형성하는 종래 기술의 방법들은 에픽택셜 성장 동안 온도, 압력 및 반응성 가스 플로우 레이트를 주의깊게 제어하여 실리콘-게르마늄층 내에서 약 10% 내지 25%(즉, 약 90% 내지 75% 실리콘)의 게르마늄 농도들을 성취한다. 게르마늄 농도가 증가함에 따라서, 실리콘-게르마늄층에서 압축 응력이 증가한다. 응력을 경감하기 위하여 결정질 디스로케이션(crystalline dislocations)을 형성한다. 디스로케이션들의 수는 게르마늄 농도가 증감함에 따라서 증가하여, 결국 디스로케이션이 실리콘-게르마늄층의 에피택셜 특성들을 파괴하는 레벨에 도달함으로써, 실리콘-게르마늄층의 유용한 특성들을 무효화시킨다. 따라서, 게르마늄 농도는 제한되어 디스로케이션들의 수를 제한해야만 한다.
실리콘 컬렉터 및 실리콘 게르마늄 베이스 간의 버퍼 층의 사용(여기서 게르마늄 농도는 점진적으로 가변되는데, 게르마늄 농도는 컬렉터로부터 벗어난 방향으로 증가한다)은 응력 릴랙세이션을 감소시킴으로써 이들 농도 레벨들을 성취하는데 지원한다.
트랜지스터에서 결정질 결함들이 성능을 제한한다는 것이 공지되어 있다. 특히, 상술된 디스로케이션들과 같은 베이스 영역 결함들은 트랜지스터 컷-오프 주파수, 전류 이득 및 최대 발진 주파수를 감소시킬 수 있다.
발명의 요약
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은: 컬렉터 상에 실리콘-게르마늄 베이스를 에피택셜적으로 성장시키는 단계, 상기 베이스의 상부 영역에 게르마늄-농축 영역을 형성하기 위하여 상기 베이스의 상부 표면상에 실리콘 다이옥사이드를 선별적으로 성장시키기 위하여 베이스를 열적으로 산화시키는 단계, 실리콘 다이옥사이드를 제거하는 단계 및 베이스위에 놓이는 이미터를 증착시키는 단계를 포함한다.
본 발명의 다른 실시예에 따른 헤테로접합 바이폴라 트랜지스터는: 컬렉터; 상기 컬렉터 위에 배치되는 베이스로서, 상기 베이스는 실리콘-게르마늄층을 포함하는, 베이스; 상기 베이스의 상부 표면에 근접하고 상기 실리콘-게르마늄층 내에 있는 게르마늄-농축 영역; 및 상기 게르마늄-농축 영역위에 놓이는 이미터를 포함한다.
본 발명의 상기 및 이외 다른 특징들은 동일한 소자에 동일한 도면 번호가 병기된 첨부 도면에 도시된 바와 같은 본 발명의 이하의 더욱 자세한 설명으로부터 명백할 것이다. 도면은 소자의 원래 크기대로 도시할 필요는 없지만, 본 발명의 원리들을 도시한 것에 대해서 강조하여 도시하였다.
도 1 내지 도 7은 본 발명의 사상에 따른 실리콘-게르마늄 바이폴라 트랜지스터를 형성하기 위한 순차적인 프로세싱 단계들을 도시한 공통 평면을 통해서 도시한 단면도.
도 8은 본 발명에 따른 실리콘-게르마늄 트랜지스터들을 위한 베이스 도펀트 프로파일을 정성적으로 도시한 도면.
도 9 내지 도 11은 본 발명의 사상에 따른 실리콘-게르마늄 바이폴라 트랜지스터를 형성하기 위한 부가적인 순차 프로세싱 단계들을 도시한 공통 평면을 통해서 도시한 단면도.
헤테로접합 바이폴라 트랜지스터 및 헤테로접합 바이폴라 트랜지스터 구조를 형성하는 방법을 상세히 설명하기 전, 본 발명은 신규하고 소자들 및 프로세스 단계들의 자명하지 않은 조합을 근거로 한다는 것을 이해하여야 한다. 따라서, 본 발명의 소자들 및 단계들은 도면에서 종래의 소자들 및 단계들로 표시되는데, 당업자가 본원의 설명의 이점을 이해하는데 모호하지 않도록 하는 본 발명에 관한 특정 상세사항들만을 도시하였다.
본 발명은 실리콘-게르마늄 바이폴라 트랜지스터의 베이스 영역에서 종래 기술의 방법들에 따라서 성취될 수 있는 것보다 높은 게르마늄 농도를 성취하는 방법을 개시한다. 일 실시예에 따르면, 실리콘-게르마늄 베이스(또는 베이스의 실리콘-게르마늄 부분)열산화는 상부 실리콘-다이옥사이드 층 및 실리콘 다이옥사이드/실리콘-게르마늄 인터페이스에 근접한 실질적으로 결함없는(즉, 실질적으로 디스로케이션들이 없는) 게르마늄-농축 실리콘-게르마늄 영역을 형성한다. 게르마늄-농축 영역은 상기 농축 영역 밖의 게르마늄 농도보다 큰 게르마늄 농도(30% 내지 75% 게르마늄 정도) 및 종래 기술의 HBT 베이스에서보다 큰 농도를 갖는다.
상기 농축 영역 내의 더 높은 게르마늄 농도는 실질적인 응력 릴랙세이션(즉, 상당한 수의 디스로케이션들의 형성 없이) 없이 성취되고 트랜지스터에 유용한 동작 특성들을 부여하는 더 큰 원자가 밴드 오프셋을 발생시킨다. 본 발명의 방법은 또한 실리콘 및 실리콘-게르마늄층들 간의 버퍼층에 대한 필요성을 제거하여 제조 단계들을 제거한다.
약 50% 게르마늄의 농도를 갖는 본 발명의 게르마늄-농축 영역은 약 0.37eV 의 원자가 밴드 오프셋을 제공하고 약 30% 게르마늄의 게르마늄 농도는 약 0.21eV의 원자가 밴드 오프셋을 제공하는데, 이들 둘 다는 종래 기술에서 낮은 원자가 밴드 오프셋들과 비교하여 동작 속도 증가를 동일하게 한다. 게르마늄 베이스 농도를 약 20%에서 약 50%로 증가시키면 약 3차의 크기만큼 트랜지스터 전류 이득(베타)을 증가시킨다.
본 발명의 사상은 이미터 근처의 베이스의 일부에서 농도에 대한 컬렉터 근처의 더 높은 게르마늄 농도를 갖는 그레이드된 도펀트 프로파일을 포함하여, 균일한 도펀트(즉, 게르마늄) 프로파일, 스텝된 도펀트 프로파일 또는 임의의 그레이드된 도펀트 프로파일을 갖는 실리콘-게르마늄 베이스에 적용될 수 있다. 본 발명의 사상은 또한 베이스 층들 내에서 2개 이상의 상이한 도펀트 프로파일들(일 실시예에서 불연속 도펀트 프로파일들)을 갖는 계층화된 베이스를 포함하여, 다른 베이스 도펀트 프로파일들에 적용될 수 있다. 이와 같이 계층화된 베이스 도펀트 프로파일의 일 예는 컬렉터 위에 놓이는 베이스의 하부 1/3 층에서 제1 도펀트 프로파일(여기서 도펀트 농도는 컬렉터로부터 벗어난 방향으로 감소), 베이스의 중간 1/3 층 내에서 제 2 도펀트 프로파일 및 베이스가 상부 1/3 층에서 제3 도펀트 프로파일을 포함한다. 본 발명과 관련한 이와 같은 불균일한 베이스 도펀트 프로파일의 사용은 게르마늄-농축 영역에서 최적의 게르마늄 농도의 생성을 용이하게 할 수 있다. 게다가, 실리콘-게르마늄 베이스의 도펀트 프로파일 및 농도들은 베이스 내에 형성되는 게르마늄-농축 영역이 의도된 애플리케이션에 따라서 소망의 트랜지스터-동작 파라미터를 최적화하도록 선택될 수 있다.
NPN HBT를 위한 본 발명의 사상에 따른 게르마늄-농축 영역을 형성하는 프로세스 시퀀스가 도 1-7 및 도 9-11과 관련하여 후술되는데, 이들 도면은 동일한 단면 평면을 통해서 형성된 구조들을 도시한다.
도시된 프로세스는 도 1의 기판(10) 상의 NPT HBT를 형성한다. 성능 저하 및 집적 회로 장치들 간의 전기 누화를 피하기 위하여, 다른 회로 장치들로부터 HBT를 전기적으로 격리시키는 것이 필요로 된다. 도시된 전형적인 아이솔레이션 프로세스는 LOCOS(실리콘의 국부 산화) 아이솔레이션 영역들(20)을 포함한다. 다른 실시예들에서, 얕고 깊은 트렌치 아이솔레이션 구조들과 같은 다른 아이솔레이션 구조들은 단독으로 또는 실리콘 다이옥사이드 아이솔레이션 영역들(20)과 조합하여 사용될 수 있다. 실리콘 다이옥사이드 층(26)은 아이솔레이션 영역들(20) 간의 기판(10) 위에 형성된다.
도 1은 또한 적절하게 패턴닝된 임플란트 마스크를 통해서 도펀트 임플란트 프로세스에 의해 기판(10) 내에서 형성되는 서브컬렉터(30)를 도시한다. 다음 마스킹 및 임플란트 동작은 n-형의 얇게 도핑된 컬렉터 접촉 영역(40)을 형성한다.
도 2에서, TEOS 실리콘 다이옥사이드 스페이서 층(50) 및 폴리실리콘 층(55)은 프로세스된 프로세스들에 따라서 기판(10) 상에 형성된다. 폴리실리콘 층(55)은 임플란트 마스크(60)를 통해서 고 도우즈 붕소 임플란트(화살표(65)방향의 임플란트로 표시)로 도핑된다. 나중 패턴닝 단계 후, 붕소 임플란트된 폴리실리콘 층(55)은 후술되는 바와 같은 외성 베이스를 형성한다.
도 3에 도시된 바와 같이, 실리콘 나이트리드 층(70) 및 실리콘 다이옥사이 드 층(75)(일 실시예에서 TEOS 프로세스에 따라서 형성됨)은 폴리실리콘 층(55) 위에 증착된다. 포토레지스트 층(90)은 그 내에 윈도우(100)를 형성하기 위하여 증착되고 패턴닝된다. 실리콘 다이옥사이드 층(75), 실리콘 나이트리드 층(70) 및 폴리실리콘 층(55)은 윈도우(100)를 통해서 비등방적으로 에칭되어, TEOS 층(50)상에 스톱됨으로써, 기판(10) 내에 이미터 윈도우(100)를 형성한다. 컬렉터 영역(120)은 윈도우(100)를 통해서 임플란트된다.
포토레지스트 층(90) 및 실리콘 다이옥사이드 층(75)을 제거한 후, 실리콘 나이트리드의 층은 증착되고 비등방적으로 에칭되어 측벽 스페이서들(70)을 형성한다. 도 4를 참조하라. 습식 에칭 프로세스는 이미터 윈도우(110) 내에서부터 실리콘 다이옥사이드 TEOS 층(50) 및 실리콘 다이옥사이드 층(26)을 제거하여, 1차 캐비티(174) 및 1차 캐비티(174)에 대해서 측방으로 배치된 캐비티들(175)을 형성한다.
도 5에 도시된 바와 같이, 실리콘-게르마늄 베이스(180)는 실리콘-게르마늄 에피택셜 성장 단계 동안 캐비티들(174 및 175)(도 4 참조) 내에 형성된다. 실리콘-게르마늄 베이스(180)는 전형적으로 화학적 기상 증착(CVD) 반응기 프로세스에 따라서 성장되어 베이스 내에서 게르마늄-대-실리콘의 소장 비율을 제공한다. 본 발명의 다른 실시예들에 따르면, 실리콘-게르마늄 베이스(180)는 그레이드된 게르마늄 도펀트 프로파일, 균일한 게르마늄 도펀트 프로파일 또는 스텝된 게르마늄 도펀트 프로파일을 포함한다.
도 6 및 도 7에 도시된 바와 같이, 실리콘-게르마늄 베이스(180)는 열적으로 산화되어 실리콘-게르마늄층위에 열 산화물 층(185)(예를 들어, 실리콘 다이옥사이드)를 형성한다. 건식 또는 습식 산화는 열 산화물 층(185)을 형성하기 위하여 사용될 수 있다. 건식 산화는 대기압에서 약 700℃ 내지 약 900℃ 온도 범위 내에서 그리고 대략 2 liters/min의 산소 플로우 레이트에서 수행된다. 다른 실시예들에 따르면, 대기압보다 낮은 압력이 사용될 수 있다. 전형적인 산화 프로세스는 약 2 liters/min의 산소 플로우 레이트로 대기압에서 약 1시간 동안 약 900℃ 에서 건식 산화의 사용을 포함한다. 종래 습식 산화 프로세스들은 건식 산화 대신에 사용될 수 있다.
산화 동안, 저 결함 밀도 게르마늄-농축 영역(200)(약 3 내지 5 나노미터들의 두께를 가짐)은 실리콘-게르마늄 베이스(180)의 상부 표면(190) 아래에 형성된다. 각종 산화 프로세스 파라미터들(예를 들어, 지속기간, 온도 및 압력)은 게르마늄-농축 영역(200)의 두께 및 게르마늄 농도를 변경시키도록 가변될 수 있다. 본 발명의 전형적인 실시예에서, 대략 3 내지 4 나노미터 두께의 게르마늄-농축 영역(200)은 대략 200 나노미터의 두께를 갖는 실리콘-게르마늄 베이스(180)에 형성된다. 도 7에 도시된 바와 같이, 게르마늄-농축 영역(200)은 열 산화물 층(185)에 노출되는 실리콘-게르마늄 베이스(180)의 에어리어를 둘러싸는 영역(225)으로부터 전체 실리콘-게르마늄 베이스(180)를 포함한 영역(250)까지의 범위에 있다.
실리콘-게르마늄 베이스(180)의 열 산화 동안, 반드시 화학량론적일 필요가 없는 열 산화층(185), 전형적으로 실리콘 다이옥사이드는 게르마늄 다이옥사이드에 대해서 선별적으로 제조되어, 게르마늄 다이옥사이드 보다 더 많은 실리콘 옥사이 드를 형성시킨다. 이 결과의 열 산화물 층(185)은 주로 실리콘 다이옥사이드를 포함한다. 산화 동안, 산화 영역 내의 게르마늄은 산화 확산되거나 그렇치 않다면 열 산화물 층(185)의 방향으로 이동되어 게르마늄-농축 영역(200)을 형성한다. 언바운드 게르마늄은 게르마늄-농축 영역(200)(또한 열적으로 산화된 게르마늄-농축 영역이라 칭함) 내에서 리폼된 격자로 누적되어, 성장된 실리콘-게르마늄 베이스(180)에서 원래 게르마늄 농도보다 5배 이상만큼 상대적으로 높은 게르마늄 농도를 생성시킨다라고 여겨진다. 게다가, 게르마늄-농축 영역(200)은 소망의 압축 응력 특성들을 포함하는 저-결함 밀도 단결정 격자를 포함한다. 게르마늄-농축 영역(220)은 에피택셜적으로 성장된 층과 실질적으로 유사한 결정질 특성들을 갖고, 고 게르마늄 농도의 존재에도 불구하고 실질적으로 결함이 없을 수 있다. 따라서, 본 발명은 HBT 프로세싱 동안 산화 프로세스를 이용하여 에피택셜적으로 성장된 실리콘-게르마늄 베이스에서 고 게르마늄 농도를 성취한다.
도 8은 게르마늄-농축 영역(200)의 일 실시예를 위한 근사 농도 프로파일(216)을 정성적으로 도시한 것인데, 이미터로부터 벗어난 방향으로 급작스런 농도 감소를 나타낸다. 도펀트 프로파일(216)은 30% 내지 75% 게르마늄 농도 또는 이보다 높은 농도의 범위에서 바람직하다. 도시된 실시예에서, 게르마늄-농축 영역(200) 밖의 게르마늄 도펀트 프로파일은 열 산화 단계전 베이스(180)에서 게르마늄 도펀트 프로파일과 유사하다.
실리콘-게르마늄 베이스(180)의 산화 및 게르마늄-농축 영역(200)의 형성 후, 열 산화물(185)은 플루오르화 수소산 에칭과 같은 표준 반도체 프로세싱 기술 들을 이용하여 제거되거나 스트립된다. 이 결과의 구조가 도 9에 도시된다.
실리콘 나이트리드 스페이서들(260) 및 밑에 놓인 실리콘 다이옥사이드(TEOS) 스페이서들(270)은 도 10에 도시된 바와 같은 윈도우(110)에 형성된다. 나중에 형성되는 이미터(NPN 트랜지스터에서 n+ 도핑을 가짐) 및 외성 베이스(NPN 트랜지스터에서 p+ 도핑을 가짐) 간의 거리를 증가시키도록 작용하는 스페이서는 TEOS 실리콘 다이옥사이드 층 및 위에 놓인 실리콘 질화물 층을 증착시킴으로써 형성된다. 이 층들은 비등방적으로 다시 에칭되어 도시된 바와 같이 스페이서들(260 및 270)을 형성하는데, TEOS 실리콘 다이옥사이드 층의 영역 상에 에치 스톱핑은 베이스(180)의 상부 표면 상에 형성된다. 또 다른 실시예에서, 스페이서들(260 및 270)은 사전 형성된 스페이서들(170)이 충분한 아이솔레이션을 제공하는 경우 필요로 되지 않을 수 있다. 스페이서 형성 다음에, 베이스(180)의 상부 표면위에 놓이는 TEOS 실리콘 옥사이드 층의 나머지 영역은 습식 에칭 프로세스에 의해 제거된다.
이미터 층(280)은 도 10에 도시된 바와 같이 베이스 상에 성장되거나 증착되고 임플란트에 의해 도핑되거나 원래 위치에서 도핑된다. 전형적으로, 이미터 층(280)은 에피택셜적으로 성장되거나 그렇치 않다면 종래 기술에 공지된 기술들에 따라서 증착되는 결정질 또는 다결정질 이미터 층을 포함한다. 하드마스크 및 포토레지스트 마스크는 도핑된 이미터 층(280)을 패턴닝하기 위하여 사용되어 도 11에 도시된 바와 같은 이미터(280A)를 형성한다. 실리콘 나이트리드 층(70)의 영역들은 또한 이미터 영역 에칭동안 제거되어, 이미터(280A) 아래에 실리콘 질화물 영역 들(70A)을 남긴다. 또 다른 포토레지스트 마스크를 이용하면, TEOS 층(50) 및 폴리실리콘 층(55)은 에칭되는데, 후자가 외성 베이스(55A)를 형성한다.
최종 HBT(300)는 종래 기술의 표준 에피택셜 성장 방법들에 의해 성취될 수 있는 게르마늄 농도보다 큰 게르마늄 농도를 갖는 실질적으로 결함 없는 게르마늄-농축 영역(200)을 포함한다.
본 발명의 다른 실시예에 따르면, HBT는 게르마늄-농축 영역(200)에서 게르마늄 원자들을 재분포시키도록 어닐링되어 농축 영역(200)에서 게르마늄 농도를 낮추고 이 게르마늄-농축 영역(200)에 근접한 베이스의 영역에서 게르마늄 농도를 상승시킨다.
본 발명의 방법은 실리콘-게르마늄 영역에서 낮은-결함 레벨, 높은-게르마늄 농도로부터 이점을 얻을 수 있는 각종 마이크로전자 장치들의 제조에 적용될 수 있다.
본 발명의 서술된 실시예의 특징은 HBT 베이스에서 게르마늄-농축 영역을 갖는 HBT이다. 또 다른 특징은 베이스의 영역의 게르마늄 농도가 농축되도록 실리콘-게르마늄 베이스 위에 열 산화물을 성장시키고 열 산화물층을 제거한다.
본 발명은 게르마늄-농축 영역에서 상대적으로 높은 게르마늄 농도로 인해, 특정 설계 애플리케이션을 위한 HBT 동작 파라미터들(예를 들어, 전류 이득, 컷오프 주파수, 최대 발진 주파수 및 게이트 지연)을 최적화하도록 하는 회로 설계자들의 능력을 개선시킨다. 예를 들어, HBT 베이스에서 더 높은 게르마늄 프랙션(즉, 게르마늄 농도 대 실리콘 농도의 비)은 전류 이득 및 컷오프 주파수를 상승시킨다.
BJTS를 그 내에 갖는 집적 회로와 관련하여 서술되었지만, 본 발명의 사상은 또한 BiCMOS 프로세스에서 BJTS/HBTS를 형성하기 위한 프로세스에 적용될 수 있으며, BJTS/HBTS 및 상보형 금속 산화물 전계 효과 트랜지스터들은 기판에 형성된다.
실리콘-게르마늄 베이스에서 게르마늄-농축 영역을 포함하는 HBT 아키텍쳐 및 이 HBT에서 실리콘-게르마늄 베이스에서 게르마늄-농축 영역을 형성하는 프로세스가 서술된다. 본 발명의 특정 애플리케이션들 및 전형적인 실시예들은 도시되고 서술되었는데, 이는 각종 방법들 및 각종 회로 구조들을 본 발명을 실시하기 위한 근간을 제공한다. 수많은 변형들이 본 발명의 범위 내에서 가능하다. 서술된 실시예들 중 한가지 이상의 실시예와 관련된 특징들 및 소자들은 모든 실시예들에 필요로되는 소자들로서 해석되어서는 안된다. 본 발명은 이하의 청구범위에 의해서만 제한된다.
본 발명은 컬렉터 상에 실리콘-게르마늄 베이스를 에피택셜적으로 성장시키는 단계, 상기 베이스의 상부 영역에 게르마늄-농축 영역을 형성하기 위하여 상기 베이스의 상부 표면상에 실리콘 다이옥사이드를 바람직하게 성장시키기 위하여 베이스를 열적으로 산화시키는 단계, 실리콘 다이옥사이드를 제거하는 단계 및 베이스를 중첩하는 이미터를 증착시키는 단계를 포함함으로써, 트랜지스터에서 결정질 결함들이 성능 제한 문제, 특히 디스로케이션들과 같은 베이스 영역 결함들로 인한 트랜지스터 컷-오프 주파수, 전류 이득 및 최대 발진 주파수를 감소 문제를 해결한다.
Claims (33)
- 반도체 장치 제조 방법에 있어서,컬렉터 상에 실리콘-게르마늄 베이스를 에피택셜적으로 성장시키는 단계;상기 베이스의 상부 영역에 게르마늄-농축 영역을 형성하기 위하여 상기 베이스의 상부 표면상에 실리콘 다이옥사이드를 선별적으로 성장시키기 위하여 상기 베이스를 열적으로 산화시키는 단계;상기 실리콘 다이옥사이드를 제거하는 단계; 및상기 베이스 위에 놓인 이미터를 증착시키는 단계를 포함하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 게르마늄-농축 영역은 저 레벨의 격자 결함들을 갖는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 열적으로 산화시키는 단계에 앞서, 상기 실리콘-게르마늄 베이스는 그레이드된 도핑된 실리콘-게르마늄 베이스 또는 스텝된 도핑된 실리콘-게르마늄 베이스를 포함하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 열적으로 산화시키는 단계에 앞서, 상기 실리콘-게르마늄 베이스는 균일하게 도핑된 실리콘-게르마늄 베이스를 포함하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 게르마늄-농축 영역에서의 게르마늄의 농도는 상기 게르마늄-농축 영역에서 실리콘의 농도에 대해서 약 30% 내지 약 75% 범위에 있는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 베이스를 열적으로 산화시키는 단계는 약 700 내지 약 900℃의 온도 범위 내에서 상기 베이스를 열적으로 산화시키는 단계를 포함하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 게르마늄-농축 영역은 상기 이미터와 접촉하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 게르마늄-농축 영역에서의 게르마늄의 농도는 상기 컬렉터를 향하는 방 향으로 상기 베이스의 상부 영역에서 농도로부터 급작스럽게 감소하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 베이스를 열적으로 산화시키는 단계는 상기 실리콘 다이옥사이드에 인접한 상기 게르마늄-농축 영역을 형성하기 위하여 상기 베이스의 상부 표면상에 실리콘 다이옥사이드를 선별적으로 성장시키기 위하여 상기 베이스를 열적으로 산화시키는 단계를 더 포함하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 게르마늄-농축 영역의 게르마늄 원자들을 재분포시키기 위하여 상기 반도체 장치를 어닐링하는 단계를 더 포함하는, 반도체 장치 제조 방법.
- 제 10 항에 있어서,상기 어닐링 단계는 상기 게르마늄-농축 영역에 근접한 상기 베이스 영역에서 게르마늄 농도를 증가시키는 단계를 포함하는, 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 실리콘-게르마늄 베이스는 베이스 내에서 실리콘-게르마늄층을 포함하는, 반도체 장치 제조 방법.
- 반도체 장치를 제조하는 방법에 있어서,컬렉터 영역 위에 제 1 상부 표면을 갖는 실리콘-게르마늄 베이스 영역을 형성하는 단계;상기 제 1 상부 표면에서 열적으로 성장된 산화물을 형성하기 위하여 상기 상부 표면을 따라서 상기 베이스 영역을 반응시키는 단계;상기 베이스 영역의 제 2 상부 표면을 노출시키기 위하여 상기 열적으로 성장된 산화물을 제거하는 단계; 및상기 베이스 위에 이미터 영역을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
- 제 13 항에 있어서,상기 베이스 영역을 반응시키는 단계는 상기 게르마늄 농도가 상기 제 2 상부 표면 근처에서 더 크도록 게르마늄 농도를 가변시키는 단계를 포함하는, 반도체 장치 제조 방법.
- 제 14 항에 있어서,상기 제 2 표면 근처의 게르마늄 농도는 상기 제 2 표면 근처의 실리콘의 농도에 대해서 약 30% 및 약 75% 사이에 있는, 반도체 장치 제조 방법.
- 제 13 항에 있어서,상기 베이스 영역에 반응하는 단계는 약 700 내지 약 900℃의 온도 범위 내에서 베이스 영역에 반응하는 단계를 포함하는, 반도체 장치 제조 방법.
- 반도체 장치를 제조하는 방법에 있어서,실리콘 컬렉터 상에 베이스를 형성하는 단계로서, 상기 베이스는 그 상부 표면에 근접한 실리콘 게르마늄층을 포함하는, 상기 베이스 형성 단계;상기 상부 표면에 근접한 게르마늄-농축(germanium-enriched) 부분을 형성하기 위하여 상기 실리콘-게르마늄층을 열적으로 산화시키는 단계로서, 상기 게르마늄-농축 부분은 상기 베이스의 나머지보다 상당히 더 큰 게르마늄 농도를 갖는, 상기 실리콘-게르마늄층 열적 산화 단계; 및상기 게르마늄-농축 부분 상에 이미터를 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
- 제 17 항에 있어서,상기 게르마늄 농축 부분은 약 30%보다 큰 게르마늄 농도를 갖는, 반도체 장치 제조 방법.
- 헤테로접합 바이폴라 트랜지스터에 있어서,컬렉터;상기 컬렉터 위에 배치된 베이스로서, 실리콘-게르마늄층을 포함하는, 상기 베이스;상기 베이스의 상부 표면에 근접하고 상기 실리콘-게르마늄층 내에 있는 게르마늄-농축 영역; 및상기 게르마늄-농축 영역 위에 놓이는 이미터를 포함하는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 게르마늄-농축 영역은 상기 이미터 및 상기 베이스 간에 밴드-갭 차이를 생성하는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,캐리어 이동도는 상기 베이스에서보다 게르마늄-농축 영역에서 더 큰, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 게르마늄-농축 영역은 스트레인된 게르마늄-농축 영역을 포함하는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 게르마늄-농축 영역에서 게르마늄 농도는 약 30% 내지 약 75%의 범위에 있는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,게르마늄-농도는 상기 실리콘-게르마늄층에서보다 상기 게르마늄-농축 영역에서 더 큰, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,약 0.21eV보다 큰 원자가 밴드 오프셋(valence band offset)을 갖는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 게르마늄-농축 영역은 상대적으로 낮은 레벨의 격자 결함들을 갖는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 베이스는 그레이드된 도핑된 실리콘-게르마늄 베이스 또는 스텝된 도핑된 실리콘-게르마늄 베이스를 포함하는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 베이스는 균일하게 도핑된 실리콘-게르마늄 베이스를 포함하는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 게르마늄-농축 영역은 이미터와 접촉하는, 헤테로접합 바이폴라 트랜지스터.
- 제 19 항에 있어서,게르마늄-농축 영역에서 게르마늄의 농도는 상기 컬렉터를 향하는 방향으로 상기 상부 표면에 근사한 농도로부터 급작스럽게 감소되는, 헤테로접합 바이폴라 트랜지스터.
- 바이폴라 접합 반도체에 있어서,실리콘 기판;상기 기판에 배치된 컬렉터;상기 컬렉터 위에 놓여 배치된 베이스로서, 실리콘-게르마늄 부분을 포함하는, 상기 베이스;상기 실리콘-게르마늄 부분에 형성되는 게르마늄-농축 영역으로서, 상기 게르마늄-농축 영역에서의 게르마늄 농도는 상기 실리콘 게르마늄 부분에서 게르마늄의 농도보다 실질적으로 더 큰, 상기 게르마늄-농축 영역; 및상기 게르마늄-농축 영역 위에 놓여 배치된 이미터를 포함하는, 바이폴라 접합 반도체.
- 제 31 항에 있어서,상기 게르마늄-농축 영역은 열적으로 산화된 농축 영역을 포함하는, 바이폴라 접합 반도체.
- 제 31 항에 있어서,상기 게르마늄 농축 영역은 적어도 30% 게르마늄 농도를 포함하는, 바이폴라 접합 반도체.
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