JPH02142138A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、特にヘテ
ロ接合を有するバイポーラトランジスタの構造及びその
形成方法に関する。

〔従来の技術〕

半導体基板、特にシリコン半導体基板上に形成されるバ
イポーラ集積回路は、高密度高集積化、高速化の一途を
辿り、特にバイポーラ半導体記憶装置のような集積回路
では、集積度が６４にビット又はそれ以上に、アクセス
時間は４．５ｎＳ以下へと更に高性能化が進む方向にあ
る。

バイポーラ集積回路の高性能化は、バイポーラトランジ
スタの高速化に負うところが大きく、特に遮断周波数ｆ
Ｔの向上はベース領域中のキャリアの走行時間の短縮と
、トランジスタ内に寄生的に形成されるｐ−ｎ接合の面
積を低減し素子に寄生する容量を可能な限り減らすこと
により大幅に改善されることが報告されている（昭和６
３年電子情報通信学会春期全国大会、ＰＰ、２−３７１
）。

この内、ベース領域中のキャリアの走行時間の短縮は、
ベース幅を狭くすることによって達成される。しかし、
ベース幅を狭くすると、ベース拡散層の抵抗が上がるた
め、ベース拡散層の不純物濃度を高くし、ベース領域の
抵抗を低減しなければならない。即ち、超高速バイポー
ラトランジスタを実現するためには、ベースが極薄でア
リ、かつ高不純物濃度、低抵抗である必要がある。とこ
ろがベース濃度を高くするとペースガンメル数が上昇し
、相対的にエミッタガンメル数が低下するため、エミッ
タガンメル数を高くするためにエミッタの不純物濃度を
上げなければならない。しかし、エミッタの不純物濃度
を高くすると、バンド幅の縮小が起こり（バンドギャッ
プナロウィング効果）、エミッタからベースへ注入され
る電子の注入効率が低下し、ｌ・ランジスタの電流増幅
率（ｈｐｇ）を充分に出すことができなくなる。

この問題を解決するために、近年エミッターベース接合
をヘテロ接合を用いて形成することが提案されている。

エミッタにバンド幅が広く、ベースにバンド幅の狭い構
造を採れば、バンド幅の差によりベースからエミッタへ
の正孔の注入が抑えられるので、エミッタからベースに
注入される電子の注入効率を相対的に高くできる。この
ため、バイポーラトランジスタの低温での電流増幅率が
確保できるなどの種☆の利点が生ずる。

ヘテロ接合の組合せとしては、バンド幅の広いエミッタ
を用いる方法と、バンド幅の狭いベースを用いる方法が
ある。前者は、第４図（ａ）に示すように、エミッタと
してＧａＡｓ、ＳｉＣ，微結晶シリコン等のバンド幅の
広い材料１２９を用いる方法である（１９８７１ＥＤＭ
、Ｔｅｃｈ、Ｄｉｇ、ｐｐ１８６−１９３）、後者は、
第４図（ｂ）に示すように、ベースにＭＢＥ（分子線エ
ヒリキシー）やＭＯＣＶＤ等の方法により、５ｉ−Ｇｅ
混晶等のバンド幅の狭い材料１３０を用いる方法である
（昭和６３年春季第３５回応用物理関係連合講演会２９
ａＺ　　１２／Ｉ）。

特にＳｉとＧｅは電子親和力がそれぞれ４，０５ｅＶ、
４．ＯｅＶとほぼ同じ値を有しており、バンドギャップ
はそれぞれ１．１　ｅＶ、　０．６６　ｅＶである。ま
た、５ｉ−Ｇｅ混晶は、ＳｉまたはＧｅの中間のバンド
ギャップ幅を有していることが報告されている（Ｂａｎ
ｄ　ａｌｉｇｎｍｅｎｔｓ　ｏｒ　ｃｏｈｅｒｅｎｔｌ
ｙｓｔｒａｉｎｄｅ　ＧｅｘＳｉ＋−ｘ／Ｓｉ　ｈｅｔ
ｅｒｏｓｔｒｕｃｔｕｒｅｓｏｎ　　＜Ｏｌｌ＞Ｇｅｙ
Ｓｉ、−５ｕｂｓｔｒａｔｅｓ　　ＡｐｐｌｉｅｄＰｈ
ｙｓｉｃａｌ　　Ｌｅｔｔｅｒｓ　４８（８）、２４　
Ｆｅｂｒｕａｒｙ１９８６）。これらの材料を組合せ、
第４図（Ｃ）のごとく、エミ、りに５ｉ１３１、ベース
にＧｅまたはＧｅ−８ｉ混晶層１３２、コレクタに５ｉ
１３３という構成のシリコンヘテロバイポーラトランジ
スタを形成することが出来る。

この構造のトランジスタに於いては、エミッタである５
ｉ１３１とベースであるＧｅまたは５ｉ−Ｇｅ混晶層１
３２との界面にｐ−ｎ接合が形成されるため、正孔に対
するエネルギー障壁は電子に対するエネルギー障壁より
も大きくなり、ｐ　−ｎ接合を拡散して流れるキャリア
は電子が主となる。このため、このヘテロ接合を用いた
バイポーラトランジスタのエミッタ注入効率は大幅に上
昇する。

このヘテロ接合を用いれば、バンド幅の縮小に起因する
エミッタ注入効率の低下が防止できること、ベースから
エミッタの正孔の注入を抑え、エミッタに蓄積する正孔
による遅延を排除できること、エミッタの低濃度化によ
って、エミッタベース間の接合容量の減少が図れるなど
高速バイポーラトランジスタを形成する上で、極めて有
効な手段となる。

〔発明が解決しようとする課題〕

しかしながら、前述のベースにバンド幅の狭い材料とし
て例えば５ｉ−Ｇｅ混晶（Ｓ　ｉ　＋−ｘＧ　ｅ　ｘ）
をＭＢＥやＭＯＣＶＤで形成すると、Ｓｉと５ｉ−Ｇｅ
混晶とでは格子定数が異なるため、５ｉ−Ｇｅ混晶層と
下地Ｓｉ単結晶基板との格子不整合により、ある程度風
」二の膜厚のＳ　１−Ｇｅ層を堆積すると、転移やクラ
ック等の結晶欠陥が生じてしまうという問題点があった
。このため、Ｓｉ基板上に５ｉ−Ｇｅ混晶層を厚く堆積
できないという問題点があった。

上述のごとく、エミッタ注入効率を上げるためには、エ
ミッターベース接合はバンド幅の変化が急峻である必要
がある。このエミッターベース接合においてはエミッタ
側は正孔の注入を抑えさえすれば良いため、ベースであ
るＧｅまたは５ｉ−Ｇθ混晶層上のエミッタ電極として
のＳｉ単結晶は薄くてよい（たとえば５０〜１００人）
。このためベース−エミッタ間は欠陥の無いエピタキシ
ャル成長が出来る。

しかしながらベースの幅はベース抵抗を低減するために
１００−１０００人程度必要であり、５ｉ−Ｇｅ混晶層
はそれ以上の膜厚が必要である。かつ、エミッタとベー
ス間に十分な（０，２ｅＶ以上）バンドギャップ差をも
たせるためにＸ＝０．５以上であることが必要である。

このため、Ｓｉ基板上には５００〜３０００人の５ｉ−
Ｇｅ層を堆積する必要がある。

ところが８１＋−１Ｇ８ｘの組成がＸ＝０．５付近の組
成の膜をシリコン基板」二に１００Å以上形成するとＳ
ｉ、−、Ｇｅ、層に転移が発生してしまうことが報告さ
れており（ＳＩＬＩＣＯＮ　ＭＢＥ：ＦＲＯＭ　５ＴＲ
ＡＩＮＥＤ−ＬＡＹＥＲＥＰＩＴＡＸＹ　Ｔｏ　ＤＥＶ
ＩＣＥ　ＡＰＰＩ、ＩＣＡＴＩＯＮ　　：Ｊｏｕｒｎａ
ｌ　ｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ　７０（１９
８４，）　　４４４４５１）、Ｘ＝０．５以」二の膜を
５００Å以上Ｓｉ基板に成長しようとすると、格子定数
不整合のため、５ｉ−Ｇｅ混晶層にミスフィツト転移が
入り、ベース領域に結晶欠陥が入ることになる。この結
晶欠陥はキャリアの再結合中心となってエミッタ注入効
率を低下させたり、エミッターコレクタ間の突き抜けの
原因となるため、正常なトランジスタ特性を得る上で、
大きな障害となる。ベース領域において、バンドギャッ
プ差を充分確保するためにＧｅ濃度を高くすることと、
ある程度のペース厚を確保するという、２つの要件を同
時に満たす単一の５ｉ−Ｇｅ混晶層を厚く形成する技術
は未だ成されていないのが現状である。

本発明の目的は上記の問題を解決し、欠陥がなく歩留ま
りの高いペテロ接合トランジスタのベース構造を提供し
、かつその形成方法を提供するにある。

〔課題を解決するための手段〕

本発明のヘテロ接合を有するバイポーラトランジスタは
、シリコン基板もしくはシリコンエピタキシャル層上に
設けられる５ｉ−Ｇｅの混晶層に於いて、５ｉ−Ｇｅの
混晶がＳ　１−Ｇｏの混晶層とこの５ｉ−Ｇｅの混晶層
上に設けられるエミッタ電極となるシリコン層の界面に
向けて、ゲルマ−ラムの濃度が順次高くなる姿態にシリ
コン基板もしくはシリコンエピタキシャル層上に形成さ
れる構造とすることである。

このような構造を実現することにより、エミッターベー
ス接合では正孔の注入が抑制され、注入された電子はほ
ぼ平坦な伝導帯を有するベース中ヲ拡散し、コレクタに
到達させることが可能になる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例により形成された半導体
装置の断面図であり、第２図（ａ）〜（Ｄは本発明の第
１の実施例を説明するために工程順に示した半導体素子
の断面図である。また以下の説明では便宜上、酸化珪素
膜のことを酸化膜と呼称し、窒化珪素膜のことを窒化膜
と呼称する。

初めに、ｌｘ１０１５ｃｍ−３程度のボロン濃度を有す
るシリコン基板１０１上に、周知のフォトリソグラフィ
ー技術を用いてシリコン基板１０１の一部の領域に１　
ｘ　１０２０ｃｍ−’程度の濃度を有するｎ＋埋め込み
層１０２を形成し、他の素子と電気的絶縁を取るための
チャネルストップ部１０３を形成する。次にシリコン基
板１０１上にｎ−エピタキシャル層１０４を堆積する。

ｎ＋埋め込み層１０２は例えばヒ素またはアンチモン等
の不純物を拡散して形成すれば良く、１ｘｌＯ”ｃｍ→
程度の濃度があれば良い。またｎ−エピタキシャル層１
０４は例えばヒ素などの不純物をドープしながら成長す
れば良く、不純物の濃度はＩ　Ｘｌ　０　”Ｃｍ−’程
度、厚さは１〜２μｍ程度あれば良い。次に分子線エピ
タキシー（以下ＭＢＥ法と略す）によりｎ−エピタキシ
ャル層１０４上に例えばＳｉ、、Ｇｅ。

（Ｘ＝０．１．）膜１０５を２００〜１０００人程度成
長する変 形に同じ＜ＭＢＥ法によりＳ　１　＋−ｘＧ　ｅ　ｘ　
（Ｘ　＝０．３）膜１０６を２００〜１０００人程度成
長する変形様にＭＢＥ法によりＳ　ｉ　＋−ＸＧｅＸ　
（Ｘ＝０．５）膜１０７、ｓ　ｉ＋−ＸＧ　ｅ　ｘ　（
ｘ＝　０．７　）膜１０８をそれぞれ２００〜７００？
程度順次成長する。最上層にはゲルマニウム単体の膜が
形成される様に何層にも重ねてもよい。又Ｓｉ、、Ｇｅ
、の組成を連続的に変化させてもよい（第２図（ａ））
。更に最上層のＧｅの濃度の濃い領域上に３０〜１００
人のＳｉを成長させても良い。このＳｉはエミッタ電極
の一部として用いることができるからである。

次に周知のＬＯＣＯ８工程により、ｎ−エピタキシャル
層１０４の一部の領域に素子分離酸化膜１０９と電極分
離酸化膜１１０を形成する。素子分離酸化膜１０９と電
極分離酸化膜１１０は同じ工程で形成しても良く、膜厚
は何れも１〜１．５μｍあれば良い。素子分離酸化膜１
０９と電極分離酸化膜１１０の代わりにトレンチ素子分
離を用いてもよい。次に、化学気相成長法により酸化膜
１１１、窒化膜１１２を形成し、コレクタフンタクト１
１３を開口し、コレクタコンタクト１１３から例えばリ
ンなどの不純物を拡散してｎ型導電性を有する高濃度不
純物拡散層１１４を形成し、埋め込み層１０２と電気的
に接続をとる（第２図（ｂ））。

次にポリシリコン１１５を形成し、高濃度のボロンをイ
オン注入により打ち込む。次に窒化膜１１６、酸化膜１
１７を順次形成し、コレクターベース間の分離、および
エミッタ部の開口を行う（第２図（ｃ））６ 次に化学気相成長法により、酸化膜を形成し、エミッタ
部分のみ周知のリソグラフィー技術を用いて開口し、酸
化膜をエッチバックし、酸化膜サイドウオール１１８を
形成する。後の酸化膜エツチングでこの部分の酸化膜が
消失しないようにポリシリコン１１５を酸化する（第２
図（ｄ））。

次に、ポリシリコン１１５の庇１１９を形成する。庇１
１９を形成するためには窒化膜１１２゜酸化膜１１１を
エツチング除去する。酸化膜除去の際、ポリシリコン１
１５の側面は酸化により高濃度のボロンを含有した酸化
膜が形成されているため、この部分の酸化膜は除去され
ない（第２図（ｅ））。

更にポリシリコンを堆積し、庇１１９の部分にポリシリ
コン１２０を充す。次に熱処理により、上記ポリシリコ
ン１２０にポリシリコン１１５よりボロンを拡散させ、
ボロンが拡散されていないポリシリコンを、アルカリ溶
液により除去し、ポリシリコン１２０を庇の中に埋設す
る。この熱処理によりシリコン基板にもボロンが拡散さ
れるため、ｐ＋拡散層１２１が形成される（第３図（「
乃。

次に、窒化膜を形成し、反応性イオンエッチバック技術
を用いたエッチバックにより窒化膜サイドウオール１２
２を形成する（第２図（ｇ））。

次にボロンなイオン注入法により注入し、ベース領域１
２３を形成する（第２図（ｈ乃。

次にポリシリコン１２４を形成し、ヒ素などのｎ型の不
純物を高濃度にポリシリコン１２４に添加し、熱処理に
よって表面付近のバンド幅の広いＧｅまたは熱処理によ
って形成されたＳｉ、−、Ｇｅ。

（Ｘ＝０．７）膜１０８とポリシリコン１２４界面にエ
ミッターベース接合を形成する。次に周知のフォトリソ
グラフィー技術とエツチングによりポリシリコン１２４
をパターニングする（第２図（ｉ））。

次に居間膜１２５を成長し、電極取り出し用のコンタク
ト穴１２６を開口した後アルミニウム電極１２７を形成
する（第２図（」））ことにより、エミッターベース間
にヘテロ接合を用いたバイポーラトランジスタが形成さ
れる。

次に、本発明の第２の実施例を第３図（ａ）〜（ｃ）を
参照して説明する。ｎ＋埋め込み層１０２、ｎ−エピタ
キシャル層１０４、素子分離酸化膜１０９、　を極分離
酸化膜１１０を形成する工程は第１の実施例と同様であ
る。ｎ−エピタキシャル層１０４．素子分離酸化膜Ｉ０
９．電極分電極化膜１１０を形成した後、基板表面にゲ
ルマニウムを導入する。ゲルマニウムの導入はゲルマニ
ウム膜を化学気相成長法により形成し、熱処理によって
ゲルマニウムをｎ−エピタキシャル層１０４に拡散して
も良いし、イオン注入により打ち込んでも良い。更にゲ
ルマニウムを拡散し、５ｉ−Ｇｅ層１２８を形成する。

５ｉ−Ｇｅ層１２８は熱拡散により表面付近のゲルマニ
ウム濃度は高く、ｎ−エピタキシャル層１０４に近いと
ころでは濃度が低くなるので、５ｉ−Ｇｅ層１２８は後
の熱処理で転位などの結晶欠陥が発生することが無い（
第３図（ａ））。

次に、第１の実施例の第２図（ｂ）〜（ｈ）と同じ工程
により、ベース領域１２３を形成する（第３図（ｂ））
。

次にポリシリコン１２４を形成し、ヒ素などのｎ型の不
純物を高濃度にポリシリコン１２４に添加し、熱処理に
よって、表面付近のバンド幅の広い５ｉ−Ｇｅ層１２８
とポリシリコン１２４界面にエミッターベース接合を形
成する。次に周知のフォトリソグラフィー技術とエツチ
ングによりポリシリコン１２４をバターニングする（第
３図（Ｃ乃。

以上の工程により、ベース−エミッタ間にヘテロ接合を
有するバイポーラトランジスタが形成できる。

〔発明の効果〕

本発明になるヘテロ接合により、従来のバイポーラトラ
ンジスタと比べ電流増幅率が約１０倍のトランジスタが
形成できる。又低温に於いても電流増幅率が低下ｌ−な
いトランジスタが形成できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のヘテロ接合形成方法を
用いて形成したバイポーラトランジスタの縦断面図、第
２図＜ａ）〜（Ｄは本発明の第１の実施例として、本発
明のヘテロ接合を用いて形成されるバイポーラトランジ
スタの製造工程の説明図、第３図（ａ）〜（ｃ）は本発
明の第２の実施例として、本発明のヘテロ接合を用いて
形成されるバイポーラトランジスタの製造工程の説明図
、第４図（ａ）、　（ｂ）は従来技術を説明するための
ヘテロバイポーラトランジスタの縦断面図、第４図（Ｃ
）はベース領域に均一なＧｅまたは５ｉ−Ｇｅ混晶層を
有する、従来技術によるシリコンヘテロバイポーラトラ
ンジスタのパンＦ図である。 １０１・・・・・・シリコン基板、１０２・・・・・・
ｎ＋埋め込み層、１０３・・・・・・チャネルストップ
部、ＩＯ２・・・・・・ｎ−エビ層１０４、１０５・・
・・・・Ｓ　ｉ　ｏ、ｅ　Ｇ　８　ａ、＋膜、１０６−
−　Ｓ　ｉ　ｏ、＋　Ｇ　ｅ　Ｏ，３膜、ｌ　０７　・
”−Ｓ　ｆ　ｏ、ａＧｅｏ、ｓ膜、ｌ　Ｏ８−−Ｓ　ｉ
　Ｏ，３Ｇ　ｅ　ｏ＋膜、１０９　・・・・・・素子分
離酸化膜、１１０・・・・・・電極分離酸化膜、１１１
・・・・・酸化膜、１１２・・・・窒化膜、１１３・・
・・・・コレクタコンタクト、１１４・・・・・・高濃
度不純物拡散層、１１５・・・・・・ポリシリコン、１
１６・・・・・・窒化膜、１１７・・・・・・酸化膜、
１１８・・・・・・酸化膜サイドウオール、１１９・・
・・・・庇、１２０・・・・・ポリシリコン、１２１・
・・・・・ｐ＋拡散層、１２２・・・・・・窒化膜サイ
ドウオール、１２３・・・・・・ベース領域、１２４・
・・・・ポリシリコン、１２５・・・・・・層間膜、１
２６・・・・・コンタクト穴、１２７・・・・・・アル
ミニウム電極、１２８・・・・・・Ｓ　１−ＧｅＪｔＪ
、１２９・・・・・・バンド幅の広い材料、１３０・・
・・・・バンド幅の狭い材料、１３１・・・・エミッタ
ＳｉＪ、１３２・・・・・・ベースＧｅまた＋！５ｉ−
Ｇｅ層、１３３・・・・コレクタ５ｉＪｌ。 代理人　弁理士　　内　原　　　晋 ♀１ 畑 （Ｑｌ ＜ｂ＋ 第４ （Ｉｌ （ｊ） 第２ 図 （Ｃ） １２２フイビＬ嘴、サイトウＪ−ル ／、？４ポリ；ｌｌＴｌ； ＜Ｃ） １２３λ−ス貨ゲ一 と キ２ 図

Claims (3)

【特許請求の範囲】
1. （１）第１導電性を有するシリコン基板もしくはシリコ
   ンエピタキシャル層上に、シリコンとゲルマニウムの混
   晶層を有し、かつ該混晶中に第２導電性不純物層を有し
   、かつ該シリコンとゲルマニウムの混晶層上に第１導電
   性不純物を有するシリコン層を有し、該シリコン層とシ
   リコンとゲルマニウムの混晶層の界面にｐ−ｎ接合を形
   成する姿態のヘテロ接合を有するバイポーラトランジス
   タに於いて、前記シリコンとゲルマニウムの混晶中に含
   まれるゲルマニウム濃度が、該混晶層とその上の前記シ
   リコン層の界面に向けて、順次高くなる姿態に前記シリ
   コン基板もしくは前記シリコンエピタキシャル層上に形
   成される構造を有することを特徴とする半導体装置
2. （２）請求項１記載の混晶層を形成する手段として、シ
   リコン基板もしくはシリコンエピタキシャル層にゲルマ
   ニウムを化学気相成長し、その後熱拡散によりゲルマニ
   ウムを拡散する工程を用いることを特徴とする半導体装
   置の製造方法
3. （３）請求項１記載の混晶層を形成する手段として、シ
   リコン基板もしくはシリコンエピタキシャル層に分子線
   エピタキシー法によりゲルマニウムの濃度が上部の層ほ
   ど高くなるようにシリコンとゲルマニウムの混晶層を形
   成する工程を用いることを特徴とする半導体装置の製造
   方法