JP2007324447A - 電子部品搭載用基板、電子部品および電子装置 - Google Patents

Abstract

【課題】長期にわたり表面酸化を防止することができ、フラックスレス、低温で接続可能、かつ微細パターン形成が可能なはんだ膜を提供する。
【解決手段】基材１と、この基材に形成されたメタライズ層２〜４と、このメタライズ層４表面の一部に形成されたＢｉ−Ｓｎを主成分とするはんだ部５とからなる電子部品搭載用基板３００または電子部品において、前記Ｂｉ−Ｓｎを主成分とするはんだ部５表面にＡｇ膜６が形成することで、表面酸化を防止する。またＡｕメタライズ層１２またはＡｕバンプと接続することで、Ａｕ−Ｓｎ化合物部１３とＢｉリッチ部１４を形成し、接続部の耐熱性を向上させる。
【選択図】図２

Description

本発明は、メタライズ層上にはんだ膜を形成した電子部品搭載用基板、接続部にはんだ膜を形成した電子部品およびそれらを用いた電子装置に関する。

基板および電子部品の電極にはんだ部を形成し、このはんだ部を用いて電子部品を接続することは、多くの製品で実施されている。
その第１例は、ヒートシンクとなるセラミック基板上に、電極となるメタライズ層を形成し、このメタライズ層上にはんだ膜を形成するヒートシンク基板である。この基板のはんだ膜に、ＣＤ、ＤＶＤ等の光記録用あるいは通信用の光素子の電極メタライズ層が押し付けられ、その状態ではんだを溶融させて接続が行われる。セラミック基板へのはんだ供給方法は、セラミック基板表面に形成された電極メタライズ層上に、フォトリソグラフィー技術を用いてレジストによるパターンを形成し、その後、蒸着、スパッタなどの方法ではんだ膜を形成し、レジストと余分なはんだを取り除いてパターンを形成するリフトオフ法が好適である。他には、セラミック基板上に電極メタライズ層を形成し、めっき法によりはんだ膜を形成することもある。

第２例は、ベースとなる基板上にはんだを供給し、この上に半導体チップを載せて接続する半導体パッケージである。半導体チップの回路形成面を上にするフェースアップ実装では、半導体チップのダイボンディング工程がこれに該当する。この場合、ダイボンディング後、半導体チップ上面の電極から、リードフレームへワイヤーボンディングにより接続を行い、全体を樹脂でモールドする構造が一般的である。この場合のはんだ供給方法は、ベース基板上にはんだペーストを印刷する、またはシート状のはんだ剤をベース基板に載せるものである。

第３例は、半導体パッケージ内におけるフェースダウン実装である。ベースとなるセラミック基板、ビルドアップ基板、メタルコア基板等の上にはんだを供給し、リフローによりはんだバンプを形成する。その上に、半導体チップの回路形成面を下にして、半導体チップの電極をはんだバンプに押し当てて接続する。その後、全体を樹脂でモールドする。半導体チップと基板は電気的に接続されており、基板内の配線により、基板下面の電極へ信号が取り出される構造となっている。

この第３例では、基板側へのはんだパターン形成が、マスクなどを用いたはんだペーストの印刷では難しくなってきている。その理由は、半導体チップの電極は、微細な幅、間隔で形成されており、これに対応する基板側の電極にも同様の幅、間隔が求められており、このような電極幅、間隔に対して、はんだペーストを印刷するのは容易ではないからである。近年、基板の電極メタライズ層上に粘着剤を付着させ、この上にはんだの微粉末を付着させてからリフローを行い、はんだバンプを形成する技術が開発されている。

以下、実施例で参照する非特許文献を挙げておく。ここで、非特許文献１は熱化学分野の教科書である。非特許文献２は金/錫薄膜の相互拡散に関する論文である。非特許文献３と非特許文献４は、それぞれ３元合金系と２元合金系の状態図のハンドブックである。

O. Kubachewski et al. "MATERIALS THERMOCHEMISTRY"、Sixth Edition, 1993年4月、P258、Pergamon Pr S. Nakahara et al. "ROOM TEMPERATURE INTERDIFFUSION STUDIES OF Au/Sn THIN FILM COUPLES"、Thin Solid Films,‘84(1981)185-196、Elsevier Sequoia P. Villars et al. "Handbook of Ternary Alloy Phase Diagrams"、ASM International T. Massaski et al. "Binary Alloy Phase Diagrams"、Second Edition、ASM International

本発明が解決しようとする課題について適用製品毎に説明する。
第１例では、近年、高出力でサイズの大きな光素子をセラミック製のヒートシンク基板に実装することが多くなっている。この場合の第１の課題は、光素子の発熱量が大きくなることから、ヒートシンクへの高い放熱性を確保することが挙げられる。すなわち、はんだ接続部に大きなボイド、濡れ不良などが存在すると、放熱性が低下して、光素子の発光効率が低下してしまうので、はんだの濡れ性を確保することが重要である。第２課題は、光素子への残留応力の低減である。従来、特に通信用の光素子の実装にはクリープ特性に優れた硬いＡｕ−２０Ｓｎが使用されていた。しかし、光記録用の電子製品においては、光素子への残留応力を低減して、信頼性を向上させることが求められる。このためには、はんだ自体が軟らかく、応力緩和できる特性を有するか、あるいは接続温度が低く、接続後に発生する残留応力が小さくなる必要がある。その他の課題は、接続後の信頼性である。接続後に加熱工程がある場合に、接続部が劣化しないこと、そして、その後の長期稼動において、接続部が極端な劣化を引き起こさないことが重要である。

第２例は、半導体パッケージ内における半導体チップのダイボンディングであり、特に接続部の耐熱性が第１課題である。樹脂モールドした半導体パッケージを、Ｓｎ−Ａｇ−ＣｕなどのＰｂフリーはんだで別の基板に実装する場合、２４０〜２６０℃に加熱されるので、ダイボンディング部には、この加熱に耐えることが要求される。また、半導体チップで発生した熱を放熱させるために、ダイボンディング部にはボイドが少ないことが望ましいので、はんだの濡れ性の確保が第２の課題である。

第３例は、半導体パッケージ内における半導体チップの基板上への接続であり、まず、はんだの供給方法が第１の課題である。すなわち、半導体チップに形成された微細な電極幅、間隔で、はんだを基板か、半導体チップか、どちらかに供給しなければならない。当然、接続時にはブリッジなどの不良が発生しないことが求められる。さらに接続部にボイドが存在すると、後の稼動時の温度サイクルなどで断線の原因となるので、はんだの濡れ性の確保が第２の課題である。そして、両者の接続後、全体が樹脂モールドされ、プリント基板等にＰｂフリーはんだで接続されるので、半導体チップと基板の接続部の耐熱性が第３の課題である。さらに、稼動時の温度サイクル、高温環境に耐えることが、第４の課題である。

以上をまとめると、本発明は（１）はんだが高い濡れ性を有すること、（２）はんだ自体に残留応力を緩和できる特性、すなわち軟らかく変形できるか、あるいは低い温度で実装できる特性が備わっていること、（３）微細なパターンにはんだを供給することが可能であること、（４）接続後のはんだ部の耐熱性が高いこと、（５）接続後の製品稼動時に、温度サイクル等で接続部が簡単に破断に至らず、十分な信頼性を有すること、（６）接続後の製品稼動時に、高温環境にさらされても、接続部が極端な劣化を起こさず、十分な信頼性を有すること、後述する（７）課題のうち、の少なくとも一つを解決することにある。

以上のように背景技術に対する課題をまとめたが、今後、電子製品の実装には、益々、小形化、高密度化が求められる。特に、ＳｉＰ（System in Package）と呼ばれる実装形態は、小形・高密度実装を実現する一つの有力な構造であるが、この分野では、異なる役割を有する半導体チップを積層して、高密度実装を実現している。これまでは、例えば、半導体チップをフェースアップで基板上に複数積層し、それぞれをワイヤーボンディングで基板上に接続して、各半導体チップ間の電気的接続を得る構造が開発されている。しかし、更なる高密度実装を実現するためには、ワイヤーボンディングを使用する構造は、パッケージ寸法が大きくなるし、高速での動作にも不利な場合がある。そこで、半導体チップに貫通電極を形成し、回路形成面と反対側に形成した電極を連結させ、半導体チップを積層する構造が考えられる。この場合、数１０マイクロメートルから、将来的には数マイクロメートルレベルの幅、間隔の電極を接続することが必要と考えられる。

上記の場合、半導体チップの積層は、切断後の個別のチップの積層、あるいはウェハ状態での積層が考えられる。いずれの場合も、上記課題のうち特に課題（１）（３）（４）（５）（６）が重要である。課題（２）は、半導体同士（例えばＳｉ同士）の接続（積層）となるので、この部分では大きな課題とならないことが予測される。

また、以上に述べたような光素子や半導体チップの接続、積層においては、従来用いられていた、はんだの濡れ性改善の有力な手段、すなわち、はんだ表面酸化膜を還元するフラックスを使用することはできない。光素子の場合は、フラックスの洗浄工程で特性劣化を起こす懸念があるし、半導体チップの接続では、微細な幅、間隔の電極を接続するので、フラックスの洗浄液が十分に電極間、チップ間に入りきらず、フラックス残渣が残ってしまう懸念がある。これは、配線部を腐食させ、電子部品の故障の原因になる可能性がある。したがって、上記六つの課題に加え、本発明が解決しようとする課題には、（７）フラックスレスで接続可能なはんだを供給すること、が挙げられる。

上記課題の少なくとも一つを解決するために、本発明では、基板、あるいは電子部品の電極メタライズ層上に、ＢｉとＳｎを主成分とするはんだ（以下、Ｂｉ−Ｓｎはんだ）膜を形成し、その上にＡｇ膜、あるいはＡｇ／Ａｕの二層膜を形成する。これ以外には、Ｂｉ−Ｓｎはんだ部の表面近傍をＢｉリッチ層として、その上にＡｕ膜、あるいはＡｇ膜、あるいはＡｇ／Ａｕの二層膜を形成する。Ｂｉ−Ｓｎはんだ部のＢｉ濃度は、２１重量％以上９９．９重量％以下（以降、重量％をｗｔ％と表記する）とする。はんだ膜の形成は、フォトリソグラフィー技術による微細なマスクパターン形成後、蒸着、またはスパッタにより行う。

以下に、上記手段により、上記（１）ないし（７）の課題が解決される根拠を示す。
はんだの濡れ性を阻害する最大の要因は、はんだ表面に形成される酸化膜である。特にＳｎを主成分とするはんだにおいては、Ｓｎ酸化物が表面に形成され、はんだの濡れ性を低下させる。本発明では、Ｂｉ−Ｓｎはんだ部表面にＡｇ膜、Ａｕ膜またはＡｇ／Ａｕの二層膜を形成する。Ａｇ、Ａｕは共に、大気中で酸素により酸化されない金属である。したがって、Ｂｉ−Ｓｎはんだ部の酸化を防止することができ、高い濡れ性を実現するとともに、フラックスを使用せずに接続を行うことが可能である。（１）および（７）が、上記により解決される。

本発明では、Ｂｉ−Ｓｎはんだ部のＢｉ濃度を２１ｗｔ％以上９９．９ｗｔ％以下としている。これは、Ｂｉ−Ｓｎ共晶が現れる組成範囲である。すなわち、Ｂｉ濃度が２１ｗｔ％以上９９.９ｗｔ％以下では、共晶温度１３９℃で、必ずはんだの一部が溶融するので、接続を行うことができる。したがって、接続温度を、従来のＰｂフリーはんだの２４０〜２６０℃に比べて大幅に低下させることが可能である。接続温度を下げた分、接続後の残留応力を低減することができるので、（２）の課題は解決される。またＢｉ−Ｓｎはんだそのものの変形も、残留応力を緩和させる働きを有する。

本発明では、はんだの供給を、フォトリソグラフィー技術によるマスクパターン形成と、蒸着あるいはスパッタによるはんだ膜形成により行う。したがって、課題（３）は解決される。

課題（４）に対しては、Ｂｉ−Ｓｎはんだ部は、共晶を含むので、必ずはんだの一部は１３９℃で溶融するので、この状態では、接続部の耐熱性が高いとは言えない。しかし、このはんだと、Ａｕメタライズ層あるいはＡｕバンプを接続する際には、ＳｎとＡｕの反応によりＡｕ−Ｓｎ化合物が生成し、高融点なＡｕ−Ｓｎ化合物（例えばＡｕＳｎ：融点４１９℃）とＢｉによる接続組織を形成することが可能である。Ｂｉは２７１℃の融点であるので、Ａｕ−Ｓｎ化合物とＢｉの接続組織であれば、低い接続温度で高い耐熱性を実現することも可能であり、課題（４）が解決される。また、このような状態は、半導体チップの稼動時の高温環境において、Ｓｎ、Ａｕ、Ｂｉ等の拡散に対して安定な接続組織であり、（６）も解決される。

課題（５）は、光素子をヒートシンク基板へ接続する場合は、ヒートシンク基板の熱膨張率をできるだけ光素子の熱膨張率に合わせるので、温度サイクルによる接続部の劣化はほとんどなく解決される。また、半導体チップを基板上へ接続する場合には、温度サイクルによる歪みが接続部に発生するが、チップサイズ、基板の材質などを最適化して構造設計することで、接続部に高い信頼性を持たせることは可能である。さらにＳｉの半導体チップを積層する場合には、接続部の上下の材質がＳｉであり熱膨張率が同じであるため、接続部には大きな歪みが発生しない。したがって、温度サイクルで接続部が破断しないので、課題（５）を解決することができる。
以上のように解決手段を述べたが、各々の実施例で異なる部分があるので、詳細は実施例で述べる。

本発明に拠れば、上述した課題の少なくとも一つが解決できるので、はんだ付け部の信頼性に優れた電子部品搭載用基板、電子部品および電子装置を提供できる。

以下本発明の実施の形態について、実施例を用い図面を参照しながら説明する。なお、実質同一部分には同じ参照番号を振り、説明は繰り返さない。

実施例１を図１ないし図３を用いて説明する。実施例１は、光素子を実装するためのヒートシンク基板とはんだ部の構造に関するものである。ここで、図１ははんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。図２は光素子を実装したセラミック基板と光素子の断面図である。図３はＡｕ−Ｂｉ−Ｓｎの三元平衡状態図の２００℃における等温断面図である。なお、図３は非特許文献３に記載の等温断面図に補助線を加えたものである。

図１において、電子部品搭載用基板３００Ａは、セラミック基板１の上下面に、接着層としてのＴｉ層２、バリア層としてのＰｔ層３、はんだ接続のためのＡｕ層４が形成されている。上面側には、さらにその上にＢｉ−Ｓｎはんだ部５と、その上に酸化防止のためのＡｇ膜６が形成された構造である。

セラミック基板１には、ＳｉＣ、ＡｌＮなどのセラミックが、高絶縁、高放熱で、かつＧａＡｓ光素子に近い熱膨張率を有し好適である。Ｔｉは０．１μｍ、Ｐｔは０．２μｍ、Ａｕは０．２μｍなどの厚さとすることができる。セラミック基板１の下面にも、Ｔｉ／Ｐｔ／Ａｕメタライズ層を形成しているのは、ヒートシンク基板を別のパッケージにはんだ付けできるようにするためである。Ｂｉ−Ｓｎはんだ部５の厚さは、３μｍ〜５μｍ程度の厚さが好適で、Ａｇ膜は０．１μｍ程度の厚さで、酸化防止能力を発揮する。また、Ｂｉ−Ｓｎはんだ部５の組成は、Ｂｉ濃度５７％の共晶とした。Ｂｉ濃度の上限、下限の規定については、実施例３で詳細に説明する。

次に、これらのメタライズ層およびはんだ膜の製造プロセスに関し説明する。まず、Ｔｉ／Ｐｔ／Ａｕメタライズ層は、蒸着、あるいはスパッタにより、セラミック基板１上に形成され、フォトリソグラフィー技術によるレジストのマスクパターンを形成後、ミリング処理によってメタライズ層のパターン形成が行われる。次に、フォトリソグラフィー技術により、再び、レジストによるはんだのマスクパターンが形成され、Ｂｉ−Ｓｎはんだ部５およびＡｇ膜６が、蒸着、あるいはスパッタで形成される。リフトオフにより余分なＢｉ−Ｓｎはんだ部５とＡｇ膜６が除去され、洗浄によりレジストが除去されて、セラミック基板１上にはんだパターンが形成される。最後に固片に切断されると、断面構造が図１の状態になる。

図２において、ＧａＡｓ光素子１０には、Ｔｉ/Ｐｔメタライズ層１１およびＡｕメタライズ層１２が形成されている。これを、ヒートシンク基板１のＡｇ膜６上に押し当て、Ｂｉ−Ｓｎの共晶温度１３９℃以上に加熱することで、Ｂｉ−Ｓｎが完全に溶融し、直ちにＡｇ膜６もＢｉ−Ｓｎ中に溶融して、Ｂｉ−Ｓｎ−Ａｇ融体が、Ａｕメタライズ層１２に濡れ広がる。この時、はんだ中のＳｎと、メタライズ層のＡｕの結合力が強いため、ＡｕとＳｎが化合物を形成する。温度に依存するが、１６０〜１８０℃で、数十秒から１分程度も加熱すれば、はんだ中のＳｎがほぼ完全にＡｕメタライズ層１２と反応し、図２のように、はんだの中心にＢｉリッチ部１４と、その上下にＡｕ−Ｓｎ化合物部１３が形成される。ここで、ＡｇはＢｉリッチ部１４あるいはＡｕ−Ｓｎ化合物部１３に固溶した状態となっている。

実施例１に拠れば、（１）Ａｇ膜６によりＢｉ−Ｓｎはんだ部５の酸化が防止され、濡れ性が良い。（２）接続温度が１６０〜１８０℃程度でよく、Ａｕ−２０Ｓｎ（融点２７８℃）、Ｓｎ−Ａｇ−Ｃｕ（融点２１７℃）などに比べて低いので、接続後の残留応力は、これらに比べてかなり低い。（３）フォトリソグラフィー技術を用いるので微細パターンを形成できる。（４）接続によりＡｕ−Ｓｎ化合物部とＢｉリッチ部に変化するので、再び共晶温度１３９℃以上の接続温度に加熱しても、完全には溶融せず、耐熱性が高い。（５）ＧａＡｓ光素子とセラミック基板１の熱膨張率がほぼ一致しているので、温度サイクルによる歪みが小さく、信頼性が高い。（６）はんだ中のＳｎが既に、ＧａＡｓ光素子１０のＡｕメタライズ層１２と反応しているので、高温状態に置かれても、接続部におけるＳｎやＡｕの拡散が、これ以上進行しない。したがって、カーケンダルボイドなどが大量に発生して、接続部が極端な劣化を生じることがない。（７）Ａｇ膜６により表面酸化が防止されているので、フラックスレスでも問題なく接続することができる。以上のように、実施例１の構造とすることで、信頼性の高いヒートシンク基板への光素子接続を実現することができる。

ここで、カーケンダルボイドは、異種金属の相互拡散において、拡散速度に違いがあるとき、見かけ上一方向に拡散している様に見え（カーケンダル効果）、拡散速度の速い金属中に発生するボイドである。カーケンダルボイドが成長するとクラックに発展し、はんだ接合が破壊される虞がある。

以下に、実施例１の構造で、上記に述べた効果が得られることを金属学的に説明する。

まず、Ａｇ膜により、酸化防止効果が得られることについて説明する。酸化防止膜と言えば、基板電極へのフラッシュＡｕめっきなど、Ａｕが代表的な金属である。Ａｇは、Ａｕよりも酸化されやすい性質を持つが、大気中の酸素により酸化されない金属である。

Ａｇの通常の酸化反応は、次の化学式で表される。
２Ａｇ＋１/２Ｏ_２ → Ａｇ_２Ｏ （１）
この反応式が、どのような温度、酸素分圧で右方向へ進むかは、この反応のギブスの自由エネルギーから計算することができる。

ギブスの自由エネルギーΔＧは、エンタルピーΔＨとエントロピーΔＳと絶対温度Ｔを用いて、次のように表される。
ΔＧ＝ΔＨ−ＴΔＳ
非特許文献１より、標準状態２５℃におけるΔＨ^０＝３１．１ｋＪ/ｍｏｌ、ΔＳ^０＝１２０．９Ｊ/Ｋ/ｍｏｌである。これより標準状態２５℃におけるＡｇ２Ｏの標準生成自由エネルギーは、
ΔＧ^０＝３１．１−２９８×０．１２０９
＝−４．９２８２ ｋＪ/ｍｏｌ
となる。これを元に、Ａｇ２Ｏの生成/分解の酸素分圧の境界、すなわち解離圧を求める。

ΔＧ＝ΔＧ^０+ＲＴｌｎＫ （２）
Ｋ＝ａ_{（Ａｇ２Ｏ）}/（ａ^２ _（Ａｇ）×ＰＯ_２） （３）
Ｒは気体定数、Ｋは平衡定数で（３）式のように表され、ａはそれぞれの活量、ＰＯ_２は酸素分圧である。Ａｇ_２Ｏの解離圧では、（２）式の左辺のΔＧ＝０、（３）式のａ_{（Ａｇ２Ｏ）}＝１、ａ^２ _（Ａｇ）＝１、より、
ΔＧ^０＝ＲＴｌｎＰＯ_２
したがって、先に求めたΔＧ^０と、気体定数Ｒ＝８．３１４ｋＪ/Ｋｍｏｌ、温度２９８Ｋ（２５℃）を用いてＰＯ_２を計算すると、
ＰＯ_２＝０．９９８ 気圧（ａｔｍ）
となる。大気圧１ａｔｍ中の酸素濃度は２１％なので、酸素分圧は０．２１ａｔｍとなり、Ａｇ_２Ｏの解離圧より小さい。したがって、２５℃の大気中では、Ａｇは酸化されないことになる。以上より、Ａｇ膜を形成することで、Ａｇ自身が大気中２５℃でも酸化されないので、酸化を防止する効果があることがわかる。

次に、水分の存在する環境下におけるＡｇ膜による酸化防止効果について述べる。基板や電子部品は、通常、クリーンルーム内で製造され、湿度を低く一定に保ったデシケータ内で保管される。したがって、デシケータ内での水分による酸化は無視できるが、洗浄工程などの洗浄液中に水分が含まれる場合、はんだ表面の腐食（酸化）が懸念される。

図１において、Ｂｉ−Ｓｎはんだ部の上に、Ｂｉ、Ｓｎよりも貴な金属であるＡｇが接触しており、側面においてＢｉ−Ｓｎはんだ部が露出した構造になっている。この側面でのＢｉ−Ｓｎはんだ部の露出した構造は、リフトオフ工程によって形成することができる。水分による腐食が進行する場合、いわゆる電池反応により、側面の露出している、より卑な金属であるＳｎが一方的にイオン化されることになる。したがってＳｎが残っている限り、Ａｇは腐食を受けない。すなわち、側面の一部のみが腐食（酸化）され、接続面のほぼ全体を占めるＡｇ膜の表面は酸化されないことになる。以上より、Ｂｉ−Ｓｎはんだ部を溶融させて光素子を接続する場合、接続を阻害する酸化膜は側面の一部に存在するのみで、ほとんど悪影響を与えないので、Ａｇ膜によりはんだ部表面の酸化を防止して、高い濡れ性を実現することができる。

次に、Ｂｉ−Ｓｎはんだ部５の上に形成したＡｇ膜６の酸化防止効果の持続性について以下に説明する。特に、本実施例においては、Ｂｉ−Ｓｎはんだ部５の表面に、直接Ａｕ膜を形成しない理由を併せて説明する。

既に述べたように、酸化防止層として通常使用される金属はＡｕである。しかし、本実施例においては、Ｂｉ−Ｓｎはんだ部の表面にそのままＡｕ膜を形成するのを避けている。Ｓｎ主体のはんだ表面にＡｕ膜を形成した場合、ある程度の酸化防止効果が得られるが、問題はその酸化防止効果の持続性である。

ＡｕとＳｎの相互拡散はかなり速いことが、非特許文献２において報告されている。非特許文献２は、特にＳｎ中へのＡｕが速いことが示されている。この報告を元に考えると、共晶などの組織を形成したＢｉ−Ｓｎはんだ上に直接Ａｕ膜を形成すると、比較的温度の高い環境に放置された場合、Ｓｎ中にＡｕが拡散して、酸化防止層としてのＡｕ膜が時間の経過と共に消失してしまう懸念がある。

発明者らは、このような問題を解決すべく検討を行い、上記に詳細に述べたようにＡｇ膜が酸化防止効果を発揮すること、そしてＡｇ膜の酸化防止効果が長期にわたって継続することを明らかにした。Ｓｎ主体のはんだ上にＡｇ膜を形成した場合の酸化防止効果に関しては、本願の出願時点で未公開であるが特願２００５−１２６０８０号に開示している。

本実施例では、Ｓｎが含まれるはんだ部の表面に、そのままＡｕ膜を形成する構造を採用していない。これは、ＡｕとＳｎとの拡散速度が大きいためである。しかし、はんだ部の表面をＢｉリッチ層として、その表面にＡｕ膜を形成することで、Ａｕ膜のＳｎ中への拡散を抑制することができる。またＢｉ−Ｓｎはんだ部の表面にＡｇ膜を形成し、その上にＡｕ膜を形成しても、Ａｇ膜が拡散バリアとして作用するので、ＡｕのＳｎ中への拡散を抑制することができる。これらの点については以降の実施例で述べる。

最後に、Ａｕメタライズ層とＢｉ−Ｓｎはんだ部の接続時の反応挙動について詳細に説明する。なお、Ａｇは微量なのでここでは無視して、Ａｕ−Ｂｉ−Ｓｎの三元系で考察する。

図３において、Ｂｉ−ＳｎはんだとＡｕメタライズ層との接続では、Ｂｉ−Ｓｎはんだ中にＡｕが溶解する。２００℃に加熱したとすると、図３のＢｉ−Ｓｎ共晶の組成から、Ａｕへ向かって、矢印のようにはんだの組成が移動する。最初は、領域１０２の液相（Ｂｉ−Ｓｎ主成分の液体）からスタートし、領域１０９のＡｕＳｎ_２／液相／Ｂｉ相共存領域、領域１１０のＡｕＳｎ_２／Ｂｉ相／液相共存領域を順に通過し、斜線部の領域１１１のＡｕＳｎ／ＡｕＳｎ_２／Ｂｉ相共存領域に至る。この時点で完全に液相が消失し、固体のＡｕ−Ｓｎ化合物とＢｉのみになる。この時のＡｕ濃度は、図３中の点線より、２１ａｔ％程度である。

これ以上のＡｕ濃度では、図３のように２００℃でも液相は発生しない。１３９℃以上２００℃以下では、液相の消失するＡｕ濃度は変化するが、概ね１０ａｔ％〜２０ａｔ％で液相は消失する。したがって、Ｂｉ−Ｓｎはんだ中のＡｕ濃度がこのような濃度に達するまで加熱を行えば、はんだ接続部の耐熱性を高めることができる。なお、Ａｕは極めてはんだ中への溶解速度が速い金属であり（したがって濡れ性を確保する表面層としてフラッシュＡｕめっき層などで使用されている）、１６０℃程度の低い接続温度でも溶解が進行する。したがって、上記のような組成の変化が起こる。また、完全に液相が消失するレベルまで到達しなくても、はんだ部のほぼ全体がＡｕ−Ｓｎ化合物とＢｉリッチ部になれば、残る液相はわずかであり、その後の加熱工程で問題にならないように調整することが可能である。

実施例２について、図４を用いて説明する。ここで、図４は、はんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。実施例２では、Ａｇ膜６の表面にＡｕ膜７が形成されている。実施例１で述べたように、Ｂｉ−Ｓｎはんだ部５の表面に直接Ａｕ膜７を形成すると、接続前に高温環境に曝されると、ＡｕがＳｎ中へ拡散して、Ａｕ膜７が消失する可能性がある。そこで実施例２の電子部品搭載用基板３００Ｂでは、Ａｇ膜６により、ＡｕのＳｎ中への拡散を抑制している。この場合の構成は、Ｂｉ−Ｓｎはんだ部５の厚さが３〜５μｍ、Ａｇ膜が０.１μｍ、Ａｕ膜が０.１μｍである。またこのような膜構成にすることで、１３９℃以上に加熱した時に、Ａｇ膜６およびＡｕ膜７が、Ｂｉ−Ｓｎはんだ部５に直ちに溶融して、光素子などを接続することができる。

実施例３について、図５ないし図９を用いて説明する。ここで、図５ないし図７は、はんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。図８および図９は、Ｂｉ−Ｓｎの二元平衡状態図である。なお、図８および図９は、非特許文献４から引用した。

実施例３は、Ｂｉ−Ｓｎはんだ部５に工夫を加えることで、ＡｕのＳｎ中への拡散を抑制する。図５の電子部品搭載用基板３００Ｃは、Ｂｉ−Ｓｎはんだ部５について、先にＢｉ−Ｓｎ合金部９、その後、Ｂｉリッチ層８を形成して、その上にＡｕ膜７を形成する。このような構造とすることで、Ｂｉリッチ層により、Ａｕ膜７のＳｎ中への拡散を抑制することができるので、はんだ表面の酸化の進行を抑制することができる。

図６の電子部品搭載基板３００Ｄは、Ｂｉリッチ層８の表面にＡｇ膜６を形成している。また、図７の電子部品搭載基板３００Ｅは、Ｂｉリッチ層８、Ａｇ膜６、Ａｕ膜７の順で酸化防止層を形成することもできる。

これらの実施例３では、Ｂｉ−Ｓｎはんだ部の形成は、蒸着またはスパッタを用いるので、予め元の金属の組成を調整することで、容易にＢｉ−Ｓｎはんだ部の組成を制御できる。成膜においては、Ｂｉ−Ｓｎ合金部９の組成を予め共晶組成よりもＳｎリッチにしておき、その上にＢｉリッチ層８を形成する。１３９℃以上の加熱により溶融すると、両者が混合し、Ｂｉ−Ｓｎ共晶組成の液相とすることが可能である。

以上説明した実施例１ないし実施例３で、Ｂｉ−Ｓｎはんだ部の表面酸化を防止し、接続する相手側の電子部品のＡｕメタライズ層と接続した後に、接続部の耐熱性が向上する接続構造に関して詳細に説明した。ここでは、Ｂｉ−Ｓｎはんだ部の組成選択の方法について、以降の実施例も含め、全実施例に共通のこととして、以下に説明する。

実施例１ないし実施例３では、Ｂｉ−Ｓｎはんだ表面の酸化を防止して接続性を向上させることが可能である。また、Ａｕメタライズ層やＡｕバンプを有する部品との接続により、接続部の耐熱性も向上させることができる。この原理は第一の実施例１で述べた通りであり、接続後にＡｕ−Ｓｎ化合物部とＢｉリッチ部を形成するものである。逆に、はんだ中に含まれるＳｎが非常に多い場合、Ｂｉ−Ｓｎはんだ部の融点が上昇してしまい、接続温度を高めに設定せざるを得なくなる。そこで、Ｂｉ−Ｓｎ共晶が含まれる組成範囲、すなわち、Ｂｉ濃度２１ｗｔ％以上９９．９ｗｔ％以下とする。この組成範囲で、実施例１ないし実施例３の効果が得られることを以下に金属学的に説明する。

図８を参照して、Ｂｉ濃度２１ｗｔ％以上とすることで、１３９℃で液相が生成することがわかる。基板と部品との接続温度は、融点の２０℃〜４０℃程度、多少高めならば５０℃程度高い温度を選択するのが一般的である。したがって、１３９℃で溶融するＢｉ−Ｓｎはんだならば、例えば１６０℃〜１８０℃、多少高めで１９０℃などが典型的な接続温度と言える。なお、図８の領域２０１はＢｉ−Ｓｎ共存領域、領域２０２はＳｎ／液相共存領域、領域２０３はＢｉ／液相共存領域である。

接続を行う際の接続性には、はんだ中の液相の量が影響する。固体と液体が混ざった、シャーベット状態のはんだでも接続は可能であり、経験的には、概ね５０％以上の液相が存在すれば、接続可能である。図９を参照して、Ｂｉ２１ｗｔ％において１９０℃に加熱すれば、１９０℃の横線がＳｎ／液相共存領域２０２を横切る長さをａ、２１ｗｔ％で区切られた左側をｃ、右側をｂとすれば、ｃ／ａの液相、ｂ／ａの固相が生成し、ｃ≒ｂなので、約５０％の液相ができている。従って、基板と部品との接続可能である。これより、Ｂｉ濃度の下限の２１ｗｔ％で、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−ＺｎなどのＰｂフリーはんだに比べ、低温での接続が可能である。

次にＢｉ濃度に上限を９９.９ｗｔ％にする理由を説明する。図８より、１３９℃で溶融するＢｉ−Ｓｎ共晶は、Ｂｉが９９.９ｗｔ％まで存在することがわかる。例えば、電極メタライズ層上にＢｉ層を形成し、その表面にＢｉ−Ｓｎ合金層を形成すれば、１３９℃でＢｉ−Ｓｎ合金層を溶融させて接続を行うことができる。そしてＢｉ層とＢｉ−Ｓｎ合金層のトータルの組成は、各膜厚を設計することで決定できる。すなわちＢｉ層を厚く、Ｂｉ−Ｓｎ合金層を薄く形成すれば、トータル組成がＢｉ９９.９ｗｔ％であっても、接続温度１９０℃などで接続可能である。したがって、実施例１ないし実施例３では、Ｂｉ濃度の上限を９９.９ｗｔ％とする。

実施例４について図１０および図１１を用いて説明する。実施例４は、半導体チップのダイボンディング部の接続に関するものである。ここで、図１０はダイパッドと半導体チップを説明する断面図である。図１１は半導体装置を説明する断面図である。

図１０に示すダイパッド４００は、ベース基板２１の片方の表面に、電極２２が形成され、その表面の一部に、Ｂｉ−Ｓｎはんだ部２３およびＡｇ膜２４が形成されている。一方、半導体チップ２５のダイボンディング面には、Ｔｉ/Ｎｉメタライズ層２６とＡｕメタライズ層２７が形成されている。半導体チップ２５の上面には、回路部３４が形成されており、この回路部とつながる電極パッド２８が形成されている。Ｂｉ−Ｓｎはんだ部２３およびＡｇ膜２４は、これまでの実施例と同様にフォトリソグラフィー技術によるマスクを使用し、蒸着あるいはスパッタにより形成される。

はんだ部のパターン形成は、フォトリソグラフィー技術によるレジストのマスクパターン以外にも、メタルマスクなどが適用できる。どのような材料のメタルマスクを使用するかは、要求される精度と、はんだパターン形成時の温度と、基板とメタルマスクの線膨張係数の差に依存する。ベース基板がセラミックの場合、メタルマスクの材料は線膨張係数の小さいモリブデン等が好適である。ベース基板が金属の場合、メタルマスクの材料は同じ金属が好適である。

最もパターンの精度が高い方法は、レジストによるマスクパターンと考えられる。しかし、低熱膨張材料によるマスク形成が可能な場合などは、この限りではなく、レジスト以外の材料のマスクも適用できる。このことは、全実施例に共通である。実施例４は、ダイボンディング部のはんだパターンであり、比較的、パターン精度が要求されない部分であるので、上記に述べたようなメタルマスクも適用可能である。

半導体チップ２５のＡｕメタライズ層２７を、ベース基板２１のＡｇ膜２４に押し当てて、１３９℃以上に加熱することで、Ｂｉ−Ｓｎはんだ部２３が溶融して、Ａｇ膜２４も直ちに溶解し、Ｂｉ−Ｓｎ−Ａｇ融体が形成され、これがＡｕメタライズ層２７と反応して接続される。

図１１において、半導体装置５００Ａは、ダイパッドと半導体チップをダイボンディングした後に、リードフレーム２９と、電極パッド２８を、ワイヤーボンディング３０で接続し、さらに、樹脂３１でモールドして構成されている。ダイパッドと半導体チップとの接続部は、Ｂｉリッチ部３２とＡｕ−Ｓｎ化合物部３３となっている。Ａｇは元々微量なので、Ｂｉリッチ部３２あるいはＡｕ−Ｓｎ化合物部３３に固溶した状態となっている。このような接続状態になるように加熱を行うことで、実施例１で詳細に述べたように、再び加熱しても、接続部が完全に溶融することはない。図示しないが、Ａｕ−Ｂｉ−Ｓｎ三元状態図を詳細に見ると、２４０℃の再加熱の場合、Ａｕ濃度約３０ａｔ％程度で、再溶融が起こらなくなる。したがって、リードフレーム２９を電気製品のプリント基板などに実装する場合、Ｓｎ−Ａｇ−Ｃｕ系はんだなどを用いることが考えられるが、接続温度２４０℃〜２６０℃で、Ｂｉリッチ部３２とＡｕ−Ｓｎ化合物部３３が耐えることができる。

なお、図１０の酸化防止のＡｇ膜２４は、実施例１から３で述べたのと同様の構造とすることができる。また、はんだ部がベース基板２１側に形成されているが、Ｂｉ−Ｓｎはんだ部２３およびＡｇ膜２４の形成を半導体チップ２５側に行い、ベース基板２１側にＡｕメタライズ層２７を形成することも可能である。

なお、実施例４では、半導体チップを用いて説明したが抵抗チップ等の電子部品であっても適用可能である。電子部品を搭載する装置は、電子装置である。電子装置は、半導体装置を含む。

実施例５ついて、図１２ないし図１４を用いて説明する。ここで、図１２は、電子基板と半導体チップを説明する断面図である。図１３は半導体装置を説明する断面図である。図１４は電子基板と半導体チップとの接続状態を説明する断面図である。

図１２において、電子基板６００Ａは、基板３６の両面に電極２２が形成され、貫通電極３７によって連結されている。電子基板６００Ａの上表面の電極２２には、フォトリソグラフィー技術を用いて、Ｂｉ−Ｓｎはんだ部２３およびＡｇ膜２４の微細なパターンが形成されている。一方、半導体チップ２５は、図示しない回路部と同一の表面上に、電極パッド２８とＡｕバンプ３５が形成されている。半導体チップ２５を、Ａｕバンプ３５とＡｇ膜２４およびＢｉ−Ｓｎはんだ部２３とが当接するように、電子基板６００Ａに押し当て、１３９℃以上に加熱して接続する。

図１３において、半導体装置５００Ｂは、図１２の接続体全体を樹脂３１でモールドし、基板３５の下面に露出した電極２２の表面にＰｂフリーはんだバンプ３８を形成して構成される。はんだバンプ３８は、はんだ印刷とリフローで形成する。

図１４において、電極パッド２８の表面にＡｕバンプ３５があり、その表面には、Ａｕ−Ｓｎ化合物部３３とＢｉリッチ部３２が形成され、基板３６側の電極２２に接続されている。この接続組織は、これまでの実施例で述べたのと同様の反応による。

図１４の接続組織が形成されるように、加熱時間、温度を調節して接続を行うことで、図１３のＰｂフリーはんだバンプ３８を用いて、電気製品のプリント基板などへ接続する際に、図１４の接続部全体の再溶融を防止することができる。また、はんだ中に含まれるＳｎが、既にＡｕバンプ３５と反応して、Ａｕ−Ｓｎ化合物相３３に変化しているので、これ以上の反応は起こりにくい。したがって、電気製品に組み込まれて稼動している間に、接続部が高温環境にさらされても、ＳｎやＡｕの拡散によるカーケンダルボイドなどが多量に発生することがなく、高い信頼性が得られる。

なお、半導体チップ２５と基板３６の熱膨張率の差により、図１４の接続部に集中する懸念があるが、これは、熱膨張率の差以外にも、半導体チップ２５のサイズ、接続部の高さ、樹脂３１によるモールドの状況なども大きな影響を与える。したがって、歪みによって接続が破断しないように設計を行う。熱膨張率の差の許容度が比較的小さい場合には、半導体チップ２５の熱膨張率に比較的近いセラミック基板、許容度が比較的大きい場合にはビルドアップ基板等を、基板３６として使用することができる。

なお、実施例４と同様に、図１２のＡｇ膜２４を含む接続構造は、実施例１から３で述べたのと同様の構造とすることができる。

実施例６について、図１５および図１６を用いて説明する。ここで、図１５は半導体チップを説明する断面図である。図１６は半導体装置を説明する断面図である。

図１５において、複数の半導体チップ２５が三段積層される前の状態を表している。一番上の半導体チップ２５Ａにおいて、回路部３４と連結した電極パッド２８の表面に、Ｂｉ−Ｓｎはんだ部２３およびＡｇ膜２４が形成されている。電極パッド２８とＢｉ−Ｓｎはんだ部２３とＡｇ膜２４とを合わせ、はんだ形成部４０と称する。

中段の半導体チップ２５Ｂは、貫通電極３９が形成され、回路部３４と反対側の表面にある電極パッド２８と連結されている。この電極パッド２８の表面には、Ａｕバンプ３５が形成されている。下面の電極部には、はんだ形成部４０が形成されている。

一番下の半導体チップ２５Ｃは、上面の電極パッド２８の表面にＡｕバンプ３５が形成され、これが貫通電極３９と連結している。貫通電極３９は、下面の電極パッド２８を介して、回路部３４と連結している。また下面には、電極パッド２８の表面にＡｕバンプ３５が形成されている。これらは、図中の矢印のように、はんだ形成部４０を、Ａｕバンプ３５に押し当てて、Ｂｉ−Ｓｎ共晶の１３９℃以上に加熱することで接続を行う。この接続は、個別の半導体チップで行っても良いが、Ａｇ膜２４で酸化防止されたＢｉ−Ｓｎはんだ部２３の濡れ性が良好であるので、ウェハ状態で積層が可能である。この状態で、これまでの実施例で述べたように、Ｂｉ−Ｓｎはんだ部２３およびＡｇ膜２４は、Ａｕバンプ３５と反応して、Ａｕ−Ｓｎ化合物部およびＢｉリッチ部が形成され、耐熱性が向上している。

図１６において、半導体装置５００Ｃは、図１５で説明した積層体と、実施例５の図１２で説明した電子基板６００Ａに類似の電子基板６００Ｂとを接続し、全体を樹脂３１でモールドした構成である。積層体と電子基板６００Ｂの接続等は、実施例５と同様である。電子基板６００Ｂと半導体チップ２５Ｃの接続部は、Ａｕ−Ｓｎ化合物部３３とＢｉリッチ部３２が形成されている。上述したように、半導体チップ２５の間の接続部も、同様にＡｕ−Ｓｎ化合物部３３とＢｉリッチ部３２となっているが、これは、基板３６との接続前のチップ積層の時点で形成されていたものである。

全てのＢｉ−Ｓｎはんだ２３、Ａｇ膜２４、および接続する相手側のＡｕバンプ３５による接続部は、Ａｕバンプ３５、Ａｕ−Ｓｎ化合物部３３、Ｂｉリッチ部３２に変化しており、再び、１３９℃以上に加熱されても、接続部の劣化は起こらない。したがって、基板３６の下面に、Ｐｂフリーはんだバンプ３８を形成する時、あるいはこのはんだバンプを溶融させて、別のプリント基板などに接続する時の加熱があっても、Ａｕ−Ｓｎ化合物部３３およびＢｉリッチ部３２はほとんど溶融しないので、樹脂３１のモールド内で、断線やショートなどの不良が発生しない。

実施例６では、半導体チップが三段で積層されているが、積層数はこれに限るものではなく、必要に応じて二段にすることも増やすこともできる。二段にする場合は、図１５の中段の半導体チップを省き、上と下の半導体チップを直接接続する。積層数を増やす場合には、中段の半導体チップの数を増やすことで可能である。

以上に述べたような、Ｂｉ−Ｓｎはんだ部２３や、Ａｇ膜２４の形成は、フォトリソグラフィー技術によるマスクパターンと、蒸着あるいはスパッタによる成膜で行われるので、数マイクロメートルレベルの微細な電極幅、間隔に対応して、パターン形成が可能である。したがって、半導体チップの小形・高密度な実装が可能である。もう少し幅および間隔が大きい場合には、メタルマスクなどの適用も可能である。また、Ｂｉ−Ｓｎはんだ部の酸化防止構造は、Ａｇ膜２４の構造に限定されるものではなく、実施例１から３に述べたような各種の構造とすることもできる。なお、上述した各実施例において、Ａｇ膜はＡｇを主成分とする合金でもよい。ここで主成分とは、合金を構成する金属の割合（重量/原子）が最も多い金属成分である。Ｂｉ−Ｓｎを主成分とするはんだとは、はんだを構成する金属の割合（重量/原子）の上位２成分が、ＢｉとＳｎとであるはんだである。

上述した実施例１ないし実施例６により、高い濡れ性を有するはんだ膜が提供され、フラックスを使用せずに光素子、あるいは半導体チップを基板上に接続することが可能となる。また、接続する相手としてＡｕメタライズ層、あるいはＡｕバンプを選択することで、低い接続温度で接続しても、高い耐熱性が得られる。光素子と基板、あるいは半導体チップと基板、あるいは半導体チップと半導体チップ（半導体チップの積層）の接続では、熱膨張をマッチングさせ、サイズ、材質の最適化を図ることで、温度サイクルに対しても高い信頼性を確保することが可能である。

以上より、光素子をヒートシンク基板へ接続する場合、高い接続歩留りを実現し、光素子への残留応力低減により高い信頼性を実現して、安価で信頼性の高い光部品を提供することができる。また半導体チップの接続の場合、微細な電極幅、間隔で接続を行うことができるので、小形で高密度な実装が可能であり、電気製品の小形化、軽量化に貢献することができる。また、半導体チップの積層の場合には、ウェハ状態での積層も可能であり、安価な半導体装置（電子装置）を提供することができる。

はんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。 光素子を実装したセラミック基板と光素子の断面図である。 Ａｕ−Ｂｉ−Ｓｎの三元平衡状態図の２００℃における等温断面図である。 はんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。 はんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。 はんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。 はんだ層を形成したセラミック基板（ヒートシンク基板）の断面図である。 Ｂｉ−Ｓｎの二元平衡状態図である。 Ｂｉ−Ｓｎの二元平衡状態図である。 ダイパッドと半導体チップを説明する断面図である。 半導体装置を説明する断面図である。 電子基板と半導体チップを説明する断面図である。 半導体装置を説明する断面図である。 電子基板と半導体チップとの接続状態を説明する断面図である。 半導体チップを説明する断面図である。 半導体装置を説明する断面図である。

符号の説明

１…セラミック基板、２…Ｔｉ層、３…Ｐｔ層、４…Ａｕ層、５…Ｂｉ−Ｓｎはんだ部、６…Ａｇ膜、７…Ａｕ膜、８…Ｂｉリッチ層、９…Ｂｉ−Ｓｎ合金部、１０…ＧａＡｓ光素子、１１…Ｔｉ/Ｐｔメタライズ層、１２…Ａｕメタライズ層、１３…Ａｕ−Ｓｎ化合物部、１４…Ｂｉリッチ部、２１…ベース基板、２２…電極、２３…Ｂｉ−Ｓｎはんだ部、２４…Ａｇ膜、２５…半導体チップ、２６…Ｔｉ/Ｎｉメタライズ層、２７…Ａｕメタライズ層、２８電極パッド、２９…リードフレーム、３０…ワイヤーボンディング、３１…樹脂、３２…Ｂｉリッチ部、３３…Ａｕ−Ｓｎ化合物部、３４…回路部、３５…Ａｕバンプ、３６…基板、３７…貫通電極、３８…Ｐｂフリーはんだバンプ、３９…接続部、４０…はんだ形成部、４１…Ａｕ−Ｓｎ化合物部とＢｉリッチ部で構成される接続部、１００…Ｓｎ相領域、１０１…Ｓｎ相／液相共存領域、１０２…液相領域、１０３…Ｂｉ相／液相共存領域、１０４…Ｂｉ相領域、１０５…Ｓｎ相／ＡｕＳｎ４共存領域、１０６…Ｓｎ相／ＡｕＳｎ４／液相共存領域、１０７…ＡｕＳｎ４／Ｓｎ／液相共存領域、１０８…ＡｕＳｎ２／ＡｕＳｎ４／液相共存領域、１０９…ＡｕＳｎ２／液相／Ｂｉ相共存領域、１１０…ＡｕＳｎ２／Ｂｉ相／液相共存領域、１１１…ＡｕＳｎ／ＡｕＳｎ２／Ｂｉ共存領域、１１２…Ａｕ／Ｂｉ／ＡｕＳｎ共存領域、２０１…Ｂｉ−Ｓｎ共存領域、２０２…Ｓｎ／液相共存領域、２０３…Ｂｉ／液相共存領域、３００…電子部品搭載用基板、４００…ダイパッド、５００…半導体装置、６００…電子基板。

Claims (12)

1. 基材と、この基材に形成されたメタライズ層と、このメタライズ層表面に形成されたＢｉ−Ｓｎを主成分とするはんだ部とからなる電子部品搭載用基板において、
   前記Ｂｉ−Ｓｎを主成分とするはんだ部表面の電子部品搭載部にＡｇ膜が形成されていることを特徴とする電子部品搭載用基板。
2. 基材と、この基材に形成されたメタライズ層と、このメタライズ層表面に形成されたＢｉ−Ｓｎを主成分とするはんだ部とからなる電子部品搭載用基板において、
   前記Ｂｉ−Ｓｎを主成分とするはんだ部表面の電子部品搭載部がＢｉリッチ層で構成され、前記Ｂｉリッチ層表面にＡｕ膜またはＡｇ膜が形成されていることを特徴とする電子部品搭載用基板。
3. 請求項１または請求項２に記載の電子部品搭載用基板であって、
   前記Ａｇ膜表面にＡｕ膜が形成されていることを特徴とする電子部品搭載用基板。
4. 請求項１または請求項２に記載の電子部品搭載用基板であって、
   前記Ｂｉ−Ｓｎを主成分とするはんだ部のＢｉ濃度が２１重量％以上９９．９％重量以下であることを特徴とする電子部品搭載用基板。
5. 請求項１または請求項２に記載の電子部品搭載用基板であって、
   前記Ａｇ膜はＡｇを主成分とする合金であることを特徴とする電子部品搭載用基板。
6. 基材と、この基材に形成されたメタライズ層と、このメタライズ層表面の一部に形成されたＢｉ−Ｓｎを主成分とするはんだ部とからなる電子部品において、
   前記Ｂｉ−Ｓｎを主成分とするはんだ部表面にＡｇ膜が形成されていることを特徴とする電子部品。
7. 基材と、この基材に形成されたメタライズ層と、このメタライズ層表面に形成されたＢｉ−Ｓｎを主成分とするはんだ部とからなる電子部品において、
   前記Ｂｉ−Ｓｎを主成分とするはんだ部表面がＢｉリッチ層で構成され、
   前記Ｂｉリッチ層表面にＡｕ膜またはＡｇ膜が形成されていることを特徴とする電子部品。
8. 請求項６または請求項７に記載の電子部品であって、
   前記Ａｇ膜表面にＡｕ膜が形成されていることを特徴とする電子部品。
9. 請求項６または請求項７に記載の電子部品であって、
   前記Ｂｉ−Ｓｎを主成分とするはんだ部のＢｉ濃度が２１重量％以上９９．９重量％以下であることを特徴とする電子部品。
10. 請求項６または請求項７に記載の電子部品であって、前記Ａｇ膜が、Ａｇを主成分とする合金であることを特徴とする電子部品。
11. 電子部品を電子基板に実装された電子装置において、
    前記電子基板は、基材と、この基材に形成されたメタライズ層と、このメタライズ層表面に形成されたＢｉ−Ｓｎを主成分とするはんだ部とからなり、前記Ｂｉ−Ｓｎを主成分とするはんだ部表面にＡｇ膜が形成され、
    前記電子部品は、前記電子基板との接続部表面にＡｕメタライズ層またはＡバンプを有することを特徴とする接続部を含む電子装置。
12. 電子部品を電子基板に実装された電子装置において、
    前記電子基板は、基材と、この基材に形成されたメタライズ層と、このメタライズ層表面に形成されたＢｉ−Ｓｎを主成分とするはんだ部とからなり、前記Ｂｉ−Ｓｎを主成分とするはんだ部表面の電子部品搭載部がＢｉリッチ層で構成され、前記Ｂｉリッチ層表面にＡｕ膜またはＡｇ膜が形成され、
    前記電子部品は、前記電子基板との接続部表面にＡｕメタライズ層またはＡバンプを有することを特徴とする接続部を含む電子装置。

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