JP2007192982A - アクティブマトリクス表示装置、およびそのタイミング制御用半導体装置 - Google Patents

Abstract

【課題】 垂直ブランキング期間においてもマトリクス表示装置を駆動するための制御信号をソースドライバに供給し続けるタイミング制御回路において、次フレームに先立って駆動を停止する期間を最小限にしたアクティブマトリクス表示装置を提供する。
【解決手段】 垂直ブランキング期間（Ｔｖ２）内の少なくとも後半の複数の水平周期おいて、ソースドライバ（６〜１３）への画像表示データ（ＲＧＢ−Ｄａｔａ）の読み込みを休止するよう水平スタートパルス（ＳＴＨ）を制御する。さらに、ソースドライバ（６〜１３）に固有のラッチパルス入力禁止期間を包含する所定の期間（２７ａ，２７ｂ）、ラッチパルス（ＬＰ）の出力を消去する。
【選択図】図２

Description

この発明は、垂直ブランキング期間においても、アクティブマトリクス表示デバイスの画像信号線駆動手段に対して、前記デバイスを駆動するための制御信号を供給し続けるアクティブマトリクス表示装置に関するものである。

アクティブマトリクス表示装置、例えば液晶表示装置などの画像表示装置の駆動回路において、垂直走査の有効表示期間と同様に、垂直ブランキング期間においても、画像信号線駆動手段に対して制御信号を送り続けることによって、前記表示デバイスの画像信号線（ソース線）を駆動状態と同様にしておくことは、表示画面上の横方向ラインごとの表示にムラが生じるのを防ぐために有効な手段である。

通常、上記のように垂直ブランキング期間に画像信号線駆動手段に対して制御信号を送り続けるためには、それぞれの制御信号を垂直走査期間中と同じタイミング（周期）、もしくはそれに近いタイミングで送る必要がある。また、垂直ブランキング期間中に発生する水平同期信号が、垂直走査の有効表示期間に発生するそれと同じ、もしくはそれに近いタイミングである必要がある。このため垂直ブランキング期間に擬似的な水平基準信号を生成する水平基準信号生成回路を備えた画像表示装置が周知である。（例えば特許文献１、図６参照）

特開２００３−９１２６６号公報

しかしながら、外部信号源（例えば、コンピュータ本体側など）から入力される同期信号が変動して、この垂直ブランキング期間長が変動すると、垂直ブランキング期間内に表示制御手段から画像信号線駆動手段に送出する制御信号と、垂直ブランキング期間終了後の次フレームの表示期間内にタイミング制御手段から画像信号線駆動手段に送出する制御信号とが競合し、画像信号線駆動手段が誤動作を起こす可能性がある。

そこで、垂直ブランキング期間の最後の部分だけ（凡そ１から２水平周期相当分）駆動制御信号を送らない手法が周知である。（特許文献１、図９参照）

しかし、元来前記表示デバイスの画像信号線を駆動状態と同様にしておく目的で生成した信号を削るのは、その目的達成に対し阻害要因であり、可能な限り短い期間とし必要以上に削る必要はない。特に、垂直ブランキング期間の終了間際の期間で画像信号線の駆動を長期間休止すると、その後の次フレームの垂直走査期間に及ぼす影響が大きい。

また、この手法では、垂直ブランキング期間中の水平周期をカウントするためのカウンタが必要となり、さらに垂直ブランキング期間長は液晶表示装置に信号を入力するシステムによって様々である。そのため、前記カウンタは液晶表示装置に対する様々な入力信号を見積もって、考えられる最大カウント数に対応する必要があり、比較的大規模の回路が必要になる。（特許文献１、図１７）。

また、前記カウンタのカウント値は、次のフレームで用いられることになるため一フレームごとに垂直ブランキング期間長が変動するような外部入力信号に対して、対応できなくなる。

この発明は、上述のような課題を解決するためになされたものである。

この発明に係るアクティブマトリクス表示装置は、マトリクス状に配置された複数の画素と、該画素の各列に配置された複数の画像信号線と、該画素の行に配置された走査信号線と、前記画像信号線に前記画素を駆動するための画像信号を供給する画像信号線駆動手段と、垂直ブランキング期間中においても所定の周期で画像表示制御信号を前記画像信号線駆動手段に送るよう構成されたタイミング制御回路を具備するアクティブマトリクス表示装置において、前記垂直ブランキング期間内の少なくとも後半の所定の期間に対応して前記画像信号線駆動手段にて画像表示データの読み込みを休止するよう制御することを特徴とする前記タイミング制御回路を具備する。

さらに、この発明に係る半導体装置は、前記タイミング制御回路を内蔵しており、前記アクティブマトリクス表示装置のタイミング制御用である。

垂直ブランキング期間において、画像信号線駆動手段に駆動制御信号を送り続けるアクティブマトリクス表示装置において、垂直ブランキング期間の最後の駆動制御信号が次フレームの表示期間の信号に対して、真に誤動作の原因となる可能性がある場合にのみ、前記画像表示データの読み込みを休止することが可能となり、さらに前記休止する期間を最小にすることが可能なタイミング制御手段を提供する。

また、上記タイミング制御手段には垂直ブランキング期間中の水平周期をカウントするためのカウンタが不要であり、その結果、上記機能を実現するためにタイミング制御手段に内蔵する回路規模も大規模にはならず、コストアップも少ない。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図における同一または相当する機能を有する要素には同一の記号を付してある。

実施の形態１．
図１は，本実施の形態における液晶表示装置１の回路構成を示しており、前記アクティブマトリクス表示デバイスの一例として液晶パネル２を駆動するための周辺回路の構成を示したブロック図である．同図において液晶表示装置１は、液晶パネル２、画像信号線駆動手段であるソースドライバＩＣ（６〜１３）、走査信号線駆動手段であるゲートドライバＩＣ（３〜５）およびタイミング制御回路１８、（以後タイミング制御回路をＴＣＯＮと称す）から構成されている。

ここで、前記画像信号線駆動手段は、一実施例として符号６、７、８、９，１０、１１、１２及び１３で示した８個のソースドライバＩＣ（６〜１３：シリコン半導体集積回路を採用）で構成されている。同様に前記走査信号線駆動手段は、一実施例として符号３、４及び５で示した３個のゲートドライバＩＣ（３〜５：シリコン半導体集積回路を採用）で構成されている。また、前記ＴＣＯＮ１８もシリコン半導体集積回路で実現する。

前記液晶表示装置１に画像を表示させるために、外部信号源から前記ＴＣＯＮ１８に入力される表示制御信号は、画像データ入力（Ｖ−Ｄａｔａ）及び、前記ＴＣＯＮ１８の制御基準となる信号として液晶パネルの水平方向の同期を取るための基準信号として用いられる水平同期信号（ＨＤ）、液晶パネルの垂直方向の同期を取るための基準信号として用いられる垂直同期信号（ＶＤ）、画像データが有効である期間を示すデータイネーブル信号（ＤＥＮＡ）および上記制御信号の読み込みの基準となるドットクロックＤＣＬＫなどが含まれている。（以後水平同期信号をＨＤ、垂直同期信号をＶＤと称す、また以後データイネーブル信号をＤＥＮＡと称す。ＤＥＮＡはＨｉｇｈレベル入力で前記画像データ入力（Ｖ−Ｄａｔａ）の有効を表し、Ｌｏｗで無効を表す。）これらの表示制御信号の入力タイミングや構成については周知であり、ここでは説明を省略する。

次にソースドライバＩＣ（６〜１３）を制御するため前記ＴＣＯＮ１８から出力されるソースドライバ制御信号は、表示画素の表示輝度に対応する画像表示データ（ＲＧＢ−Ｄａｔａ）と、該画像表示データ（ＲＧＢ−Ｄａｔａ）等の入出力タイミングを制御する駆動制御信号とに分別される。さらに該駆動制御信号は、シフトクロック（ＳＣＬＫ）、水平スタートパルス（ＳＴＨ）、ラッチパルス（ＬＰ）および極性反転信号（ＰＯＬ）で構成される。また、前記ＴＣＯＮ１８はゲートドライバＩＣ（３〜５）を制御するためのゲートドライバ制御信号としてクロックＶ（ＣＬＫＶ）と垂直スタートパルス（ＳＴＶ）を出力している。（以後、水平スタートパルスをＳＴＨ、極性反転信号をＰＯＬ、ラッチパルスをＬＰと称す）

なお、ソースドライバＩＣ（６〜１３）は複数の画像信号線１４（簡略化のため最左端のみ図示）を駆動するための駆動回路をそれぞれ集積しており、ゲートドライバＩＣ（３〜５）は複数の走査信号線１５（ゲート線、簡略化のため最上端のみ図示）を駆動するための駆動回路をそれぞれ集積している。さらに、これらのシリコン半導体集積回路を複数個使うことによって液晶パネル２の画像信号線数および走査信号線数に対応している。

次に、詳細にＴＣＯＮ１８から出力されるソースドライバＩＣ（６〜１３）を制御するための信号について詳細に説明する。画像表示データ（ＲＧＢ−Ｄａｔａ）はそれぞれ赤、緑、青のデジタル信号で構成されており、それぞれは、所定のビット数幅を持つデータバスを構成している。前記画像表示データ（ＲＧＢ−Ｄａｔａ）は、ソースドライバＩＣ（６〜１３）において前記データの入力処理を行うための基準となるシフトクロック（ＳＣＬＫ）、前記表示データの始まりを表しデータシフトの開始を示すＳＴＨ、液晶駆動の極性を反転するためのＰＯＬ、前記表示データ（ＲＧＢ−Ｄａｔａ）を前記ソースドライバＩＣ（６〜１３）の信号出力端子側に伝えるためのＬＰなどで構成される駆動制御信号と共にソースドライバＩＣ（６〜１３）に出力される。

また、ＴＣＯＮ１８から出力されるゲートドライバＩＣ（３〜５）を制御するための信号には、主に、ゲートドライバＩＣで信号処理を行うためのクロックＶ（ＣＬＫＶ）、垂直走査の始まりを示す垂直スタートパルス（ＳＴＶ）などが含まれる。

なお、通常、前記ソースドライバＩＣ（６〜１３）は、前記ゲートドライバＩＣ（３〜５）によってアクティブになった走査信号線に対応する各画素部１６（代表して最上・最左端画素部のみ図示）に対して、それぞれ所望の画像信号を書き込んで行く。通常は前記書込み制御を各走査信号線１５（図示は最上端のみ）に対して上部から順に一行毎に水平走査に同期して行うことで、画面全体の画像表示を行っている。これらの信号の基本的な動作タイミングについては、周知でありここでは説明を省略する。

図１の前記ＴＣＯＮ１８は、外部信号源から入力されるＨＤ、ＶＤおよびＤＥＮＡを基準にドットクロック（ＤＣＬＫ）に同期してソースドライバＩＣ（６〜１３）およびゲートドライバＩＣ（３〜５）に対する制御信号を作っている。また垂直ブランキング期間に擬似的な水平基準信号を生成する図示しない前記水平基準信号生成回路も前記ＴＣＯＮ１８に内蔵している。

次に、図２は本実施の形態における前記ＴＣＯＮ１８からソースドライバＩＣ（６〜１３）に対して送出する前記駆動制御信号の波形を示したものである。ただし、同図において、符号２１は、ＶＤの入力波形を示しており、この垂直同期信号は通常ＴＣＯＮ１８に入力される信号であるが、図中の垂直走査期間（Ｔｖ１）とブランキング期間（Ｔｖ２）を明確化するために参考として図示した。

先ず図２中のＴＣＯＮ１８への入力信号について説明する。符号２２は前記ＴＣＯＮ１８に入力される画像データ入力（Ｖ−Ｄａｔａ）波形を示す。符号２１で示したＶＤの周期Ｔｖは、Ｔｖ＝Ｔｖ１＋Ｔｖ２である。ここで、Ｔｖ１は垂直走査期間、Ｔｖ２は垂直ブランキング期間である。垂直走査期間（Ｔｖ１）には、所定数の水平周期Ｔｈが含まれる。この水平周期Ｔｈは、Ｔｈ＝Ｔｈ１＋Ｔｈ２である。ここで、Ｔｈ１は水平走査期間、Ｔｈ２は水平ブランキング期間である。前記画素データ信号（Ｖ−Ｄａｒａ）波形２２の斜線部分は非有効表示期間、すなわち有効表示期間でない期間における画像データ信号波形を示し、不定を表す。垂直ブランキング期間（Ｔｖ２）および水平ブランキング期間（Ｔｈ２）では、画像データ入力（Ｖ−Ｄａｔａ）は無効データ（Ｄinv）となる。

次にＴＣＯＮ１８の出力信号について説明する。符号２３はＰＯＬ出力波形、符号２４はＳＴＨ出力波形、符号２５はＬＰ出力波形を示す。これらの駆動制御信号は、ソースドライバＩＣ（６〜１３）に供給され、前記駆動制御信号に基づき、液晶パネルの各画像信号線１４は、それぞれ画像信号に応じた電圧で交流駆動される。具体的には、ＰＯＬ波形２３が液晶パネルの液晶に印加される画素電圧を交流化するための基準信号であり、符号２４は、ソースドライバＩＣ（６〜１３）に対して画素データの取り込みを開始させるＳＴＨ波形であり、またＬＰ波形２５は、前記ソースドライバＩＣ（６〜１３）に取り込んだ画像データおよび前記ＰＯＬ信号２３をラッチすると共にＤ／Ａ変換した駆動電圧を画像信号線１４へ印加して出力に反映させるタイミングを表すパルス信号波形である。

本実施の形態では図２にて図示した通り垂直ブランキング期間（Ｔｖ２）であっても後述する一部期間を除いてソースドライバＩＣ（６〜１３）に対してＰＯＬ波形２３、ＳＴＨ波形２４、ＬＰ波形２５を送出し、液晶パネル２の駆動を継続している。

ここで本実施の形態においては、前述のようにＴＣＯＮ１８に外部信号源から入力される表示制御信号中の同期信号が変動して、垂直ブランキング期間（Ｔｖ２）の期間長が変動し、次の垂直走査期間（Ｔｖ１）の制御に誤動作を及ぼす場合や、垂直ブランキング期間（Ｔｖ２）に、一水平周期またはその周期以下の半端な期間の変動が発生し、前記誤動作が発生する場合の対策として、ＤＥＮＡにＨｉｇｈ入力（図示せず）後、前記ソースドライバＩＣ（６〜１３）の回路仕様で一義的に決まる所定の期間とＬＰやＰＯＬの出力タイミングが重なった場合、この期間内の前記ＬＰやＰＯＬ出力を消去するよう構成している。

前記出力消去のタイミングについて、図２を用いて概略を説明する。図２に示した波形例では、符号２３で示したＰＯＬ波形中に一点鎖線で囲まれた範囲２８ａ、２８ｂの部分でＰＯＬの極性反転が消去される（破線で記載された波形部分）。また符号２４にて示したＬＰ信号波形中に一点鎖線で囲まれた範囲２７ａ、２７ｂの部分でＬＰ出力が消去される（破線で記載された波形部分）。

前述のように前記一点鎖線で囲まれた範囲は、前記ソースドライバＩＣ（６〜１３）において、その回路仕様で一義的に決まり、ＬＰの入力に前もって例えば数シフトクロック（ＳＣＬＫ）期間ＳＴＨおよびＰＯＬが無効になる。垂直ブランキング（Ｔｖ２）後の最初の水平走査期間（Ｔｈ１）（ＤＥＮＡのＨｉｇｈ期間）に対応するＳＴＨが無効になった場合、前記水平走査期間（Ｔｈ１）に対応する画像データの読み込みがドライバＩＣ（６〜１３）にて正しく行われず、表示欠陥となる。このように所定の期間内に送出されるＬＰやＰＯＬなどの前記駆動制御信号が、次フレームの表示に対して誤動作の原因となる可能性があると予見されるとき、すなわち図２の符号２７ａ、２７ｂ、２８ａ、２８ｂで示された一点鎖線に囲まれた期間の駆動制御信号の各変化若しくは発生を消去する。この結果、前記期間は前記ソースドライバＩＣの出力電圧の更新が休止する。ここで「更新が休止する」とは、前記駆動制御信号（特にＬＰ信号）の変化を消去して、その信号を受けた前記画像信号線駆動手段の主要部であるソースドライバＩＣの出力が、新たな電圧を出力する制御状態に移らないようにすることを意味している。

また、図２にて符号２５波形中の一点鎖線で囲まれた符号２６ａ、２６ｂで示した第一の期間においては、ＳＴＨ出力（図２の例では破線で示した６パルス分）を消去しておき、前記ＤＥＮＡにＨｉｇｈが入力（図示せず）後、該入力（立上り）に基づくタイミングでＳＴＨ出力を再開している。従って前記第一の期間はＳＴＨが入力しないためソースドライバＩＣ（６〜１３）において画像表示データの読み込みが休止する。ここで「読み込みが休止する」とは、前記ＳＴＨ出力を消去してソースドライバＩＣ（６〜１３）が新たな画像表示データの入力が受け付け可能な制御状態にないこと意味している。これは、通常ソースドライバＩＣはＬＰを入力して出力電圧の更新を実行した後は、次のＳＴＨ信号が入力するまで画像表示データの入力を受け付ける状態にならないことから実現可能となる。

本実施の形態では、前記第一の期間に対応してＳＴＨ２４を消去するため、まず、垂直ブランキング期間（Ｔｖ２）の途中でＳＴＨ２４を休止する。前記ＳＴＨ２４が休止するのは、垂直ブランキング期間（Ｔｖ２）の前半部分であればどこでも良い。従って、垂直ブランキング期間（Ｔｖ２）の後半部分は、ソースドライバＩＣ（６〜１３）に対して少なくともＰＯＬ２３とＬＰ２５を送出して、垂直ブランキング期間（Ｔｖ２）であっても液晶パネル２を水平周期Ｔｈまたはそれに近似する周期で周期的に交流駆動している。

これは、一般に広く普及しているソースドライバＩＣは、図３に示す構成となっており、ＳＴＨの休止期間（第一の期間）中は、シフトレジスタ６０若しくは、該シフトレジスタ６０からデータを転送されたレジスタ６１に蓄積されている画像データを使用して、ＬＰが所定のタイミングで入力すれば、その入力タイミングに対応して、デジタル・アナログ変換回路ＤＡＣ６２が動作して前記画像データをＤ／Ａ変換し、液晶パネル２を駆動するのための電圧を前記画像信号線１４に印加することが可能である。（勿論、ＰＯＬは、ソースドライバＩＣの入力タイミング制約に触れないタイミングで反転しているものとする。）

次に、本実施の形態を実現する最小の構成である、前述した垂直ブランキング期間（Ｔｖ２）におけるＳＴＨおよびＬＰのタイミングを生成するソースドライバ制御信号生成回路３６の構成について図４を使用して詳細に説明する。ここで図中に示す信号は、本実施の形態を実現するための主要な信号を示しており、図示しないある周波数のシフトクロック（ＳＣＬＫ）に対して同期している信号であるとする。ここで、本実施の形態では図１に示したように前記ソースドライバ制御信号生成回路３６が前記ＴＣＯＮ１８中に内蔵されているものとして説明するがＴＣＯＮへの内蔵が必須ではない。

図４において、水平スタートパルストリガ源信号（ＳＴＨｔｒ０）はＳＴＨの生成タイミングを示すトリガ信号で、外部信号源から前記ＴＣＯＮ１８へ入力されたドットクロックＤＣＬＫ、ＨＤ、ＶＤ、ＤＥＮＡを含む同期信号等から図示しない前記水平基準信号生成回路にて生成される。また、ラッチパルストリガ源信号（ＬＰｔｒ０）は、ＬＰの生成タイミングを示すトリガ信号で、同様に前記同期信号他から図示しない前記水平基準信号生成回路にて生成される。また、多くの前記外部信号源は、垂直ブランキング期間（Ｔｖ２）中においてＤＥＮＡやＨＤ、ＶＤを前記ＴＣＯＮ１８へ出力しないが、前述したようにこの間も液晶パネル２を駆動するため、前記ＴＣＯＮ１８内で擬似的なＤＥＮＡやＨＤ、ＶＤが生成される。この擬似的なＤＥＮＡやＨＤ、ＶＤを使用して垂直ブランキング期間（Ｔｖ２）中に前記水平スタートパルストリガ源信号（ＳＴＨｔｒ０）やラッチパルストリガ源信号（ＬＰｔｒ０）が生成される。

ここで前記水平スタートパルストリガ源信号（ＳＴＨｔｒ０）は、ＡＮＤ回路３０の一方の端子およびマスク信号生成回路３３にそれぞれ入力される。前記ラッチパルストリガ源信号（ＬＰｔｒ０）は、ＡＮＤ回路３５の一方の端子に入力される。マスク信号生成回路３２はＨＤ及びＤＥＮＡを入力し、第一のマスク信号として水平スタートパルストリガ有効信号（ＳＴＨｖｌｄ）を前記ＡＮＤ回路３０の他方の端子に出力する。前記マスク信号生成回路３３は前記水平スタートパルストリガ源信号（ＳＴＨｔｒ０）とＤＥＮＡを入力し第二のマスク信号としてラッチパルストリガ有効信号（ＬＰｖｌｄ）を前記ＡＮＤ回路３５の他方の端子に出力する。

前記ＡＮＤ回路３０は、前記水平スタートパルストリガ源信号（ＳＴＨｔｒ０）と前記水平スタートパルストリガ有効信号（ＳＴＨｖｌｄ）との論理積をとって水平スタートパルストリガ信号（ＳＴＨｔｒ）を出力する。前記ＡＮＤ回路３５は、前記ラッチパルストリガ源信号（ＬＰｔｒ０）と前記ラッチパルストリガ有効信号（ＬＰｖｌｄ）との論理積をとってラッチパルストリガ信号（ＬＰｔｒ）を出力する。

スタートパルス生成回路３１は前記水平スタートパルストリガ信号（ＳＴＨｔｒ）を入力してＳＴＨ信号を出力する。また、ラッチパルス生成回路３４は前記ラッチパルストリガ信号（ＬＰｔｒ）を入力してＬＰ信号を出力する。

次に、前記ソースドライバ制御信号生成回路３６内の各信号の詳細な動作およびタイミングについて、図５を用いて説明する。（以後、説明の簡略化のために、前記各信号即ち水平スタートパルストリガ源信号をＳＴＨｔｒ０、ラッチパルストリガ源信号をＬＰｔｒ０、水平スタートパルストリガ有効信号をＳＴＨｖｌｄ、ラッチパルストリガ有効信号をＬＰｖｌｄ、水平スタートパルストリガ信号をＳＴＨｔｒ、ラッチパルストリガ信号をＬＰｔｒと称す。）

先ず、図５の符号４０、４１はそれぞれＤＥＮＡおよびＨＤ波形を表し、外部信号源からＴＣＯＮ１８に入力される信号の一例であり、本実施の形態では説明の簡略化のために垂直ブランキング期間（Ｔｖ２）長は水平周期Ｔｈの約３倍相当の期間長としたが、通常は水平周期Ｔｈの数十倍相当の期間長が標準である。符号４２の波形で示した第一内部信号（ＨＤｃ１）はマスク信号生成回路３２内の内部信号で、垂直ブランキング期間（Ｔｖ２）中のＨＤの立下りによってＨｉｇｈとなり、ＤＥＮＡが入力されると、次のフレームの表示期間が始まったものと判断してＬｏｗとなる信号である。

また、符号４３の波形で示された第二内部信号（ＨＤｃ２）もマスク信号生成回路３２内の内部信号で、垂直ブランキング期間（Ｔｖ２）中のＨＤの立下りタイミングで前記第一内部信号（ＨＤｃ１）の値がＨｉｇｈの場合、この第一内部信号（ＨＤｃ１）の値をシフトするが、ＤＥＮＡが入力されると、次のフレームの表示期間が始まったものと判断してＬｏｗとなる信号である。また、前記第二内部信号（ＨＤｃ２）の論理を反転した信号が前記ＳＴＨｖｌｄであり、概略タイミング信号波形を符号４５で示す。

即ち、前記第一内部信号（ＨＤｃ１）および第二内部信号（ＨＤｃ２）は、マスク信号生成回路３２内の内部信号であり、前記マスク信号生成回路３２の出力信号が前記ＳＴＨｖｌｄとなる。

次に、符号４８は、前記ＬＰｖｌｄ波形であり、あるフレームの表示期間始めのＤＥＮＡが立ち上がりから符号４４の波形で示された前記ＳＴＨｔｒ０までの期間をＬｏｗとして、それ以外の期間は、Ｈｉｇｈとなるパルス信号である。この信号は前述のようにＤＥＮＡと前記ＳＴＨｔｒ０から前記マスク信号生成回路３３において生成される。

前記ＳＴＨｖｌｄは、前記ＳＴＨｔｒ０と一緒にＡＮＤ回路３０を通過しているので、前記ＳＴＨｔｒ０のうち不必要な部分をカットした前記ＳＴＨｔｒを、スタートパルス生成回路３１に入力している。従って、図５の符号４６の波形で示すとおり、前記ＳＴＨｔｒは符号４４で示した前記ＳＴＨｔｒ０に対して、垂直ブランキング期間（Ｔｖ２）の後半の前記第一の期間に対応してＬｏｗに固定され消去されている。前述のようにこの期間はソースドライバＩＣ（６〜１３）での画像表示データの読み込みが休止する。

符号４８で示した前記ＬＰｖｌｄは、符号４７の波形で示した前記ＬＰｔｒ０と一緒にＡＮＤ回路３５を通過しているので、前記ＬＰｔｒ０のうち不必要な部分をカットした前記ＬＰｔｒを、ラッチパルス生成回路３４に入力している。即ち、前記ＬＰｖｌｄによって前記ＬＰｔｒ０の不必要な部分がマスクされる。従って、符号４９の波形で示すとおり、前記ＬＰｔｒは前記ＬＰｔｒ０のうち、該ＬＰｔｒ０が前記ＬＰｖｌｄのＬｏｗ期間に対応した場合にのみ、垂直ブランキング期間（Ｔｖ２）の最後の部分だけが、Ｌｏｗに固定され消去されている。

更に詳細なタイミングを説明するため、図５の破線で示した”Ａ”の部分の拡大図として図６を用いる。

図６中で、符号Ｃで示された信号群はＤＥＮＡとＨＤから構成され、ＴＣＯＮ１８への入力信号の一部であり、符号Ｄで示された信号群はＴＣＯＮ１８内の前記ソースドライバ制御信号生成回路３６で生成されている内部信号の一部であり、ＨＤｃ１〜ＬＰｔｒで構成される。符号Ｅで示された信号群はＳＴＨとＬＰでありＴＣＯＮ１８からの出力信号の一部を表している。

図６において、符号４０、４１、４２、４３波形で示されたように、次フレームの最初ラインの有効期間開始即ち垂直ブランキング期間（Ｔｖ２）終了後の最初のＤＥＮＡの立上りを受けて、前記第一内部信号（ＨＤｃ１）および第二内部信号（ＨＤｃ２）は、Ｌｏｗとなる（符号４２、４３の波形）。前述したように符号４５で示されたＳＴＨｖｌｄ波形は、前記第二内部信号（ＨＤｃ２）の論理反転信号となっている。

ここで、図６の符号４４で示されたＳＴＨｔｒ０波形例においては、垂直ブランキング期間（Ｔｖ２）中に前記水平基準信号生成回路によって生成されたパルス信号Ｊと、次フレームの最初のラインの有効期間開始後（ＤＥＮＡ立上り後）に発生したパルス信号Ｋが記載されているが、前記ＡＮＤ回路３０を通過したＳＴＨｔｒは、前記ＳＴＨｖｌｄとの論理積信号であるから、符号４６で示したようにパルス信号Ｌのみの波形となる。ここで、ＳＴＨｔｒ０における前記パルス信号Ｊは前記水平基準信号生成回路にて擬似的に生成された信号であり、一方、前記パルス信号Ｋは外部信号源から入力したＤＥＮＡの立上りタイミングに基づいて生成される。このため、前記垂直ブランキング期間長が変動すると前記パルス信号Ｊの位置はＤＥＮＡの立上りに対して相対的に変動する可能性があるが、前記パルス信号Ｋの位置および前記ＳＴＨｔｒのパルス信号Ｌの位置は変動しない。

前述したように符号４７の波形で示したＬＰｔｒ０は、前記ソースドライバ制御信号生成回路３６に入力される信号であり、ＴＣＯＮ１８内で前記水平基準信号生成回路にて生成される。前述したように、符号４８波形で示したＬＰｖｌｄは次フレームの最初ラインの有効期間開始後（ＤＥＮＡの立ち上がり時点、これを第一の時点Ｍとする）から前記ＳＴＨｔｒ０（立下り時点、これを第二の時点Ｎとする）までの期間ＤＬＹに対応する期間（即ち前記第一の時点Ｍと第二の時点Ｎ間）をＬｏｗとして、それ以外の期間はＨｉｇｈとなるパルス信号であり、前記Ｌｏｗ期間内に対応するＬＰｔｒ０のＨｉｇｈ信号は、前記のＡＮＤ回路３５を経由することにより消去され、符号４９波形で示したごとくＬｏｗのままとなる。従って符号５１で示したＬＰ信号波形もＬｏｗとなる。この結果、前述したように前記期間ＤＬＹに対応する期間は、前記ソースドライバＩＣの出力電圧の更新が休止する。また、符号５０波形で示したＳＴＨ信号は、前記ＳＴＨｔｒが前記スタートパルス生成回路３１を通過した信号であり、所定の遅延を伴いスタートパルス生成回路３１から出力される。

ここで、前述した様に予め垂直ブランキング期間の前半にＳＴＨを休止することによって、それ以降のソースドライバＩＣへ入力される信号において、垂直ブランキング期間中の制御信号と次のフレームの始めの表示期間中の制御信号との間で制約違反を起こす可能性を持っているのは、垂直ブランキング期間の最後に出力されようとしている、ＬＰ（立ち上がり）からＳＴＨの立ち上がりまでの期間に絞られてくる。

該期間即ち期間ＤＬＹに対応する期間がソースドライバＩＣの仕様で定められた所定値よりも小さいと、垂直ブランキング期間や前記擬似的なＨＤの長さによっては、次のフレームの垂直走査期間（Ｔｖ１）でのソースドライバＩＣの誤動作につながり、その結果、表示画像に異常をきたす原因となる。ただし、前記所定値は、ＴＣＯＮ１８からソースドライバＩＣ（６〜１３）へ出力されるシフトクロックＳＣＬＫの周期に換算して、数クロック相当分となり、実使用上十分短くすることが可能であり、表示画面上への影響を軽微にすることができる。これらのことを考慮すると、その制約に該当する可能性を考慮した前記数クロック相当期間内に立ち上がりそうなＬＰｔｒ０信号のみ削除すればよいことになる。

前記の概念は、図７に示すように、通常、ＴＣＯＮ１８の入力信号（ＤＥＮＡ、ＨＤ、ＶＤなど）よりも数クロック遅れたタイミングに同期して前記ＳＴＨｔｒ０およびＬＰｔｒ０は生成される。特に、前記ＴＣＯＮ１８内にいろいろな付加機能回路７０を盛り込んでいけば、入力タイミングに対して、生成される前記ＳＴＨｔｒ０およびＬＰｔｒ０の同期タイミングは、入力信号の同期タイミングより、ますます遅延（遅延値がＤＬＹに相当）する。

これに対して、マスク信号生成回路３３へ入力されるＤＥＮＡは、ＴＣＯＮ１８への入力信号そのもの、もしくは、前記の遅延（ＤＬＹ）と比較して、わずかにしか遅れていない信号を用いる。これによって、前記ＬＰｔｒ０が生成されるよりも数シフトクロック（ＳＣＬＫ）分先に次のフレームの最初のライン走査期間が始まることを予見できて、かつ、これ以降でＳＴＨｔｒ０発生するまでの間に発生するＬＰｔｒ０をＬＰｖｌｄによって消去ことが出来る。

また、ソースドライバＩＣの前記所定値の制約に応じて、ＬＰｔｒ０の同期タイミング（意味不明、要説明）もしくは、ＤＥＮＡのマスク信号生成回路３３への取り込みタイミングまたは前記遅延（ＤＬＹ）の値を調節することで、容易に前記所定値の制約を割り込む範囲のＬＰだけを削ることができる。

ここで、本実施の形態では、垂直ブランキング期間が開始した後、一水平周期経過後にＳＴＨの出力を休止しているが、垂直ブランキング期間の最後の数水平周期分のＳＴＨさえ駆動を確実に休止すれば、本実施の形態の要件は、十分に満たす。

さらに、本実施の形態では、図２で示したＰＯＬ波形（符号２３）に対しての特定期間（符号２８ａ、２８ｂ）における信号反転禁止方法については言及していないが、表示品位上の必要があれば前述したＬＰ信号と同様の方法および構成を採ることにより容易に信号反転禁止を実現することができることは明白である。

また、図８に示したように、外部信号源の同期信号（ＶＤ、ＨＤ、ＤＥＮＡ）のタイミングによっては、垂直ブランキング期間（Ｔｖ２）の前記擬似ＨＤを垂直走査期間（Ｔｖ１）中の正規ＨＤと同一周期でかつ連続的に生成が可能となる。この場合ＬＰｖｌｄのＬｏｗ期間にはＬＰｔｒ０が発生しないので、ＬＰｔｒが消去されることはなく、ＳＴＨｖｌｄがＬｏｗ期間のＳＴＨｔｒのみ消去される。

また、ＴＣＯＮの構成によっては、前記ＴＣＯＮ内で垂直ブランキング期間（Ｔｖ２）中に擬似ＤＥＮＡを発生して画像信号線駆動手段を制御の場合がある。この場合垂直ブランキング期間（Ｔｖ２）中は前記擬似的ＨＤの代わりに前記擬似ＤＥＮＡを用いて、ＳＴＨｖｌｄの立下りタイミングを生成しても良いが、前記ＳＴＨｖｌｄの立上げタイミングのトリガとしては、入力画像データに対応する外部入力ＤＥＮＡの立上りを使用する必要がある。

実施の形態２．
本実施の形態における液晶表示装置の構成は前述の実施の形態１における図１の構成と同様であり、詳しい説明は省略し異なる部分について主に説明する。タイミング制御回路（ＴＣＯＮ）１８の構成を図９に示す。本実施の形態におけるＴＣＯＮ１８の入出力信号は前述の実施の形態１と同一であり、ここでは詳細な説明を省略する。図９において符号８４はソースドライバ制御信号生成回路であり、前述の実施の形態１におけるソースドライバ制御信号生成回路３４に相当し、その内部構成は異なるが同様の機能を奏する。

次に、前記ＴＣＯＮ１８からの入出力信号各々のタイミングについて図２を使って説明する。本実施の形態も、実施の形態１と同様に先ずＳＴＨを垂直ブランキング期間（Ｔｖ２）の途中で出力休止する（Ｌｏｗとする）。本実施の形態においてもこの期間はソースドライバＩＣ（６〜１３）での画像表示データの読み込みが休止する。

前記ＳＴＨが休止するのは、垂直ブランキング期間（Ｔｖ２）の前半部分であればどこでも良い。従って、垂直ブランキング期間（Ｔｖ２）の後半部分は、ソースドライバＩＣ（６〜１３）に対して少なくともＰＯＬ２３とＬＰ２５を送出して、垂直ブランキング期間（Ｔｖ２）であっても液晶パネル２を水平周期Ｔｈまたはそれに近似する周期で周期的に交流駆動している。

その上で、次のフレームの最初の水平走査期間（Ｔｈ１）に対して垂直ブランキング期間中（Ｔｖ２）のＰＯＬまたはＬＰが誤動作の原因となる可能性があると予見されるときのみ、垂直ブランキング期間（Ｔｖ２）の最後に出力しようとしているＬＰまたはＰＯＬを休止している。

上記の動作については、実施の形態１と同じである。従って垂直ブランキング期間（Ｔｖ２）のＴＣＯＮ１８に対する入出力波形を示した図も同様であり、ここではこれ以上の説明を省略する。

次に、本実施の形態を実現する最小の構成である、前述した垂直ブランキング期間（Ｔｖ２）におけるＳＴＨおよびＬＰのタイミングを生成するソースドライバ制御信号生成回路８４の構成について図１０を使用して詳細に説明する。ここで図中に示す信号は、本実施の形態を実現するための主要な信号を示しており、図示しないある周波数のシフトクロック（ＳＣＬＫ）に対して同期している信号であるとする。ここで、本実施の形態では図９に示したように、本実施の形態では、ソースドライバ制御信号生成回路８４は前述の実施の形態１同様に前記ＴＣＯＮ１８の中に内蔵されているものとして説明するがＴＣＯＮへの内蔵が必須ではない。

図１０において、ＳＴＨｔｒ０はＳＴＨの生成タイミングを示すトリガ信号で、外部信号源から前記ＴＣＯＮ１８へ入力されたドットクロックＤＣＬＫ、ＨＤ、ＶＤ、ＤＥＮＡを含む同期信号等から図示しない前記水平基準信号生成回路にて生成される。また、ＬＰｔｒ０は、ＬＰの生成タイミングを示すトリガ信号で、同様に前記同期信号他から図示しない前記水平基準信号生成回路にて生成される。また、多くの外部信号源は、垂直ブランキング期間（Ｔｖ２）中においてＤＥＮＡやＨＤ、ＶＤを前記ＴＣＯＮ１８へ出力しないが、前述したようにこの間も液晶パネル２を駆動するため、前記ＴＣＯＮ１８内で擬似的なＤＥＮＡやＨＤ、ＶＤが生成される。この擬似的なＤＥＮＡやＨＤ、ＶＤを使用して垂直ブランキング期間（Ｔｖ２）中に前記ＳＴＨｔｒ０やＬＰｔｒ０が生成される。

ここで、前記ＳＴＨｔｒ０は、ＡＮＤ回路３０の一方の端子入力され、前記ＬＰｔｒ０は、ＡＮＤ回路３５の一方の端子に入力される。ブランキングカウンタ８０は、ＨＤとＤＥＮＡを入力して、垂直ブランキング期間中のＨＤ数をカウントし、カウント値（ＨＤｃｎｔ）を記憶回路８１、第一比較回路８２および第二比較回路８３に出力する。記憶回路８１は前記カウント値（ＨＤｃｎｔ）を入力し同値を記憶する記憶回路で、ＤＥＮＡの立上り信号入力で前記カウント値（ＨＤｃｎｔ）記憶し、その値を記憶値（ｃｎｔｋｐ）として第二比較回路８３へ出力する。前記第一比較回路８２は、前記カウント値（ＨＤｃｎｔ）の値と常数ｋ（ここではｋ＝１とする）とを比較してｋ＜前記カウント値（ＨＤｃｎｔ）のときＬｏｗを、それ以外は、Ｈｉｇｈを前記ＡＮＤ回路３０の他方の端子へＳＴＨｖｌｄとして出力する。前記第二比較回路８３は、前記カウント値（ＨＤｃｎｔ）と前記記憶値（ｃｎｔｋｐ）とを比較して、カウント値（ＨＤｃｎｔ）≧記憶値（ｃｎｔｋｐ）のときＬｏｗを、それ以外はＨｉｇｈを前記ＡＮＤ回路３５の他方の端子へＬＰｖｌｄとして出力する。

前記ＡＮＤ回路３０は、前記ＳＴＨｔｒ０と前記ＳＴＨｖｌｄとの論理積をとってＳＴＨｔｒを出力する。前記ＡＮＤ回路３５は、前記ＬＰｔｒ０と前記ＬＰｖｌｄとの論理積をとってＬＰｔｒを出力する。

スタートパルス生成回路３１は前記ＳＴＨｔｒを入力してＳＴＨ信号を出力する。また、ラッチパルス生成回路３４は前記ＬＰｔｒを入力してＬＰ信号を出力する。

前記ブランキングカウンタ８０は、垂直ブランキング期間（Ｔｖ２）中のＨＤの立下りをカウントしており、ＤＥＮＡが入力されると、その出力である前記カウント値（ＨＤｃｎｔ）は次フレームの垂直走査期間（Ｔｖ１）が始まったものと判断して０にリセットされる。

また、前記カウント値（ＨＤｃｎｔ）は、前記次のフレームの表示期間が始まるタイミングで記憶回路８１にカウント記憶値（ｃｎｔｋｐ）として記憶される。

次に、前記ソースドライバ制御信号生成回路８４内の各信号の詳細な動作およびタイミングについて、図１１を用いて説明する。図１１において、符号９０、９１はそれぞれＤＥＮＡおよびＨＤ波形を表し、外部信号源からＴＣＯＮ１８に入力される信号の一例であり、本実施の形態では記載上の簡略化のために垂直ブランキング期間（Ｔｖ２）長は水平周期Ｔｈの３倍相当の期間長としたが、通常は水平周期Ｔｈの数十倍相当の期間長が標準である。

前記カウント値（ＨＤｃｎｔ）は、図１１の符号９２で示した通り、垂直ブランキング期間（Ｔｖ２）中のＨＤの立下りをカウントしており、ＨＤの立下り毎に１から順に２，３，４とカウントＵＰしている。前記ＳＴＨｖｌｄは、前記の第一比較回路８２の出力であり、ｋ＜前記カウント値（ＨＤｃｎｔ）のときＬｏｗを、それ以外は、Ｈｉｇｈとなるため（本実施の形態ではｋ＝１とした）、符号９５で示したように前記カウント値（ＨＤｃｎｔ）が２以上の時、Ｌｏｗとなる波形を呈する。

前記ＳＴＨｖｌｄは、符号９４波形で示した前記ＳＴＨｔｒ０と一緒にＡＮＤ回路３０を通過しているので、ＡＮＤ回路３０出力であるＳＴＨｔｒは、符号９６の波形で示すとおり、前記ＳＴＨｔｒ０に対して、垂直ブランキング期間（Ｔｖ２）の後半の第一の期間に対応してＬｏｗに固定され消去されている。前述のようにこの期間はソースドライバＩＣ（６〜１３）での画像表示データの読み込みが休止する。

一方、符号９３で示した記憶値（ｃｎｔｋｐ）は、ＤＥＮＡの立上り信号入力時点での前記カウント値（ＨＤｃｎｔ）であるので、記憶値として“４”が保持されている。前記第二比較回路８３は、前記カウント値（ＨＤｃｎｔ）と前記記憶値（ｃｎｔｋｐ）とを比較して、前記カウント値（ＨＤｃｎｔ）≧前記記憶値（ｃｎｔｋｐ）のときＬｏｗを出力し、それ以外はＨｉｇｈを出力するので、その出力であるＬＰｖｌｄは符号９８で示したように前記カウント値（ＨＤｃｎｔ）が“４”の時Ｌｏｗとなる波形を呈する。

前記ＬＰｖｌｄは、符号９７波形で示した前記ＬＰｔｒ０と一緒にＡＮＤ回路３５を通過しているので、前記ＬＰｔｒ０のうち不必要な部分をカットした前記ＬＰｔｒを、ラッチパルス生成回路３４に入力している。即ち、前記ＬＰｖｌｄによって前記ＬＰｔｒ０の不必要な部分がマスクされる。従って、図１１の符号９９波形に示すとおり、前記ＬＰｔｒは前記ＬＰｔｒ０のうち、該ＬＰｔｒ０が次フレームの水平走査期間（Ｔｈ１）直前のＨＤの立下りタイミングよりも後に発生した場合のみ、垂直ブランキング期間（Ｔｖ２）の最後の部分だけが、Ｌｏｗに固定されている。

更に詳細なタイミングを説明するため、図１１の破線で示した”Ｂ”の部分の拡大図として図１２を用いる。同図中で、符号Ｆで示された信号群はＤＥＮＡとＨＤから構成され、ＴＣＯＮ１８への入力信号の一部であり、符号Ｇで示された信号群はＴＣＯＮ１８内の前記ソースドライバ制御信号生成回路８４で生成されている内部信号の一部であり、ＨＤｃｎｔ〜ＬＰｔｒ０で構成される。符号Ｈで示された信号群はＳＴＨとＬＰでありＴＣＯＮ１８からの出力信号の一部を表している。図１２において、符号９２で示した数値変化タイミングは図１１で示した前記カウント値（ＨＤｃｎｔ）のそれと同一であり、また図１２において、符号９３で示した数値変化タイミングは図１１で示した前記記憶値（ｃｎｔｋｐ）のそれと同一である。しかし、図１２は図１１の拡大図であるため、ＤＥＮＡとＨＤに対するカウント値（ＨＤｃｎｔ）と前記記憶値（ｃｎｔｋｐ）の変化タイミングは、各々の信号処理時間を加味して所定の遅延を考慮して記載されている。

本実施の形態においても、図３に示した構成のソースドライバＩＣを採用しているので、図１１の符号９６で示したように実施の形態１同様、あらかじめ垂直ブランキング期間の途中でＳＴＨｔｒを休止している。その結果、ＳＴＨも休止する。ＳＴＨの休止期間中は、シフトレジスタ６０若しくは、該シフトレジスタ６０からデータを転送されたレジスタ６１に蓄積されている画像データを使用して、ＬＰが所定のタイミングで入力すれば、その入力タイミングに対応して、デジタル・アナログ変換回路ＤＡＣ６２が動作して前記画像データをＤ／Ａ変換し、液晶パネル２を駆動するのための電圧を前記画像信号線１４に印加することが可能である。

ここで、前述したように垂直ブランキング期間の前半にＳＴＨを休止することによって、それ以降のソースドライバＩＣへ入力される信号において、垂直ブランキング期間（Ｔｖ２）中の制御信号と次のフレームの始めの表示期間中の制御信号との間で制約違反を起こす可能性を持っているのは、垂直ブランキング期間Ｔｖ２の最後に出力されようとしている、ＬＰ（立ち上がり）からＳＴＨの立ち上がりまでの期間に絞られてくる。

該期間がソースドライバＩＣの仕様で定められた所定値よりも小さいと、垂直ブランキング期間や前記擬似的なＨＤの長さによっては、次のフレームの垂直走査期間（Ｔｖ１）でのソースドライバＩＣの誤動作につながり、その結果、表示画像に異常をきたす原因となる。ただし、前記所定値は、ＴＣＯＮ１８からソースドライバＩＣ（６〜１３）へ出力されるシフトクロック（ＳＣＬＫ）の周期に換算して、数クロック相当分となり、実使用上十分短かすることが可能であり、表示画面上への影響を軽微にすることができる。これらのことを考慮すると、その制約に該当する可能性を考慮した前記数クロック相当期間内に立ち上がりそうなＬＰｔｒ０信号のみ削除すればよいことになる。

そこで、本実施の形態では、図１２に示したように垂直ブランキング期間（Ｔｖ２）の最後の部分であって、次フレームの水平走査期間（Ｔｈ１）直前のＨＤの立下りタイミングよりも後に発生しようとするＬＰを出力させないために、ＬＰｖｌｄ（符号９８波形）をＬｏｗに落としている（第一の時点Ｍ）。その結果、ＬＰｔｒ（符号９９波形）は図１２中に記載のように前記ＬＰｖｌｄがＬｏｗの期間でマスクされ消去されている（Ｈｉｇｈにならない）。従って、符号１０１で示したＬＰ波形も前記期間はＬｏｗとなる。その後、次フレーム最初のラインの水平走査期間（Ｔｈ１）が開始されてＤＥＮＡ（符号９０波形）が立上がるとＬＰｖｌｄがＨｉｇｈとなり（第二の時点Ｎ）、その後の垂直走査期間（Ｔｖ１）中はＬＰｔｒからＬＰｔｒとなる。この結果、前述したように前記ＬＰｖｌｄがＬｏｗの期間に対応する期間即ち第一の時点Ｍと第二の時点Ｎ間は、ＬＰが出力されないため前記ソースドライバＩＣの出力電圧の更新が休止する。

また、ＡＮＤ回路３０は、ＳＴＨｖｌｄ（符号９５波形）がＨｉｇｈ期間のみＳＴＨｔｒ０（符号９４波形）をそのまま出力するので、図１２の符号９４で示された前記ＳＴＨｔｒ０の波形は、前記ＳＴＨｔｒ（符号９６波形）と同一波形となる。しかし、前記ＳＴＨｖｌｄ（符号９５波形）がＬｏｗ期間（垂直ブランキング期間の後半部、前記第一の期間）は前記ＳＴＨｔｒ０のＨｉｇｈパルスが発生しても前記ＳＴＨｔｒはＬｏｗとなり、消去される。従って、符号１００で示したＳＴＨ波形は、前記ＳＴＨｔｒが前記スタートパルス生成回路３１を通過した信号であり、所定の遅延を伴いスタートパルス生成回路３１から出力される。

ここで、前記ＨＤの立下りからＤＥＮＡ（符号９０波形）の立ち上がりまでの期間が非常に短い場合、本実施の形態の性質上、前記ＨＤの立下りよりも前に現れるＬＰについては、削ることができない。しかし、前述の実施の形態１と同様に通常ＴＣＯＮ１８の入力信号（ＤＥＮＡ、ＨＤ、ＶＤなど）よりも数クロック遅れたタイミングに同期してＳＴＨｔｒ０（符号９４波形）およびＬＰｔｒ０（符号９７波形）が生成される。

このＳＴＨｔｒ０およびＬＰｔｒ０の同期タイミングをさらに遅延（ＤＬＹ）させてやることで、前記削ることの出来ない部分は、最小限化することができる。

なお、本実施の形態では、垂直ブランキング期間（Ｔｖ２）に入った直後にＳＴＨの出力を休止しているが、垂直ブランキング期間の最後の数水平周期分のＳＴＨさえ駆動を確実に休止すれば、本実施の形態の用件は、十分に満たす。

さらに、本実施の形態では、図２で示したＰＯＬ波形（符号２３）に対しての特定期間（符号２８ａ、２８ｂ）における信号反転禁止方法については言及していないが、表示品位上の必要があれば前述したＬＰ信号と同様の方法および構成を採ることにより容易に信号反転禁止を実現することができることは明白である。

本実施の形態も、前述の目的を簡単、且つ、次のフレーム表示に対して垂直ブランキング期間中の交流化信号が誤動作の原因となる可能性があると予見される部分のみ交流化信号を休止するために、先ずデータシフト用スタートパルスを垂直ブランキング期間の途中で出力休止する。前記データシフト用スタートパルスが休止するのは、垂直ブランキング期間の前半部分であればどこでも良い。従って、垂直ブランキング期間の後半部分(前記第一の期間)は、ソースドライバＩＣに対して、少なくともＰＯＬとＬＰ信号を送って垂直ブランキング期間（Ｔｖ２）における液晶パネルの連続駆動を可能にしている。

その上で、次のフレーム表示に対して垂直ブランキング期間Ｔｖ２中にドライバＩＣに入力される制御信号、特にＬＰ信号が誤動作の原因となる可能性があると予見されるときのみ、垂直ブランキング期間最後に出力しようとしているＬＰを休止している。

また、ＴＣＯＮの構成によっては、前記ＴＣＯＮ内で垂直ブランキング期間（Ｔｖ２）中に擬似ＤＥＮＡを発生して画像信号線駆動手段を制御の場合がある。この場合垂直ブランキング期間（Ｔｖ２）中はＨＤの代わりに前記擬似ＤＥＮＡを用いて、カウント値（ＨＤｃｎｔ）を加算しても良いが、前記カウント値（ＨＤｃｎｔ）のリセットおよびカウント記憶値（ｃｎｔｋｐ）の記憶タイミングとしては、入力画像データに対応する外部入力ＤＥＮＡの立上りを使用する必要がある。

本実施の形態１および２においては、垂直ブランキング期間中は、外部信号源からＨＤがＴＣＯＮに入力しないとして、ＴＣＯＮ内部の水平基準信号生成回路にて擬似的なＨＤを生成し、該ＨＤを用いて垂直ブランキング期間中に画像信号線駆動手段に対して制御信号を送り続けるとしたが、外部信号源の構成によっては、垂直ブランキング期間中であってもＨＤを連続的に送出する場合がある。この場合は、前記擬似的なＨＤではなく、外部信号源から送出されるＨＤを使用することにより、前記画像信号線駆動手段に対する制御が本実施の形態１および２と同様に特に制限なく実現可能である。また、垂直ブランキング期間中に前記ＨＤの周期が乱れた場合や、奇数フレームと偶数フレーム時の垂直ブランキング期間中のＨＤ数が異なる場合においても、前記第一の期間に対応して前記画像信号線駆動手段にて画像表示データの読み込みを休止することができ、更に垂直ブランキング期間最後に出力しようとしているＬＰを削除することもできる。

ところで、本実施の形態１および２においては、前記画像信号線駆動手段および走査信号線駆動手段の一例としてシリコン半導体集積回路を採用したソースドライバＩＣおよびゲートドライバＩＣを採用したが、能動素子として低温ポリシリコンＴＦＴを採用し、ガラス基板上に同回路を形成した構成でも良い。更には低温ポリシリコンＴＦＴを採用すれば前述の図４や図１０の構成を内蔵したタイミング制御回路ＴＣＯＮ１８も同様にガラス基板上に形成することができる。

また、本実施の形態１および２においては、アクティブマトリクス駆動回路が駆動する対象物として液晶パネルを例に採って説明したが、例えば有機ＥＬ表示装置等アクティブマトリクスを有する画像表示装置であれば本駆動回路を採用することができる。

この発明を実施するための実施の形態１における液晶表示装置の回路構成図である。 この発明を実施するための実施の形態１および２における、タイミング制御回路からソースドライバＩＣへの送出信号波形図である。 この発明を実施するための実施の形態１および２におけるソースドライバＩＣの構成図である。 この発明を実施するための実施の形態１におけるソースドライバ制御信号生成回路の構成図である。 この発明を実施するための実施の形態１におけるソースドライバ制御信号生成回路内各信号の動作タイミング波形図である。 この発明を実施するための実施の形態１におけるソースドライバ制御信号生成回路内各信号の詳細な動作タイミング波形図である。 この発明を実施するための実施の形態１および２におけるタイミング制御回路内の付加機能回路を示す構成図である。 この発明を実施するための実施の形態１におけるソースドライバ制御信号生成回路内各信号の動作タイミング波形図である。 この発明を実施するための実施の形態２におけるタイミング制御回路の構成図である。 この発明を実施するための実施の形態２におけるソースドライバ制御信号生成回路の構成図である。 この発明を実施するための実施の形態２におけるソースドライバ制御信号生成回路内各信号の動作タイミング波形図である。 この発明を実施するための実施の形態２におけるソースドライバ制御信号生成回路内各信号の詳細な動作タイミング波形図である。

符号の説明

１ 液晶表示装置
２ 液晶パネル
３、４、５ ゲートドライバＩＣ
６、７、８、９、１０、１１、１２、１３ ソースドライバＩＣ
１４ 画像信号線
１５ 走査信号線
１６ 画素部
１８ タイミング制御回路
２３ ＰＯＬ出力波形
２４、５０、１００ ＳＴＨ出力波形
２５、５１、１０１ ＬＰ出力波形
３０、３５ ＡＮＤ回路
３１ スタートパルス生成回路
３２、３３ マスク信号生成回路
３４ ラッチパルス生成回路
３６、８４ ソースドライバ制御信号生成回路
４４、９４ 水平スタートパルストリガ源信号波形
４５、９５ 水平スタートパルストリガ有効信号波形
４６、９６ 水平スタートパルストリガ信号波形
４７、９７ ラッチパルストリガ源信号波形
４８、９８ ラッチパルストリガ有効信号波形
４９、９９ ラッチパルストリガ信号波形
８０ ブランキングカウンタ
８１ 記憶回路
８２、８３ 比較回路
Ｍ 第一の時点
Ｎ 第二の時点
Ｔｖ１ 垂直走査期間
Ｔｖ２ 垂直ブランキング期間
Ｔｈ 水平周期
ＲＧＢ−Ｄａｔａ 画像表示データ

Claims (8)

1. マトリクス状に配置された複数の画素と、該画素の各列に配置された複数の画像信号線と、該画素の行に配置された走査信号線と、前記画像信号線に前記画素を駆動するための画像信号を供給する画像信号線駆動手段と、
   垂直ブランキング期間中においても所定の周期で画像表示制御信号を前記画像信号線駆動手段に送るよう構成されたタイミング制御回路を具備するアクティブマトリクス表示装置であって、
   前記垂直ブランキング期間内の少なくとも後半の第一の期間に対応して前記画像信号線駆動手段にて画像表示データの読み込みを休止するよう制御することを特徴とする前記タイミング制御回路を具備するアクティブマトリクス表示装置。
2. 前記タイミング制御回路は、前記第一の期間に対応して前記画像信号線駆動手段への水平スタートパルスを消去することを特徴とする請求項１に記載のアクティブマトリクス表示装置。
3. 前記タイミング制御回路は、前記画像表示データの読み込み休止期間中の所定の第一の時点と、垂直ブランキング期間が終了した後の最初の水平表示期間に対応する画像表示データの読み込み開始時点を第二の時点とし、前記第一の時点と第二の時点期間は、前記画像信号線駆動手段の出力電圧の更新を停止するよう制御することを特徴とする請求項１または２に記載のアクティブマトリクス表示装置。
4. 前記タイミング制御回路は、前記画像信号線駆動手段へのラッチパルスを消去することにより、前記第一の時点と第二の時点期間は、前記画像信号線駆動手段の出力電圧の更新を停止するよう制御することを特徴とする請求項３に記載のアクティブマトリクス表示装置。
5. 前記タイミング制御回路は、前記第一の時点と第二の時点期間が、垂直走査期間中の一水平期間より短くなるよう制御すること特徴とする請求項１乃至４のいずれか一項に記載のアクティブマトリクス駆動回路。
6. 前記タイミング制御回路は、前記第一の時点と第二の時点期間が、前記画像信号線駆動手段の構成に基づいて予め定められたラッチパルスの入力禁止期間を包含するよう前記画像信号線駆動手段を制御することを特徴とする請求項１乃至５のいずれか一項に記載のアクティブマトリクス駆動回路。
7. 前記タイミング制御回路は、前記画像信号線駆動手段にて画像表示データの読み込みを休止する前記第一の期間長が、前期垂直ブランキング期間長の過半となるよう制御することを特徴とする請求項１乃至６のいずれか一項に記載のアクティブマトリクス表示装置。
8. 請求項１乃至７のいずれか一項に記載の前記タイミング制御回路を内蔵したアクティブマトリクス表示装置のタイミング制御用半導体装置。
   

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