JP2007179681A5 - - Google Patents

Claims (23)

1. メモリセルおよび前記メモリセルの記憶情報を増幅するセンスアンプを含んだメモリアレイと、階層構造の入出力線と、サブアンプと、メインアンプと、タイミング制御回路とを有する半導体装置であって、
   前記サブアンプは、第一の電流又は第二の電流を発生可能な可変電流源を具備することで駆動能力が制御され、前記メモリアレイから前記下位の入出力線に読み出された電圧信号を前記駆動能力に応じて増幅するものであり、
   前記可変電流源は、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
   前記サブアンプによって増幅された前記下位の入出力線の電圧信号は、前記上位の入出力線に読み出され、
   前記メインアンプは、前記上位の入出力線に読み出された電圧信号を増幅するものであり、
   前記タイミング制御回路は、前記第一及び前記第二のリード起動信号を発生するものであることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記タイミング制御回路は、
   バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
   前記メモリアレイを活性化直後の１サイクル目のバースト読み出しサイクルにおいて、前記第一のリード起動信号を発生し、
   前記１サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記センスアンプで増幅された状態から読み出しを行う２サイクル目以降のバースト読み出しサイクルにおいて、前記第二のリード起動信号を発生することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記可変電流源は、前記第一の電流を発生する第一のトランジスタと、前記第二の電流を発生する第二のトランジスタとを有し、
   前記第一のトランジスタのサイズは、前記第二のトランジスタのサイズよりも大きいことを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記可変電流源は、前記第一及び前記第二のリード起動信号によって異なるバイアス電圧が設定される第三のトランジスタを有し、
   前記第一のリード起動信号によるバイアス電圧は、前記第二のリード起動信号によるバイアス電圧よりも大きいことを特徴とする半導体装置。
5. メモリセルおよび前記メモリセルの記憶情報を増幅するセンスアンプを含んだメモリアレイと、階層構造の入出力線と、サブアンプと、メインアンプと、タイミング制御回路とを有する半導体装置であって、
   前記サブアンプは、第一の電流又は第二の電流を発生可能な可変電流源を具備することで駆動能力が制御され、前記メモリアレイから前記下位の入出力線に読み出された電圧信号を前記駆動能力に応じて増幅するものであり、
   前記可変電流源は、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
   前記サブアンプによって増幅された前記下位の入出力線の電圧信号は、前記上位の入出力線に読み出され、
   前記メインアンプは、第一のアンプとプリアンプを具備し、前記上位の入出力線に読み出された電圧信号を前記第一のアンプで増幅するか、又は前記プリアンプが活性化された場合は、前記プリアンプを介して前記第一のアンプで増幅するものであり、
   前記タイミング制御回路は、前記第一及び前記第二のリード起動信号と、前記プリアンプを活性化するためのプリアンプ起動信号とを発生するものであることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記タイミング制御回路は、
   バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
   前記メモリアレイを活性化直後の１サイクル目のバースト読み出しサイクルにおいて、前記第一のリード起動信号を発生し、
   前記１サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記センスアンプで増幅された状態から読み出しを行う２サイクル目以降のバースト読み出しサイクルにおいて、前記第二のリード起動信号を発生することを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第一の電流は、前記第二の電流よりも大きいことを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記タイミング制御回路は、
   前記１サイクル目のバースト読み出しサイクルにおいて、前記プリアンプ起動信号を活性化し、
   前記２サイクル目以降のバースト読み出しサイクルにおいて、前記プリアンプ起動信号を非活性化することを特徴とする半導体装置。
9. 複数のメモリセルおよび前記複数のメモリセルの記憶情報を増幅する複数のセンスアンプを含んだメモリアレイと、階層構造を備えた複数の入出力線と、複数のサブアンプと、複数のメインアンプと、タイミング制御回路とを有する半導体装置であって、
   前記複数のサブアンプは、それぞれに第一の電流又は第二の電流を発生可能な可変電流源を具備することで個別に駆動能力が制御され、前記メモリアレイから前記下位の複数の入出力線に読み出された電圧信号を前記個別の駆動能力に応じて増幅するものであり、
   前記複数の可変電流源のそれぞれは、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
   前記複数のサブアンプによって増幅された前記下位の複数の入出力線の電圧信号は、それぞれ、前記上位の複数の入出力線に読み出され、
   前記複数のメインアンプは、それぞれ、前記上位の複数の入出力線に読み出された電圧信号を増幅するものであり、
   前記タイミング制御回路は、前記第一及び前記第二のリード起動信号を発生するものであることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記第一の電流は、前記第二の電流よりも大きく、
    前記タイミング制御回路は、
    バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
    前記メモリアレイを活性化直後の１サイクル目のバースト読み出しサイクルにおいて、前記複数の可変電流源の一部に対して前記第一のリード起動信号を発生し、前記複数の可変電流源の他の一部に対して前記第二のリード起動信号を発生し、
    前記１サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記複数のセンスアンプで増幅された状態から読み出しを行う２サイクル目以降のバースト読み出しサイクルにおいて、前記複数の可変電流源の全てに対して前記第二のリード起動信号を発生することを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記タイミング制御回路は、前記複数のメインアンプのそれぞれを第一のタイミングで活性化する第一のメインアンプ起動信号と、前記複数のメインアンプのそれぞれを前記第一のタイミングよりも遅い第二のタイミングで活性化する第二のメインアンプ起動信号とを発生し、
    前記１サイクル目のバースト読み出しサイクルにおいて、
    前記複数の可変電流源の一部に対応するサブアンプによって増幅された電圧信号は、前記第一のメインアンプ起動信号によって前記複数のメインアンプの一部で増幅され、
    前記複数の可変電流源の他の一部に対応するサブアンプによって増幅された電圧信号は、前記第二のメインアンプ起動信号によって前記複数のメインアンプの他の一部で増幅されることを特徴とする半導体装置。
12. 複数のメモリセルと、
    前記複数のメモリセルの一つに格納されている記憶情報を転送する第１信号線対と、
    第１トランジスタおよび第２トランジスタを含むスタティック型の差動増幅回路と、電流制御回路とを含んだメインアンプと備え、
    前記第１信号線対の一方は、前記第１トランジスタのゲートに接続され、前記第１信号線対の他方は、前記第２トランジスタのゲートに接続され、
    前記電流制御回路は、前記第１トランジスタおよび前記第２トランジスタのソースと第１電源の間の経路に設けられ、バースト読み出しサイクル内の第１サイクルで第１電流を生成し、前記バースト読み出しサイクル内で前記第１サイクルの後となる第２サイクルで前記第１電流よりも少ない第２電流を生成することを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記電流制御回路は、
    前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第３トランジスタと、
    前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第４トランジスタとを有することを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、
    前記第３トランジスタの駆動能力は、前記第４トランジスタの駆動能力よりも大きく、
    前記第１サイクルでは、前記第３トランジスタが活性化されると共に前記第４トランジスタが非活性化され、
    前記第２サイクルでは、前記第４トランジスタが活性化されると共に前記第３トランジスタが非活性化されることを特徴とする半導体装置。
15. 請求項１２記載の半導体装置において、さらに、
    前記第１信号線対に接続されるサブアンプと、
    前記サブアンプに接続される第２信号線対とを備え、
    前記複数のメモリセルの一つから読み出された記憶情報は、前記第２信号線対と前記サブアンプを介して前記第１信号線対に転送されることを特徴とする半導体装置。
16. 請求項１５記載の半導体装置において、
    前記サブアンプは、可変電流源を含み、
    前記可変電流源は、前記第１サイクルで第３電流を生成し、前記第２サイクルで前記第３電流よりも少ない第４電流を生成することを特徴とする半導体装置。
17. 請求項１６記載の半導体装置において、
    前記サブアンプは、さらに、
    前記第２信号線対の一方にゲートが接続される第５トランジスタと、
    前記第２信号線対の他方にゲートが接続される第６トランジスタとを含み、
    前記可変電流源は、
    前記第５トランジスタおよび前記第６トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第７トランジスタと、
    前記第５トランジスタおよび前記第６トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第８トランジスタとを含むことを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記第７トランジスタの駆動能力は、前記第８トランジスタの駆動能力よりも大きく、
    前記第１サイクルでは、前記第７トランジスタが活性化されると共に前記第８トランジスタが非活性化され、
    前記第２サイクルでは、前記第８トランジスタが活性化されると共に前記第７トランジスタが非活性化されることを特徴とする半導体装置。
19. 請求項１２記載の半導体装置において、
    前記電流制御回路は、前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする付加トランジスタを含み、
    前記第１サイクルで前記付加トランジスタのゲートに印加される電圧は、前記第２サイクルで前記付加トランジスタのゲートに印加される電圧よりも大きいことを特徴とする半導体装置。
20. 複数のメモリセルと、
    前記複数のメモリセルの一つに格納されている記憶情報を転送する第１ビット線対と、
    前記第１ビット線対の一方にゲートが接続される第１トランジスタと、前記第１ビット線対の他方にゲートが接続される第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのソースと第１電源の間の経路に設けられ、バースト読み出しサイクル内の第１サイクルで第１電流を生成し、前記バースト読み出しサイクル内で前記第１サイクルの後となる第２サイクルで前記第１電流よりも少ない第２電流を生成する可変電流源とを含んだサブアンプと、
    前記サブアンプに接続される第２ビット線対と、
    前記第２ビット線対に接続されるメインアンプとを有することを特徴とする半導体装置。
21. 請求項２０記載の半導体装置において、
    前記可変電流源は、
    前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第３トランジスタと、
    前記第１トランジスタおよび前記第２トランジスタのソースと前記第１電源の間の経路をソース−ドレイン経路とする第４トランジスタとを有することを特徴とする半導体装置。
22. 請求項２１記載の半導体装置において、
    前記第３トランジスタの駆動能力は、前記第４トランジスタの駆動能力よりも大きく、
    前記第１サイクルでは、前記第３トランジスタが活性化されると共に前記第４トランジスタが非活性化され、
    前記第２サイクルでは、前記第４トランジスタが活性化されると共に前記第３トランジスタが非活性化されることを特徴とする半導体装置。
23. 請求項２０記載の半導体装置において、
    前記サブアンプは、さらに、前記第１トランジスタおよび前記第２トランジスタのソースと前記可変電流源の間に接続された付加トランジスタを含み、
    前記サブアンプは、前記付加トランジスタによって活性化されることを特徴とする半導体装置。