JP2007095913A - 配線構造体の形成方法、配線構造体、半導体装置の形成方法、及び表示装置 - Google Patents

配線構造体の形成方法、配線構造体、半導体装置の形成方法、及び表示装置 Download PDF

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Abstract

【課題】表面凹凸が少なく電気抵抗が低い配線構造体の形成方法を提供する。
【解決手段】基体１上に金属層４を形成する第１工程と、金属層４にフラッシュランプから発せられる光を照射してアニールを行う第２工程とを含む。
【選択図】 図１

Description

本発明は、液晶表示装置に代表される表示装置やＵＬＳＩに代表される半導体装置等に用いて好適な配線構造体の形成方法、配線構造体、薄膜トランジスタ等の製造に適した半導体装置の形成方法、及び表示装置に関する。
一般に、ＬＳＩ（Large-Scale Integrated circuit）やＵＬＳＩ（Ultra Large-Scale Integrated circuit）に代表される半導体装置の配線や電極に適用される金属層としては、アルミニウム（Ａｌ）層やその合金層が主流となっている。しかし、近年、ＬＳＩ、ＵＬＳＩに代表される半導体装置の分野においては、集積度を向上させるため、更なる微細化、細線化、動作スピードの向上等といった要求が高まっている。このため、アルミニウムよりも抵抗が低く、且つ、エレクトロマイグレーションやストレスマイグレーション等の耐性が高い銅（Ｃｕ）やその合金が、次世代の配線構造体（配線や電極等）の材料として検討されてきている。
液晶表示装置に代表される表示装置の分野においても、近年、表示面積の拡大により配線長が増加する傾向にある。また、駆動用ドライバ回路を含む周辺回路部分のモノリシック化、画素内メモリや光センサー等といった付加機能の取り込みの開発も進んできている。したがって、半導体分野と同様に、低抵抗な配線構造体への要求が高まってきている。
銅を主成分とする配線構造体は、従来、スパッタ法、ＣＶＤ法、めっき法等で形成されている。
特開２００１−６８６７９ Ｍａｔｅｒｉａｌ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇ Ｖｏｌ．６１２ Ｄ．７．１．１ （２０００） Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｖｏｌ．１４８， Ｃ４７−Ｃ５３ （２００１）
ところで、スパッタ法、ＣＶＤ法、めっき法等で形成され、銅を主成分とした金属層（配線構造体）の結晶粒は小さく、比抵抗が比較的大きい。このため、従来、銅を主成分とする金属層を加熱炉内でヒータ等の加熱源によりアニール（炉アニール）を施すことにより、結晶粒を大きくし、比抵抗値を低下させている。
しかしながら、炉アニールにより銅を主成分とする金属層のアニールを行うと、結晶粒が大きくなり比抵抗は低下するものの、結晶粒成長に伴い表面凹凸が増大してしまうという課題が新たに発生した。このため、炉アニールによって結晶粒を成長させてなる金属層は、半導体装置や表示装置への適用が困難であるという課題があった。
本発明の目的は、このような事情に基づいてなされたもので、表面凹凸が小さく、比抵抗が低い配線構造体の形成方法、配線構造体半導体装置の形成方法、及び表示装置を提供することである。
本発明の第１の態様に係わる配線構造体の形成方法は、基体上に金属層を形成する第１工程と、この金属層にフラッシュランプから発せられる光を照射してアニールを行うアニール工程とを具備する。
本発明の第２の態様に係わる配線構造体の形成方法は、基体上に金属層を形成する第１工程と、前記金属層に３００ｎｍ〜６００ｎｍの波長範囲に極大強度を有し、フラッシュランプから発せられる光を照射してアニールを行うアニール工程とを具備する。
本発明の第３の態様に係わる配線構造体の形成方法は、基体上に金属層を形成する第１工程と、この金属層を配線パターン状にエッチングして配線構造体パターンを形成する第２工程と、この配線構造体パターンにフラッシュランプから発せられる光を照射してアニールを行うアニール工程とを具備する。
本発明の第４の態様に係わる配線構造体は、絶縁体からなる基板と、この基板上に設けられ、フラッシュランプ光により照射された配線パターンとを具備する。
本発明の第５の態様に係わる半導体装置の形成方法は、基体上に半導体層を形成する工程と、この半導体層上に絶縁膜を形成する工程と、この絶縁膜上に金属層を形成する工程と、前記金属層を加工して配線構造体を形成する工程と、前記金属層および前記配線構造体の少なくとも一方にフラッシュランプから発せられる光を照射してアニールを施す工程とを具備する。
本発明での「配線構造体」は、配線、端子、及び電極等を含む。基体としては、一般的なガラス、石英ガラス、セラミックス、或いはシリコンウエハ等を単体もしくは組合わせて用いることができる。また、基体としては、例えば、一般的なガラス、石英ガラス、セラミックス、シリコンウエハ、或いは樹脂等からなる基板上に、絶縁膜（絶縁膜）や半導体層を一層もしくは複数層形成してなるものを用いてもよい。この複数層形成の場合には、複数の層を積層させても、並べても、またこれらの組合わせてもよい。また、上記絶縁膜や半導体層は、回路素子や回路素子の一部を形成していても良い。なお、回路素子は、薄膜トランジスタ等の半導体装置を含む。
前記金属層としては、銅を主成分とする材料を用いるのが好ましい。
銅を主成分とする金属層とは、概ね９０％以上が銅であるのが好ましい。さらに好ましくは、９８％以上である。なお、銅を主成分とする金属層とは、銅単体を含む。金属層に含まれる銅以外の元素としては、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、或いは、クロム（Ｃｒ）等が挙げられる。
本発明の第３の態様に係わる半導体装置の形成方法は、基体上に半導体層を形成する工程と、前記半導体層上に絶縁膜を形成する工程と、前記絶縁膜上に金属層を形成する工程と、前記金属層にフラッシュランプアニールを施す工程とを含む。
本発明の第４の態様に係わる半導体装置の形成方法は、基体上に金属層を形成する工程と、前記金属層にフラッシュランプアニールを施す工程と、前記金属層上に絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程とを含む。
前記金属層としては、銅を主成分とする材料を用いるのが好ましい。
銅を主成分とする金属層とは、概ね９０％以上が銅であるのが好ましい。さらに好ましくは、９８％以上である。なお、銅を主成分とする金属層とは、銅単体を含む。金属層に含まれる銅以外の元素としては、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、或いは、クロム（Ｃｒ）等が挙げられる。
上述のような配線構造体の形成方法や半導体の形成方法によれば、短時間のアニールにより、表面の凹凸の増大を抑えつつ、結晶粒径の拡大を図ることができる。
上述のような配線構造体の形成方法、配線構造体、半導体装置の形成方法、及び表示装置によれば、表面凹凸が小さく、比抵抗が低い配線構造体及び半導体装置、表示装置が得られる。
以下、本発明の第１の実施形態を、図１乃至図３を参照して説明する。本実施形態では、本発明の配線構造体の一形態について説明する。図１及び図２は、本実施形態の配線構造体の製造工程を示している。
まず、図１（ａ）に示すように、金属又は絶縁体製基板、例えば、ガラスからなる基板１を用意する。この基板１表面上に、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯ２）等からなり、例えば、膜厚３００ｎｍの下地絶縁層２を形成する。
次に、図１（ｂ）に示すように、下地絶縁層２の上に、例えば、膜厚３０ｎｍのバリアメタル層３を形成する。このバリアメタル層３は、後述する金属層４が下地絶縁層２に拡散するのを抑制するとともに密着性を改善するためのものである。本実施形態の配線構造体の形成方法では、基板１上に下地絶縁層２とバリアメタル層３とが順次形成されたものが基体５としている。この基体５上、即ち、バリアメタル層３上に、配線層として使用するための金属層４を形成する。金属層４としては、銅単体又は銅を主成分とする金属材料で形成された層を用いることができる。以下、金属層４を銅配線層という。この銅配線層４の膜厚は、任意であるが、この実施の形態では、５００ｎｍである。バリアメタル層３及び銅配線層４は、例えば、スパッタ法で連続的に形成することができる。
次に、図１（ｃ）に示すように、銅配線層４にフラッシュランプから発せられるフラッシュランプ光１０３ｂを照射する。このフラッシュランプとしては、種々のものが使用できるが、キセノン（Ｘｅ）フラッシュランプや、クリプトン（Ｋｒ）フラッシュランプが好ましい。この照射により、銅単体又は銅を主成分とする銅配線層４は、加熱されて、溶融、半溶融、或いは、非溶融状態となる。以下、この工程を、フラッシュランプ加熱工程（フラッシュランプアニールを施す工程）という。
フラッシュランプ加熱工程は、図３に示すようなフラッシュランプ加熱装置１００を用いて処理することができる。このフラッシュランプ加熱装置１００は、処理容器としての気密容器１０１と、この気密容器１０１内に設けられ、金属層４が上に形成された基体５を支持する支持台１０２と、この支持台１０２の上方に、上記基体５と対向するようにして設けられた直管状のフラッシュランプ１０３と、これらフラッシュランプ１０３を上記基体５とは反対側から、即ち、上方から覆うリフレクタ１０４と、紫外線から可視領域までの波長の光に対して透過性を有する石英等で形成された透光板１０５とを備えている。前記気密容器１０１は、容器１０１内に、例えば、不活性ガスのようなガスを導入させるためのガス導入ポート１０１ａと、この容器内のガスを排出するガス排出ポート１０１ｂとを有している。この透光板１０５は、気密容器１０１の内部をフラッシュランプ１０３が収容された上部と、基体５が配設される下部（処理空間）とに気密的に分離することにより、処理空間の容積を実質的に減じている。
前記フラッシュランプ１０３は、１本又は複数本（この実施の形態では１０本）が、図の面に直交する方向に互いに平行に、配設されてフラッシュランプユニットとして構成されている。そして、各フラッシュランプ１０３は、両端に陽極及び陰極（図示せず）が設けられた直管状のガラス管１０３ａを有し、この中にはキセノンガスやクリプトンガス等が封入されている。前記陽極及び陰極は、夫々、駆動電源回路としてのコンデンサー（図示せず）に電気的に接続されている。かくして、このコンデンサーを介して陽極と陰極との間に瞬間的に印加される電圧により電流がガラス管１０３ａ内に流れ、その時に発せられたジュール熱でキセノンガスやクリプトンガス等が加熱されて、光が放出される。このようなフラッシュランプ１０３は、０．１ｍｓ〜１０ｍｓ（より好ましくは、０．５ｍｓ〜５ｍｓ）のパルス幅を有するフラッシュランプ光を射出するものが好ましい。この場合には、コンデンサーに予め蓄えられた静電エネルギーが、０．１ｍｓ〜１０ｍｓ（０．５ｍｓ〜５ｍｓ）という短い光パルスに変換されることから、連続点灯の光源に比べて極めて強い光を発し被処理基板を照射し、アニールすることができる。
前記リフレクタ１０４は、全てのフラッシュランプ１０３を上記基体５とは反対側から覆うことで、フラッシュランプ光１０３ｂのうち、上記基体５とは反対側（上方）に放射されたフラッシュランプ光１０３ｂを上記基体５方向に反射させる。かくして、フラッシュランプ１０３から発せられる全てのフラッシュランプ光１０３ｂが、直接的又はリフレクタ１０４による反射によって間接的に上記基体５側に放射される。そして、このフラッシュランプ光１０３ｂは、透光板（透過窓）１０５を通過して上記被処理基体５上の銅配線層４を照射して、銅配線層４をアニールする。これにより、前述したように、上記基体５上に銅を主成分とする配線構造体６が形成される。
前記フラッシュランプによる加熱工程（アニール工程）は、銅配線層４の表面酸化を抑えるためにアニール不活性ガスもしくは真空からなる雰囲気中で行うことが望ましい。
従来行われている炉アニール又は赤外線ランプアニールは、加熱時間を長くしなければ、結晶粒を充分に成長させることができない。また、ガラス基板上に配線構造体を形成するために、炉アニール又は赤外線ランプアニールを行うと、ガラス基板自体も加熱される。また、結晶粒の成長に伴い、配線構造体の表面凹凸の増大が生じてしまう。
これに対し、本実施形態の配線構造体の形成方法では、フラッシュランプ光１０３ｂはパルス幅が短いため、銅配線層４の加熱される期間が短時間で済む。また、フラッシュランプ光１０３ｂを使用すると、銅配線層４を直接加熱することができるので、結晶粒径の拡大を生じさせることができるが、表面凹凸の増大が生じ難い。即ち、フラッシュランプ光１０３ｂは、図１０に示すように６００ｎｍ以下の短波長側で反射率が低下するために、発光波長（図１１に示した発光スペクトルの一例のように、キセノンのフラッシュランプは３００ｎｍ〜６００ｎｍの範囲（領域）内で強い発光強度を有する）のフラッシュランプ光１０３ｂを銅配線層４は、有効に吸収してアニールされる。このため、基板１の温度の上昇をほとんど伴わない。
また、フラッシュランプ光１０３ｂのパルス幅は、０．１ｍｓ〜１０ｍｓに設定すると、高温のアニールでも銅の拡散を抑制でき、スループットを高くすることができる。
本発明に係わるフラッシュランプ加熱工程では、フラッシュランプ１０３から発せられるフラッシュランプ光１０３ｂは、制御性がよいので、所定領域に対して通常１回のフラッシュ照射でよいが、複数回のフラッシュ照射でもよい。
即ち、フラッシュランプ加熱工程は、上記基体５上の金属層４の所定の領域（本実施形態の配線構造体の形成方法では金属層４の全域）に対して一括して少なくとも１回フラッシュ照射を行う。
また、フラッシュランプ加熱工程は、上記基体５とフラッシュランプ１０３とを、基体の平面方向においての相対的な位置関係を変化させるステップ送り及び／又はリピート送りしながら、上記金属層４の所定の領域を順次変更して夫々少なくとも１回フラッシュ照射を行う工程を含むようにしてもよい。上記ステップ送りする際は、照射領域（所定領域）が端部でオーバーラップするように行うことが望ましい。このようにすることにより、金属層４の広範囲の領域（全領域を含む）を全体に渡って均一にアニールすることができる。
前記フラッシュランプ加熱装置１００では、ステップ送り及び／又はリピート送りするための機構は公知のものを使用できるので省略されている。この場合に、フラッシュランプ１０３を上記基体５に対して移動させるよりも、フラッシュランプ１０３に対して上記基体５を移動させる方が容易なので、フラッシュランプユニットに対して上記基体５を金属層４の照射面と平行(実施の形態では水平)に移動させるのが好ましい。これは、フラッシュランプ加熱装置１００の支持台１０２の基体５が位置される部分を移動可能に形成すればよいためである。しかしながら、フラッシュランプユニットを移動させたり、フラッシュランプユニットのうち所定の１もしくは複数のフラッシュランプのみを移動させるようにしてもよい。
前記フラッシュランプ１０３としては、電圧、電流密度、ガス圧、ランプ内径等を制御して紫外線から可視領域に強度の強い発光分光特性を有するものを用いるのが望ましい。具体的には、以下の実験（図１２乃至図１５参照）にて使用する際に有効な紫外線から可視領域の発光強度を得る条件範囲は、電流密度３０００Ａ/ｃｍ2〜１００００Ａ/ｃｍ2であった。フラッシュランプ加熱工程において、プラズマ温度を上昇させるとともに、短波長成分のエネルギー密度の比率を高くするためには、フラッシュランプ１０３の電流密度を３０００Ａ/ｃｍ2〜１００００Ａ/ｃｍ2程度の高電流密度とすることが望ましい。
本実施形態の配線構造体の形成方法では、例えば、図１（ａ）ないし図１（ｃ）を参照して説明したフラッシュランプアニール処理が行われた銅配線層４（配線構造体６）を所望のパターン例えば配線パターンに加工する方法を含んでも良い。この方法では、銅配線層４を、例えば、以下にような工程でパターンニングする。
まず、フラッシュランプアニール処理が行われた上記配線構造体６上に、例えばＰＥＰによりフォトレジスト膜７を形成する。そして、図１（ｄ）に示すように、フォトレジスト膜７を所望のパターンに露光・現像処理する。
次に、図２（ｅ）に示すように、上記フォトレジスト膜７をマスクとして、上記配線構造体６及びバリアメタル層３を選択的にエッチングする。その後、図２（ｆ）に示すように、剥離液等を用いてフォトレジスト膜７を配線構造体６から剥離する。このようにすることによって、所望のパターン（例えば、アイランド状）の配線構造体６を形成することができる。
なお、本実施形態の配線構造体の形成方法では、銅もしくは銅を主成分とする銅配線層４にフラッシュランプ加熱工程した後、エッチングを施してアイルランド状の配線構造体６を形成しているが、図２（ｇ）に示すように、銅配線層４を所望のパターンに形成した後に、これにフラッシュランプ加熱工程を行ってもよい。また、図１（ｃ）と図２（ｇ）とに示すように、エッチング前とエッチング後との両方でフラッシュランプ加熱工程を行ってもよい。また、エッチングして配線構造体形成後のみにフラッシュランプ加熱工程を行ってもよい。
次に、所望のパターンに形成した配線構造体６に、下地絶縁層２上も含めて、例えば窒化シリコンや酸化シリコンで形成された保護層や絶縁膜のような付加層８を形成する。この付加層８の形成後に、図２（ｈ）に示すように、再び、フラッシュランプ加熱工程をこの配線構造体６に対して行ってもよい。この場合には、付加層８の形成前にはフラッシュランプ加熱工程を行わず、付加層８の形成後のみに、銅配線層４にフラッシュランプ加熱工程を行って配線構造体６を形成しても良い。これに対して、銅配線層４上に窒化シリコン層を形成した後に、赤外線ランプアニールや炉アニールを行うと、結晶成長に伴いボイドが発生し易いという問題がある。これに対し、フラッシュランプ加熱工程は、上述のように、アニール時間が短いため、銅配線層４上に窒化シリコン層を形成した後にフラッシュランプアニールを行っても、ボイドが発生し難いという利点がある。
図１２（ａ）は、いずれのアニール処理を行っていない金属層の後方電子線散乱法で解析した結晶方位マップを示している。図１２（ｂ）は、赤外線ランプにより金属層を加熱（４５０℃、１０分）して、形成した配線構造体の、また、図１２（ｃ）は、フラッシュランプにより加熱処理して形成した配線構造体の結晶方位マップを示している。図１２（ｂ）並びに図１２（ｂ）から、当業者であればわかるように、いずれも主結晶方位は（１１１）面であった。図１３（ａ）ないし１３（ｃ）は、図１２（ａ）ないし１２（ｃ）の双晶を夫々含む結晶粒径マップを示している。図１３からわかるように、加熱処理前の平均結晶粒径は、０．２μｍ程度であったのに対し、加熱後は結晶粒径が拡大している。結晶粒径が拡大すると、電子の結晶粒界での散乱が低下するため、加熱処理前の比抵抗は２乃至２．４μΩｃｍ程度だったものが、フラッシュランプアニール後は１．７乃至１．８μΩｃｍに低下し、ほぼバルクの比抵抗値（１．６７μΩｃｍ）に近づいている。また、結晶粒径の拡大は、エレクトロンマイグレーション耐性向上、ボイド発生の低減にも有効である。
図１４は、フラッシュランプにより加熱した銅の配線構造体表面の凹凸を観察した二次電子像（ＳＥＭ）を示している。図１５は、赤外線ランプにより加熱（４００℃、１０分）された銅配線層の表面凹凸を観察した二次電子像（ＳＥＭ）を示している。図１４及び図１５に示すように、赤外線ランプにより加熱した配線構造体は表面凹凸が拡大しているが、フラッシュランプにより加熱した銅配線層はほとんど加熱処理前と同じであった。
以上のように、本実施形態の配線構造体の形成方法によれば、短時間のアニールにより、表面の凹凸の増大を抑えつつ、結晶粒径の増大を図ることができる。したがって、表面凹凸が少なく電気抵抗が低い配線構造体６が得られる。
本実施形態の配線構造体の形成方法では、銅もしくは銅を主成分とする金属層（銅配線層）４をスパッタ法で形成した場合について説明したが、金属層（銅配線層）４の形成方法は、これ銅の配線層に限定されるものではない。金属層４としては、例えばモリブデン、タンタル、チタン、タングステン、アルミニウム層、ニッケル、コバルト層などその他の金属層の製造プロセスに適用してもよい。
以下、本発明の第２の実施形態を、図４及び図５を参照して説明する。本実施形態では、本発明の配線構造体の他の一形態について説明する。図４及び図５は、本実施形態の配線構造体の製造工程を示している。
図４（ａ）の工程は、上述した第1の実施形態の図１（ａ）の工程と同じである。次に、図４（ｂ）に示すように、下地絶縁層２の上にバリアメタル層３とシード層（例えば、銅や銅を主成分とする銅シード層）９とをスパッタ法で順次連続して形成する。この場合、基板１上に下地絶縁層２とバリアメタル層３とシード層９とが形成されたものが基体５となる。なお、シード層９は、後に、金属層４とともに配線構造体６をなす。
次に、シード層９上にフォトレジスト膜７を形成し、図４（ｃ）に示すように、所望の領域のみシード層９の表面が露出するように、レジスト溝７ａをこのフォトレジスト膜７に形成する。次に、図４(ｄ)に示すように、レジスト溝７ａによって露出されたシード層９上に、無電解めっき法で金属層、例えば銅のみか銅を主成分とする金属層（以下、銅配線層という）４を形成する。そして、図５(ｅ)に示すように、剥離液等を用いてフォトレジスト膜７をシード層９上から剥離する。
次に、図５(ｆ)に示すように、銅配線層４に対して、上述した第1の実施形態の図１（ｃ）と同様に、フラッシュランプ光１０３ｂを照射して、フラッシュランプ加熱工程を行う。そして、図５（ｇ）に示すように、銅配線層４をマスクとして、シード層９のうち配線構造体６をなす領域以外の部分をエッチングにより除去する。この結果、シード層９を構成要素の一部とした配線構造体６が形成される。
なお、図５(ｇ)に示すように、上記シード層９のエッチングに続いて、バリアメタル層３のうち配線構造体６をなす領域以外の部分をエッチングにより除去してもよい。また、フラッシュランプ加熱工程は、上記図５（ｆ）に示す工程の代わりか、この工程に加えて、図４(ｃ)の工程の前（レジスト溝７ａ形成前）に、シード層９に対して行って、配線構造体の一部をなすシード層９の結晶粒径の拡大を行ってもよい。シード層９にフラッシュランプ加熱工程を施した場合には、無電解めっきの成膜直後の結晶粒径が大きくすることができるので有利である。即ち、このようにして、結晶粒径の拡大を行っておくと、後で形成する銅配線層４の結晶粒径をさらに大きくすることができる。また、図５(ｇ)に示す銅配線層４を形成のためのエッチング工程の後に、配線構造体に対してフラッシュランプ加熱工程を行っても、また、この工程を加えてもよい。
尚、シード層９のような薄膜を赤外線ランプアニールや炉アニールで加熱処理すると、原子（分子）の凝集が生じ易いが、フラッシュランプ加熱工程ではアニール時間が短いために原子（分子）の凝集が生じ難いという利点がある。
本発明に係わるフラッシュランプ加熱工程は、また、図１６（ａ）ないし１６（ｄ）に示すようなダマシンプロセスと電解めっきプロセスで形成されたような銅を主成分とする銅配線層のような金属層にも、フラッシュランプ加熱工程は有効である。即ち、この場合でも、銅配線層を直接フラッシュラン加熱工程でアニールすることでボイドの低減を図ることができる。
この方法を以下に簡単に説明する。
まず、図１６（ａ）に示すように、半導体基板又は絶縁性基板等の基板７１上に、例えばＣＶＤ法により膜厚１０００ｎｍのシリコン酸化膜からなる絶縁膜１２を堆積した後、絶縁膜７２上に形成されたレジストパターン（図示省略）をマスクとして絶縁膜７２に対してドライエッチングを行なって、絶縁膜７２に例えば直径２００ｎｍのホール７３及び例えば幅２４０ｎｍの配線用溝７４を形成する。尚、ホール７３は、基板７１、又は基板１１上に形成されている下層配線（図示省略）に達するように形成されている。
次に、図１６（ｂ）に示すように、ホール７３及び配線用溝７４を含む絶縁膜７２の上に全面に亘ってスパッタリング法により、膜厚３５ｎｍの窒化タンタル膜とタンタル膜からなる積層のバリアメタル層７５を、ホール７３内及び配線用溝７４内にそれぞれ空間部が残存するように堆積する。続いて、バリアメタル層７５の上に全面に亘ってスパッタリング法により、膜厚１５０ｎｍの銅膜からなるシード層７６を、ホール７３内及び配線用溝７４内にそれぞれ空間部が残存するように堆積する。尚、バリアメタル層７５は、バリア層又は密着層としての機能を有している。
図１６（ｃ）に示すように、ホール７３内及び配線用溝７４内に残存するシード層７６をシード層として電解めっき法により、該シード層の上に銅膜からなるめっき層７７を、ホール７３及び配線用溝７４が完全に埋まるように成長させる。
次に、図１６（ｄ）に示すように、前記めっき層７７にフラッシュランプ光１０３ｂを照射して、フラッシュランプ加熱工程を行う。そして、図１６（ｅ）に示すように、凹所内を除く基板７1のバリアメタル層７５、シード層７６並びにめっき層７７の部分をＣＭＰにより除去して、上面を平滑化して、配線構造体を形成する。
尚、図１６（ｄ）に示す前記フラッシュランプ加熱工程は、ＣＭＰの後で行っても、両方で行っても良い。
以上のように、本実施形態の配線構造体の形成方法によれば、短時間のアニールにより、表面の凹凸の増大を抑えつつ、結晶粒径の増大を図ることができる。したがって、表面凹凸が小さく、比抵抗が低い配線構造体が得られる。
以下、本発明の第３の実施形態に係わる配線構造体及び半導体の形成方法について図６乃至図８を参照して説明する。本実施形態では、半導体装置の製造方法として、ボトムゲート型のアモルファスシリコンＴＦＴの製造方法を説明するが、半導体装置は、これに限られることはない。
図６は、表示装置としての、アクティブマトリックス型の液晶表示装置１０の等価回路の一例を示している。この液晶表示装置１０は、１対の透明基板１１，１２と、液晶層１３と、下地絶縁層１４と、画素電極１５と、配線構造体６により形成された走査線１６と、信号線１７と、対向電極１８と、半導体装置としての薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴという）１９と、走査線駆動回路２１と、信号線駆動回路２２と、液晶コントローラ２３とを備えている。
前記透明基板１１，１２としては、例えば、１対のガラス板を用いることができる。これら透明基板１１，１２は、互いに所定間隔を有して対向するようにして、図示しない枠状のシール材を介して周辺で接合されている。そして、前記液晶層１３は、一対の透明基板１１，１２間の前記シール材により囲まれた領域に設けられている。
前記１対の透明基板１１，１２のうちの一方、例えば後側（図７及び図８において下側）の透明基板１２の内面には、前記下地絶縁層１４、複数の画素電極１５、複数の走査線１６、複数の信号線１７、及び複数のＴＦＴ１９等が設けられている。（これら図には、通常走査線と同材料で形成される複数の補助容量は示していない）
前記下地絶縁層１４は、酸化シリコンや窒化シリコン等により形成されることができる。前記複数の画素電極１５は、行方向及び列方向に、マトリックス状に配設され、各々は、例えばＩＴＯで形成された透明電極により形成されている。図７に示すように、前記ＴＦＴ１９は、下地絶縁層１４上に設けられ、各々は、ゲート電極（本実施形態では配線構造体６でもある）３１と、ゲート絶縁膜３２と、半導体層３３と、ソース電極３４と、ドレイン電極３５とを備えている。また、これらＴＦＴ１９は、マトリックス上に配設された前記複数の画素電極１５と、ソース電極３４が電気的に接続されるようにして、画素電極１５に対して夫々、１対１で対応するように設けられている。
前記走査線１６は、下地絶縁層１４上で、マトリックス状に設けられた画素電極１５の行方向（図６において左右方向、図８において紙面に直交する方向）に互いに平行に延びるように設けられている。これら走査線１６は、ＴＦＴ１９のゲート電極３１と電気的に接続されている。また、これら走査線１６の一端は、走査線駆動回路２１に電気的に接続されている。
前記信号線１７は、マトリックス状に設けられた画素電極１５の列方向（図６において上下方向）に沿って互いに平行に延びるように、ゲート絶縁膜３２上に設けられている。これら信号線１７は、対応するＴＦＴ１９のドレイン電極３５と電気的に接続されている。また、これら信号線１７の一端は、信号線駆動回路２２に電気的に接続されている。
前記ＴＦＴ１９は、図７に示すようなボトムゲート型のアモルファスシリコンＴＦＴである。このようなＴＦＴでは、上述したように、ゲート電極３１は、下地絶縁層１４上に設けられ、また、ゲート絶縁膜３２は、ゲート電極３１、走査線１６、及び下地絶縁層１４を覆うように設けられている。このゲート絶縁膜３２としては、酸化シリコン膜、窒化シリコン膜、もしくは酸化シリコン膜と窒化シリコン膜との積層膜等を用いることができる。前記半導体層３３は、ノンドープアモルファスシリコン層（ノンドープａ-Ｓｉ層）４１と、この層の両側面上に互いに所定距離を有して離間され、夫々１対のコンタクト層としてのｎ＋型アモルファスシリコン層（ｎ＋型ａ-Ｓｉ層）４２とを有している。前記ノンドープａ-Ｓｉ層４１は、ゲート絶縁膜３２上に設けられており、前記１対のｎ＋型アモルファスシリコン層（ｎ＋型ａ-Ｓｉ層）４２の下に夫々位置するソース領域３３ｂ並びにドレイン領域３３ｃと、これら領域３３ｂ，３３ｃ間に位置するチャンネル領域３３ａとを有している。そして、このチャンネル領域３３ａが、ゲート電極３１の上方に位置されている。
前記ソース電極３４及びドレイン電極３５は、ソース領域３３ｂ及びドレイン領域３３ｃと電気的に接続するように、これら領域３３ｂ，３３ｃ上のコンタクト層（ｎ＋型ａ-Ｓｉ層４２）上に夫々に設けられている。ソース電極３４及びドレイン電極３５のうちの一方、例えば、ドレイン電極３５は、対応する信号線１７と電気的に接続されている。
前記画素電極１５を露出させる開口部３８ｂを有するパシベーション層３８が、前記ソース電極３４、ドレイン電極３５、信号線１７、及びゲート絶縁膜３２を覆うように設けられている。
図６に示すように、前記走査線駆動回路２１及び信号線駆動回路２２は、夫々液晶コントローラ２３に接続されている。この液晶コントローラ２３は、例えば外部から供給される画像信号及び同期信号を受け、画素映像信号Ｖpixを信号線１７に、垂直走査制御信号ＹＣＴを走査線駆動回路２１に、そして、水平走査制御信号ＸＣＴを信号線駆動回路２２に、夫々供給する。
前記前側（図７及び図８において上側）の透明基板１１の内面には、複数の画素電極１５に対向するようにして、１枚膜状の透明な対向電極（共通電極）１８が設けられ、マトリックス状に配置された画素領域を構成している。この対向電極１８は、例えばＩＴＯにより形成されている。なお、この透明基板１１の内面に、前記複数の画素領域に対応させてカラーフィルタを、また、前記画素領域の間の領域に対応させて遮光膜を夫々設けてもよい。
前記１対の透明基板１１，１２の外面には、図示しない偏光板が夫々設けられている。また、液晶表示装置１０を透過型とする場合、後側の透明基板１２の後方には、図示しない面光源が設けられている。なお、この液晶表示装置１０は、反射型或いは半透過反射型であってもよい。
前記走査線１６は、銅を主成分とする配線構造体６によって形成されている。バリアメタル層３９が、走査線１６と下地絶縁層１４との密着性向上、及び、走査線１６から下地絶縁層１４への銅の拡散抑制のために設けられている。走査線１６上には、銅の拡散を抑制するキャッピングメタル層或いは絶縁層等を設けてもよい。走査線１６は、第１の実施形態の配線構造体６と同様にして形成することができる。また、ゲート電極３１は、走査線１６と一体に形成することができる。
以下、後側の透明基板１２の内面への成膜工程及びＴＦＴ１９の形成方法について説明する。
まず、後側の透明基板１２として、厚さ０．７ｍｍのガラス板を用意する。この透明基板１２（第１の実施形態の配線構造体の形成方法における基板１に対応）上に、下地絶縁層１４（第１の実施形態の配線構造体の形成方法における下地絶縁層２に対応）としての窒化シリコンと酸化シリコン層との積層膜を形成する。本実施形態では、下地絶縁層１４の層厚を４００ｎｍとしている。下地絶縁層１４は、ＣＶＤ法（例えば、ＰＥ−ＣＶＤ法（Plasma Enhanced Chemical Vapor Deposition））を用いて、窒化シリコン膜の厚さが２００ｎｍと酸化シリコン膜の厚さが２００ｎｍとなるように透明基板１２上に連続的に堆積させて形成している。
次に、下地絶縁層１４上に、バリアメタル層３９（第１の実施形態の配線構造体の形成方法におけるバリアメタル層３に対応）を形成する。このバリアメタル層３９は、スパッタリング法により成膜することができる。バリアメタル層３９の材料としては、Ｔａ，ＴａＮ，ＴｉＮ、Ｍｏ、ＭｏＷ等を単独もしくは組合わせて使用することができる。透明基板１２上に下地絶縁層１４とバリアメタル層３９とが形成されたものが、走査線１６（配線構造体６）、ゲート電極３１（配線構造体６）、ボトムゲート型ＴＦＴ１９を形成するための基体（図示せず、第１の実施形態の配線構造体の形成方法における基体５に対応）となる。
次に、基体上、即ち、バリアメタル層３９上に、走査線１６及びゲート電極３１を形成する。これは、第１の実施形態の配線構造体の形成方法と同様にして行うことができる。即ち、上記基体上（バリアメタル層３９上）に、金属層として、例えば、銅を主成分とする銅配線層（図示せず、第１の実施形態の配線構造体の形成方法における銅配線層４に対応）を形成する。以下、金属層を銅配線層という。
この銅配線層は、スパッタリング法によりバリアメタル層３９の成膜後、連続的に成膜することができる。本実施形態では、銅配線層の層厚を５００ｎｍとしている。その後、銅配線層にフラッシュランプ光を照射する。これにより、銅単体又は銅を主成分とする銅配線層は、加熱されて、溶融、半溶融、或いは、非溶融状態となる。これは、第１の実施形態のフラッシュランプ加熱工程と同じである。これにより、配線構造体４０が形成される。
上述のような配線構造体４０を形成した後、配線構造体４０とバリアメタル層３９とを所望の配線パターンにエッチング加工して、配線構造体４０とバリアメタル層３９とを有する配線構造体６としてのゲート電極３１及び走査線１６を形成する。
続けて、ゲート電極３１及び走査線１６を覆うように、ゲート絶縁膜３２を形成する。なお、銅配線層とバリアメタル層３９とを所望の配線パターンにエッチング加工するとともに、その上にゲート絶縁膜３２を形成した後、フラッシュランプ１０３（図３）によるアニール処理を行って、配線構造体６としてのゲート電極３１及び走査線１６を形成してもよい。その際は、ゲート絶縁膜３２の少なくとも一部に、窒化シリコン等の銅の拡散防止能を有するものを用いることが望ましい。
次に、ゲート絶縁膜３２上に、半導体層３３を形成する。詳しくは、ゲート絶縁膜３２上にノンドープａ−Ｓｉ層を、また、このノンドープａ−Ｓｉ層４１の上にｎ＋型ａ-Ｓｉ層を順次成膜する。そして、これら膜をパターニングして、ノンドープａ−Ｓｉ層４１及びｎ＋型ａ-Ｓｉ層４２を同じ形状に形成した後、ｎ＋型ａ-Ｓｉ層４２上にソース電極３４及びドレイン電極３５を夫々形成する。これら電極の形成は、ソース電極３４及びドレイン電極３５となるアルミニウム層をｎ＋型ａ-Ｓｉ層４２成膜し、次に、このアルミニウム層を所定のパターンにエッチングすることにより実現できる。この後、ソース電極３４及びドレイン電極３５をマスクとし、これら電極間に位置するｎ＋型ａ-Ｓｉ層の部分をエッチングにより除去して、チャンネル領域３３ａを露出させて、ＴＦＴ１９を完成させる。
次に、前記ドレイン電極３５と電気的に接続するようにして、ゲート絶縁膜３２上に信号線１７を形成するとともに、ソース電極３４と電気的に接続するようにして画素電極１５を形成する。そして、前記ＴＦＴ１９、ゲート絶縁膜３２、及び画素電極１５を覆うようにパシベーション層３８を成膜し、このパシベーション層３８に、画素電極１５を露出させる開口部３８ｂを形成する。以上により、後側の透明基板１２への成膜工程が完了する。
本実施形態の配線構造体の形成方法及び半導体の形成方法によれば、短時間のアニールにより、表面の凹凸の増大を抑えつつ、結晶粒径の拡大を図ることができる。したがって、表面凹凸が少なく電気抵抗が低い配線構造体６（走査線１６、ゲート電極３１）及び半導体装置（ＴＦＴ）１９が得られる。
本実施形態の配線構造体の形成方法及び半導体の形成方法では、第１の実施形態の配線構造体の形成方法のように、バリアメタル層の上に銅配線層をスパッタ法で連続成膜したが、第２の実施形態の配線構造体の形成方法のようにしてもよい。即ち、バリアメタル層の上にシード層を形成し、その上にフォトレジスト膜を形成して所定のパターンに露光・現像処理する。形成されたフォトレジスト膜のレジスト溝に銅配線層を無電解めっき法で形成し、フォトレジスト膜を剥離する。その後、フラッシュランプによるアニール処理を行い、シード層をエッチングする。そして、銅配線層をマスクとしてバリアメタル層をエッチングする。この場合、フラッシュランプによるアニール処理を、バリアメタル層をエッチングした後に行うようにしてもよい。さらに、バリアメタル層をエッチングした後、銅の拡散防止のために、少なくとも銅配線層の表面を覆うようにＣｏＢ，ＣｏＷＢようなキャッピングメタル層を無電解めっき法によって形成し、フラッシュランプによるアニール処理を行うようにしてもよい。
以下、本発明の第４の実施形態を、半導体の形成方法の他の一形態について、図９を参照して説明する。本実施形態では、半導体装置１９の製造方法として、トップゲート型のポリシリコンＴＦＴ（ＬＤＤ構造を有するｎ型のＴＦＴ）の製造方法を説明する。
本実施形態では、半導体装置１９としてのＴＦＴが、配線構造体６としてのソース電極３４及びドレイン電極３５を有している。これらソース電極３４及びドレイン電極３５は、第１及び第２の実施形態における配線構造体６の形成方法と同様の方法で形成することが可能である。この実施形態では、ゲート絶縁膜３２及び層間絶縁層５２を選択的にエッチングして、ソース領域３３ｂ及びドレイン領域３３ｃの表面まで開口するコンタクトホール３２ａ，５２ａ，３２ｂ，５２ｂを形成した状態のものが基体となる。なお、他の構成は、図示しない構成も含めて、上述した第３の実施形態と同じであるから、重複する説明は図に同符号を付して省略する。
前記銅配線層６２にフラッシュランプ加熱工程を施す。フラッシュランプ加熱工程は加熱時間が短いために、銅配線層６２のアニール時の銅拡散を抑制できるという利点もある。
上述のようにすることにより、表面凹凸が小さく、気比抵抗が低い半導体装置１９（ＴＦＴ２０ｂ）が得られる。
上記の実施形態では、下地絶縁層と銅層との間に密着性向上、拡散防止のためにバリアメタル層を設けたが、銅層にマグネシウム（Ｍｇ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、或いは、クロム（Ｃｒ）等を含むものを用いることにより、バリアメタル層を設けることなく下地絶縁層との密着性改善、熱処理後に下地界面との間に形成される酸化物バリア層による拡散防止を行うようにしてもよい。
なお、本発明の配線構造体の形成方法及び半導体装置の形成方法は、液晶表示装置の製造過程における配線構造体の形成方法及び半導体装置の形成方法に限定されるものではない。本発明は、例えば、無機ＥＬＤ装置或いは有機ＥＬＤ装置等の表示装置の製造過程における配線構造体の形成方法及び半導体装置の形成方法としても適用することができる。
上記実施形態は、配線構造体６として走査線１６、ゲート電極３１、ソース電極３４、ドレイン電極３５を例にとって説明したが、本発明の配線構造体の形成方法は、これらの形成方法に限定されるものではない。本発明の配線構造体の形成方法は、信号線１７やその他の種々の配線、電極、端子等の形成方法に広く適用することができる。
また、上記実施形態では、半導体装置１９としてＴＦＴ２０ａ，２０ｂを例にとって説明したが、本発明の半導体装置の形成方法は、種々の半導体装置の製造方法として広く適用することができる。
さらに、上記実施形態では、金属層として銅を主成分とする銅配線層を例にとって説明したが、金属層は、銅を主成分とする銅配線層に限定されるものではない。
（ａ）〜（ｄ）は、本発明の第１の実施形態にかかる配線構造体の形成方法の前半部分を説明するための工程図。 （ｅ）〜（ｈ）は、図１に続き、本発明の第１の実施形態にかかる配線構造体の形成方法の後半部分を説明するための工程図。 本発明の第１の実施形態に係る配線構造体の形成方法に用いられるフラッシュランプ加熱装置の一例を示す断面図。 （ａ）〜（ｄ）は、本発明の第２の実施形態にかかる配線構造体の形成方法の前半部分を説明するための工程図。 （ｅ）〜（ｇ）は、図４に続き、本発明の第２の実施形態にかかる配線構造体の形成方法の後半部分を説明するための工程図。 本発明の第３の実施形態の半導体装置の形成方法によって形成した半導体装置としての薄膜トランジスタを備える表示装置を示す平面図。 図６中VII-VII線に沿って切断して示す断面図。 図６中VIII−VIII線に沿って切断して示す断面図。 半導体装置としての薄膜トランジスタの他の一例を備える表示装置の断面図。 フラッシュランプ光の波長と反射率との関係を示す図。 キセノンのフラッシュランプの発光スペクトルを示す図。 （ａ）は、アニール処理を行っていない金属層の後方電子線散乱法で解析した結晶方位マップ、（ｂ）は、赤外線ランプにより金属層を加熱して形成した配線構造体の後方電子線散乱法で解析した結晶方位マップ、及び（ｃ）は、フラッシュランプにより加熱処理して形成した配線構造体の結晶方位マップ。 （ａ）ないし１３（ｃ）は、図１２（ａ）ないし１２（ｃ）の双晶を夫々含む結晶粒径マップ。 フラッシュランプにより加熱した銅の配線構造体表面の凹凸を観察した二次電子像（ＳＥＭ）を示す。 赤外線ランプにより加熱した銅配線層の表面凹凸を観察した二次電子像（ＳＥＭ）を示す。 （ａ）ないし（ｅ）は、本発明の変形例に係わるダマシンプロセスと電解めっきプロセスとを説明するための工程図。
符号の説明
５，７０，８０…基体、 ４…銅配線層（金属層）、 ６…配線構造体、 ２０ａ，２０ｂ…ＴＦＴ（半導体装置）、 ３２…ゲート絶縁膜（絶縁膜）、 ３３…半導体層、 １０３…フラッシュランプ、 １０３ｂ…フラッシュランプ光

Claims (12)

  1. 基体上に金属層を形成する第１工程と、
    この金属層にフラッシュランプから発せられる光を照射してアニールを行うアニール工程とを具備することを特徴とする配線構造体の形成方法。
  2. 基体上に金属層を形成する第１工程と、
    前記金属層に３００ｎｍ〜６００ｎｍの波長範囲に極大強度を有し、フラッシュランプから発せられる光を照射してアニールを行うアニール工程とを具備することを特徴とする配線構造体の形成方法。
  3. 基体上に金属層を形成する第１工程と、
    この金属層を配線パターン状にエッチングして配線構造体パターンを形成する第２工程と、
    この配線構造体パターンにフラッシュランプから発せられる光を照射してアニールを行うアニール工程とを具備することを特徴とする配線構造体の形成方法。
  4. 前記光は、パルス幅が０．１ｍｓ〜１０ｍｓに設定されたパルス光であることを特徴とする請求項１乃至３のいずれか１項に記載の配線構造体の形成方法。
  5. 前記金属層は、銅を主成分とすることを特徴とする請求項１乃至４のいずれか１項に記載の配線構造体の形成方法。
  6. 前記アニール工程は、前記基体と前記フラッシュランプとの相対的な位置関係を変化させるステップ送り及び／又はリピート送りしながら、光を照射することを特徴とする請求項１乃至４のいずれか１項に記載の配線構造体の形成方法。
  7. 前記アニール工程は、前記金属層上に保護絶縁膜を形成する工程と、不活性ガスもしくは真空中の雰囲気で、前記保護絶縁膜上から光を照射する工程とを含むことを特徴とする請求項１乃至４のいずれか１項に記載の配線構造体の形成方法。
  8. 絶縁体からなる基板と、
    この基板上に設けられ、フラッシュランプ光により照射された配線パターンとを
    具備することを特徴とする配線構造体。
  9. 基体上に半導体層を形成する工程と、
    この半導体層上に絶縁膜を形成する工程と、
    この絶縁膜上に金属層を形成する工程と、
    前記金属層を加工して配線構造体を形成する工程と、
    前記金属層および前記配線構造体の少なくとも一方にフラッシュランプから発せられる光を照射してアニールを施す工程とを具備することを特徴とする半導体装置の形成方法。
  10. 基体上に金属層を形成する工程と、
    この金属層を加工して配線構造体を形成する工程と、
    前記金属層および前記配線構造体の少なくとも一方にフラッシュランプアニールを施す工程と、
    前記金属層上に絶縁膜を形成する工程と、
    この絶縁膜上に半導体層を形成する工程とを具備することを特徴とする半導体装置の形成方法。
  11. 前記金属層は、銅を主成分とすることを特徴とする請求項９又は１０に記載の半導体装置の形成方法。
  12. 請求項９乃至１１の半導体装置の形成方法により製造された半導体装置をスイッチング回路に設けてなることを特徴とする表示装置。
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TW095133548A TW200741963A (en) 2005-09-28 2006-09-11 Method for forming wiring structure, wiring structure, method for forming semiconductor device, and display device
US11/531,873 US7790612B2 (en) 2005-09-28 2006-09-14 Increased grain size in metal wiring structures through flash tube irradiation
KR1020060093898A KR20070035980A (ko) 2005-09-28 2006-09-27 배선 구조를 형성하는 방법, 배선 구조, 반도체 소자를형성하는 방법, 및 디스플레이 장치
CNA2006101437730A CN1941325A (zh) 2005-09-28 2006-09-28 形成布线结构的方法、布线结构、形成半导体器件的方法、以及显示器
US12/851,290 US20100301342A1 (en) 2005-09-28 2010-08-05 Increased grain size in metal wiring structures through flash tube irradiation

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216551A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2015225650A (ja) * 2014-05-28 2015-12-14 介面光電股▲ふん▼有限公司ＪＴＯＵＣＨ Ｃｏｒｐｏｒａｔｉｏｎ 金属配線の微細構造製造方法
JP2017045964A (ja) * 2015-08-28 2017-03-02 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5323784B2 (ja) * 2009-09-15 2013-10-23 フオン・アルデンネ・アンラーゲンテヒニク・ゲゼルシヤフト・ミト・ベシユレンクテル・ハフツング 微細構造を製造するための方法及び装置
US7956463B2 (en) * 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
US9714474B2 (en) * 2010-04-06 2017-07-25 Tel Nexx, Inc. Seed layer deposition in microscale features
JP2012114217A (ja) * 2010-11-24 2012-06-14 Nitto Denko Corp 配線回路基板の製造方法
CN104779171A (zh) * 2015-05-05 2015-07-15 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管及制作方法、阵列基板、显示装置
US10431464B2 (en) * 2016-10-17 2019-10-01 International Business Machines Corporation Liner planarization-free process flow for fabricating metallic interconnect structures
US10672653B2 (en) * 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
CN110265406A (zh) * 2019-06-06 2019-09-20 深圳市华星光电技术有限公司 阵列基板及制作方法
CN113629076A (zh) * 2021-08-04 2021-11-09 武汉华星光电技术有限公司 阵列基板及显示面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01225136A (ja) * 1988-03-04 1989-09-08 Fujitsu Ltd アルミ配線の形成方法
JPH04326521A (ja) * 1991-04-26 1992-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH05114600A (ja) * 1991-10-21 1993-05-07 Toshiba Corp 半導体装置の製造方法
JPH1032203A (ja) * 1996-07-17 1998-02-03 Toshiba Corp 半導体装置の製造方法
JP2000260773A (ja) * 1999-03-10 2000-09-22 Tatsuo Asamaki 平坦化装置と平坦化方法
JP2002118078A (ja) * 2000-10-12 2002-04-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2005196157A (ja) * 2003-12-29 2005-07-21 Lg Philips Lcd Co Ltd 半透過型液晶表示素子およびその製造方法
JP2005197699A (ja) * 2003-12-27 2005-07-21 Lg Phillips Lcd Co Ltd 薄膜トランジスタアレイ基板の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW452860B (en) * 1998-12-14 2001-09-01 Lg Philips Lcd Co Ltd Wiring, thin-film transistor substrate with the wiring, method of manufacture thereof, and liquid crystal display device
JP4169896B2 (ja) 1999-06-23 2008-10-22 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタとその製造方法
JP2002050595A (ja) * 2000-08-04 2002-02-15 Hitachi Ltd 研磨方法、配線形成方法及び半導体装置の製造方法
KR100518051B1 (ko) * 2001-01-11 2005-09-28 엔이씨 엘씨디 테크놀로지스, 엘티디. 능동 매트릭스형 액정 디스플레이 장치와 그 제조 방법
JP2003183874A (ja) * 2001-12-18 2003-07-03 Morita Kagaku Kogyo Kk 銅薄膜の電解メッキ液
US20060051948A1 (en) * 2003-02-04 2006-03-09 Microfabrica Inc. Microprobe tips and methods for making
US6716753B1 (en) * 2002-07-29 2004-04-06 Taiwan Semiconductor Manufacturing Company Method for forming a self-passivated copper interconnect structure
KR101054819B1 (ko) * 2003-06-24 2011-08-05 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
US20050048768A1 (en) * 2003-08-26 2005-03-03 Hiroaki Inoue Apparatus and method for forming interconnects
US6911376B2 (en) * 2003-10-01 2005-06-28 Wafermasters Selective heating using flash anneal
JP3602122B1 (ja) * 2003-10-15 2004-12-15 株式会社共立 内燃エンジン用シリンダのめっき方法及びめっき装置
US20050173799A1 (en) * 2004-02-05 2005-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for its fabricating
JP4660119B2 (ja) * 2004-05-26 2011-03-30 株式会社東芝 半導体装置の製造方法
US7122458B2 (en) * 2004-07-22 2006-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating pad redistribution layer
US7160756B2 (en) * 2004-10-12 2007-01-09 Agency For Science, Techology And Research Polymer encapsulated dicing lane (PEDL) technology for Cu/low/ultra-low k devices
US7323401B2 (en) * 2005-08-08 2008-01-29 Applied Materials, Inc. Semiconductor substrate process using a low temperature deposited carbon-containing hard mask

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01225136A (ja) * 1988-03-04 1989-09-08 Fujitsu Ltd アルミ配線の形成方法
JPH04326521A (ja) * 1991-04-26 1992-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH05114600A (ja) * 1991-10-21 1993-05-07 Toshiba Corp 半導体装置の製造方法
JPH1032203A (ja) * 1996-07-17 1998-02-03 Toshiba Corp 半導体装置の製造方法
JP2000260773A (ja) * 1999-03-10 2000-09-22 Tatsuo Asamaki 平坦化装置と平坦化方法
JP2002118078A (ja) * 2000-10-12 2002-04-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2005197699A (ja) * 2003-12-27 2005-07-21 Lg Phillips Lcd Co Ltd 薄膜トランジスタアレイ基板の製造方法
JP2005196157A (ja) * 2003-12-29 2005-07-21 Lg Philips Lcd Co Ltd 半透過型液晶表示素子およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216551A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9035404B2 (en) 2010-03-31 2015-05-19 Renesas Electronics Corporation Semiconductor device and manufacturing method of the semiconductor device
JP2015225650A (ja) * 2014-05-28 2015-12-14 介面光電股▲ふん▼有限公司ＪＴＯＵＣＨ Ｃｏｒｐｏｒａｔｉｏｎ 金属配線の微細構造製造方法
JP2017045964A (ja) * 2015-08-28 2017-03-02 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法

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