JP2007073952A - 高誘電率材料をエッチングする方法 - Google Patents

高誘電率材料をエッチングする方法 Download PDF

Info

Publication number
JP2007073952A
JP2007073952A JP2006225737A JP2006225737A JP2007073952A JP 2007073952 A JP2007073952 A JP 2007073952A JP 2006225737 A JP2006225737 A JP 2006225737A JP 2006225737 A JP2006225737 A JP 2006225737A JP 2007073952 A JP2007073952 A JP 2007073952A
Authority
JP
Japan
Prior art keywords
etching
dielectric material
gas
layer
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006225737A
Other languages
English (en)
Inventor
Xikun Wang
ワン シクン
Wei Liu
リュウ ウェイ
Yan Du
デュウ ヤン
Mei Hua Shen
ホア シェン メイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2007073952A publication Critical patent/JP2007073952A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】 残渣を形成させずにプラズマエッチングリアクタ内で高k誘電材料をエッチングする方法の提供。
【解決手段】 一実施態様においては、BClを有する第1プラズマガス反応種混合物で高k誘電材料をプラズマエッチングするステップを含む方法が提供される。高k誘電材料は、シリコン層を有するスタックにおいてAlを含むことができる。エッチングするステップは、パッシベーションガス、例えば、Cを供給するステップを含むことができ、希ガス、例えば、Heのような希釈ガスを供給するステップを更に含むことができる。ある実施態様においては、エッチングは反応性イオンエッチングプロセスにより行うことができる。
【選択図】 図1

Description

背景
集積回路(IC)は、現代の半導体技術の分野において重要な役割を果たしている。集積回路の開発は高度な電気技術を備えた現代の世界を可能にした。集積回路の応用は、かなり広範囲に及び、それらの重要性は、携帯電話、デジタルテレビから、カメラ内部のフラッシュメモリチップに至るまで、我々の日々の生活に影響している。これらの集積回路は、典型的には、シリコン基板或いはウェハ上に形成され、メモリ能力を加えた異なる材料から作られた広範囲のスタック層のために構成されたプロセスによる能動的な半導体デバイスを含むことができる。
最近の半導体技術においては、集積回路はより多くのメモリを備えたより小さなデバイスへと進歩してきた。半導体集積回路(IC)の製造においては、典型的には、二酸化シリコン(SiO)、窒化シリコン(Si)、酸窒化シリコン(SiON)のような誘電材料が広く用いられてきた。しかしながら、技術が進歩するにつれて、ICデバイス形状はより小さくなり、結果として次第により薄い集積回路デバイスとなる。典型的なICデバイスは数ナノメートル以下の膜厚に近づいた場合、前述の従来の誘電材料は、典型的には、絶縁破壊に耐えることはできるが、もはや必要とされる記憶装置を備えることはできない。
前述の問題に取り組むために、高誘電率材料(高k誘電材料)がメモリデバイスの潜在的な適用により製造した半導体チップに用いられてきた。高k材料の例としては、酸化アルミニウム(Al)、酸化ハフニウム(HfO)、酸化ジルコニウム(ZrO)及びそれらの混合物、並びにHfSi、ZrSiO及びそれらの混合物のような金属ケイ酸塩が含まれる。
IC適用におけるそれらの使用のために後に前述の高k材料が探求されたが、ドライエッチングすることが非常に難しいことは当業者に知られている。高k材料は、典型的には、かなり安定であり、大抵のエッチング反応に対して耐性があり(それらの化学的不活性による)、エッチングストップ層、プラズマエッチングのハードマスク層及び他の材料として利用されてきた。
典型的な堆積プロセスでは(例えば、シリコンウェハ)基板上に高k誘電膜を生成することは望ましいが、望まれていない反応がこれら薄膜上や反応チャンバの他の部分に生じてしまう。これらの望まれていない残渣の蓄積は粒子の脱落、堆積均一性の低下を生じることがあり、これらの影響はウェハ欠陥をまねき、続いてデバイス欠陥をまねき更に悪くなってしまう。
高誘電率材料に関して、酸化アルミニウム(Al)が典型的には、最も遅いエッチング速度の一つであることは当業者に知られている。典型的には、強力なプラズマ条件下でさえ、高チャックバイアス電圧の条件となってしまい、結果として高イオンスパッタリングとスパッタ誘発エッチングが生じる。
高k誘電材料をエッチングする従来の方法は、典型的には、高ウェハ温度の塩素ガス(Cl)とフッ素ガスを必要とする。これらの方法には多くの欠点があった。Clをベースにした化学は、多結晶シリコン(poly)を積極的にエッチングし、結果としてpolyに対する選択性が低くなることは当業者によく知られている。低容量性構造或いは欠陥があるウェハにエッチングを行った後、エッチングされた高k誘電層はウェハ上に残渣を生じてしまう。特に酸化アルミニウムに関しては、フラッシュメモリや他の関連した適用の場合に薄いpoly1層の上面上のAlをエッチングすることは極めて困難である。フッ素は、典型的には、高k誘電材料をエッチングするのに効果のないことがわかった。フッ素は、典型的には、不揮発性である金属フッ化物生成物を生じるので、リアクタから除去することが難しい。
55nmノード以上のフラッシュメモリスタックはpoly2/Al(又は他の高k誘電材料)/poly1からなる。Alは積層膜のpolyと異なり、エッチングすることが難しいことは、当業者によく知られている。新しいフラッシュメモリ積層膜のpoly1層の薄層の上面上のAlのような高k誘電材料のエッチングの成功の鍵は、適度なAlエッチング速度と多結晶シリコンに対する高い選択性を有するプロセスを見つけることである。
当業者が理解するように、高誘電率材料をエッチングすることができる方法が求められている。好ましくは、このようなエッチング方法はウェハ欠陥を作ってしまう望まれていない残渣を促進させる望ましくない特性を有してはならない。更に、コスト効果があり、選択性が高く、且つエッチング速度が適度に速い、酸化アルミニウムのような高誘電率材料をエッチングする方法が求められている。
概要
一実施態様においては、プラズマエッチングリアクタ内で高k誘電材料をエッチングする方法であって、BClを有するプラズマガス反応種混合物で高k誘電材料をプラズマエッチングするステップを含む前記方法が提供される。高k誘電材料は、少なくとも1つのシリコン層を有するスタックにおけるAlであってもよい。炭化水素、即ち、CH、C等のパッシベーションガスは、希ガス、例えば、Heのような希釈ガスと共に、エッチングをするために供給することができる。ある実施態様においては、エッチングは反応イオンエッチングプロセスにおいて行うことができる。
説明
図1は、エッチングすべき高誘電率層又は高k層を有する、部分的にエッチングされたスタック100を示す切り取られた側面図である。この実施態様においては、マスク層110は、高k層140上でパターン形成される。追加の任意層120と130は、マスク層110と高k層140との間に位置することができる。一実施形態においては、マスク層110は、典型的には、プラズマ増強型化学気相堆積酸化物或いはPECVD酸化物、BSG或いはホウ素ドープスピンオンガラス、他の酸化物ハードマスク、窒化シリコン、又は他のハードマスクのようなハードマスクである。一実施形態においては、任意層120はタングステン(W)であり、任意層130は窒化チタン(TiN)である。高k層の下は多結晶シリコン層150である。図2は、図1の高k層140をエッチングした後のスタック200を示す図である。エッチングされた高k層240は、ある実施形態においては基板の一部であってもよい、下にある多結晶シリコン層150までエッチングされる。窒化シリコン(SiN)又は他のバリヤ層材料のようなバリヤ層(図示せず)は、高k層140と多結晶シリコン層150との間に位置することができる。このような実施形態においては、高k層140はバリヤ層までエッチングされる。
高誘電率を有する材料は、高k誘電材料と呼ばれる。高k誘電材料は、典型的には4を超え、ある実施形態においては5を超え、ある実施形態においては更に好ましくは少なくとも7である誘電率を有する。ある実施形態においては、高k材料は、Al、HfO、AlHf、ZrO、HfSi、ZrSi及びそれらの混合物からなる群より選ばれた少なくとも1種であることが好ましい。
図1を参照すると、一実施態様においては、高k材料層140のエッチングはBClにより行われる。高k材料がAlである場合、BClは揮発性AlClを形成することによってAlを化学的にエッチングする。C、CH又は他の炭化水素のようなパッシベーションガスは、それぞれ層120と130の側壁構造120sと130sの不動態化を与えるとともに下にある多結晶シリコン層150に対する選択性を改善するように導入することができる。BClとC、又はCHとの比率は所望のエッチング速度と多結晶シリコン層150に対する高い選択性を与えるように選択される。炭化水素添加剤は、選択性を改善するために多結晶シリコン層150のエッチング速度を低減させる。Cの1つの利点は、ポリプロピレンのポリマー前駆物質であり、また、フォトレジストに類似した内容を有することである。
Heのような希釈ガスは、例えば、Cによる不動態化において導入することができる。C:Heの原子比は、ある実施態様においては約2.7%:1であってもよい。他の比も可能である。具体的な一実施態様においては、希釈係数37の場合、2.7%のCと97.3%のHeを有するC:Heが商業的に有効である。
他の実施態様においては、高k材料層140は、他の炭化水素を含有するパッシベーションガスと共に、他のハロゲン含有ガスを含むガス混合物を用いてエッチングすることができる。従って、ある実施態様においては、パッシベーションガスは、ヘリウム、アルゴン、ネオン、キセノン及びクリプトンからなる群より選ばれた不活性ガスを含むことができる。
図1を参照すると、ある実施態様においては、高k層140エッチングプロセスは反応性イオンエッチングを用いて行うことができる。エッチングステップは全て、いずれもカリフォルニア州サンタクララのアプライドマテリアルズから入手できるDPSエッチングリアクタ、又は反応イオンエッチング(RIE)のような単一プラズマエッチングチャンバ内で行うことができる。一RIEプロセスにおいては、プロセスパラメータは、約0ワットのソースパワー、約200ワットのバイアスパワー、約25mTのチャンバ圧、約80℃で約30sccmのBClを含んでいる。これにより、約150オングストローム/分のエッチング速度で側壁テーパが小さく且つ側壁プロファイルが良好な多結晶シリコン層150の100オングストローム未満の損失が生じる。バイアスパワーは、約150W〜約300Wの範囲にあってもよい。一般に、W層120とTiN層130の側壁不動態化は、約100℃以下の低い温度より高いカソード温度で制御する方が難しい。例えば、80℃ではW層120とTiN層130の良好な不動態化が得られ、上記のRIEプロセスにおいて良好なエッチングプロファイルが得られる。
他の実施態様においては、約800Wのソースパワー、200Wのバイアスパワー、約250℃で約60sccmのBClによる誘導結合方式によって、良好な側壁プロファイルが得られた。誘導結合方式は、Al高k層140のエッチング速度が大きかったが、上記RIE方式は多結晶シリコン層150に対する選択性が約3倍になる。ある実施態様においては、バイアスパワー範囲は約150-300Wである。
ある実施態様においては、エッチングは、当該技術で既知のようにメインエッチングとオーバーエッチングステップによる2つのエッチングプロセスで行うことができる。メインエッチングは高k層140をエッチングするように設計される。オーバーエッチングステップは、高誘電率層140から多結晶シリコン層150、又はバリヤ層(図1に図示されていない)まで均一な貫通を確実にする。
Alのような高k誘電材料は、約250℃ほどの高温又は約80℃ほどの低温でエッチングすることができる。メインエッチングステップとオーバーエッチングステップが完了した後、所望されるように、チャンバのチャック開放と洗浄を行うことができる。ある実施態様において可能なより低い温度、例えば、約100℃未満、又は80℃程度の温度は、ウェハ処理量を改善するためにより迅速な冷却とチャック開放を促進させることができる。
ある実施態様においては、水素と炭素を含む炭化水素パッシベーションガスを、40ミリトール未満のチャンバ圧でガス混合物に加えることができる。パッシベーションガスは、-(CH)-ガスのような炭化水素、ある実施態様においてはエチレンであるが、例えば、メタンのような他の炭化水素を用いることができる。
適度なエッチング速度と多結晶シリコンに対する高選択性でAlをエッチングするために、BCl又は三塩化ホウ素が用いられる。Cl2ガスは、典型的には、高k誘電材料をエッチングするために用いられてきたが、多結晶シリコンや他の材料を積極的にエッチングすることができる。ホウ素はシリコン-ホウ素の組合わせを形成することによって多結晶シリコンエッチング速度の低減を援助するので、高誘電率を有する材料をエッチングする場合、選択性が増大し且つ成功した結果が得られる。三塩化ホウ素は揮発性AlClの形成によりAlを化学的にエッチングすることができる。BCl:C/He又はCHは、適度なAlエッチング速度と多結晶シリコンに対する高選択性を得るように選択される。BとB-Siを形成すると、多結晶シリコンに対する高選択性が促進する。C/He、CH等の炭化水素パッシベーションガスは、選択性を改善するために多結晶エッチング速度を低減し、多結晶シリコン層がさらされる場合にエッチング速度を低減し、他の実施形態においては1以上の多結晶シリコン層を含むことができる(図1に示されていない)、その他の層120と130の側壁120sと130sの側部への作用を阻止する。
上記のように、本明細書に記載される反応性物質に加えて、ヘリウム、アルゴン、ネオン、クリプトン、キセノンのような不活性希釈ガスを添加することもできる。不活性希釈ガスは安全性の理由で必要とされ、プラズマ特性を変化させることもできる。不活性ガスの濃度は、ヘリウムの場合で1.0%〜約3.0%の範囲にあってもよい。他の不活性希釈ガスも可能である。
ある実施態様においては、従来のチャンバ洗浄はエッチングプロセスの後に行うことができる。
他の実施態様においては、HBrは高k誘電材料をエッチングするために用いることができる。上記のように、パッシベーションガスと、希釈ガスを用いることができる。Al高k材料の場合、HBrは揮発性AlBrの形成によりAlをエッチングする。HBr:Cの比は適度なエッチング速度を与えるよう選択される。希釈ガスは、上記のようにC:Heが約2.7%:1の比によるHeのような不活性ガスであってもよい。
図3に戻ると、一実施態様においては、高k材料は多結晶シリコンの2層間に位置し、poly1は符号341で示され、poly2は符号342で示される。poly2の342は高k層340上に位置し、poly1の341は高k層340の下に位置する。一実施態様によれば、スタック300は、ある実施態様においてはハードマスクであってもよい、マスク310を用いてエッチングされる。poly2の342のエッチングは、Alに対して高選択性を有するように、高k層340で、例えば、Al層で停止する。Alエッチングが続き、poly2の342とpoly1の341に対する高選択性を有し、poly1の341で停止する。SiNの任意のバリヤ層322を用いることができる。その後、poly1の341を、下にあるゲート酸化物層347までエッチングすることができる。
Alエッチングにおいて高エッチング選択性を達成するために、反応種混合物はBClと、おそらくCのような炭化水素パッシベーションガスを有してもよい。Al層340は、BClエッチング剤とHeで希釈されたCでエッチングすることができる。希釈はCの少量の流量に特に効果的である。プロセスは2つのステップを含むことができ、メインエッチング後に、メインエッチングと同様の反応種混合物を持ち得るオーバーエッチングが続く。ある実施態様においては、100℃を超える温度によって良好な結果が得られ、150℃の温度によって更に良好な結果が得られる。
図4は、図3の高k層をエッチングした後のエッチングされたスタック400を示す切り取られた側面図である。エッチングされたスタック400を形成するために、poly2層442がエッチングされた後にエッチングされた高k層440が形成される。エッチングされたバリヤ層444は、高k層400をエッチングした後に形成され、エッチングされたpoly1層441はエッチングされたpoly2、エッチングされた高k層440、エッチングされたバリヤ層444のエッチング後に形成される。マスク410はエッチングされたpoly2、エッチングされた高k層400、エッチングされたバリヤ層444、エッチングされたpoly1層441を画成するために用いられる。
典型的には、多結晶シリコン関連プロセスは、減結合プラズマソースパワーとバイアスパワーによる化学プラズマエッチングを利用する。しかしながら、上記実施態様の一部は、バイアスパワーのみを用いた反応性イオンエッチングで行うことができる。ある種の実施態様においては、高k材料の反応性イオンエッチングにより多結晶シリコンとの選択性が高くなる。一例の実施態様においては、プロセスウィンドウは、約100W〜約400Wのバイアスパワー、約0Wのソースパワー、約5ミリトール〜約50ミリトールのチャンバ圧、約30℃〜約350℃での約20sccm〜約200sccmのBClの流量である。
ある実施態様においては、メインエッチングプロセスの化学プラズマエッチングを用い、その後、終点近くで反応性イオンエッチングに切り替えることが可能であり、上記オーバーエッチングステップについても可能である。
ある種の上記実施態様のいくつかの利点の1つは、Alと反応しやすくフッ化アルミニウム汚染物質を形成するフッ素を含まずにメインエッチングガス混合物を形成することができることである。
前述は本発明の単なる例示であり、本発明を開示された化合物に限定するものではない。本明細書に記載された実施態様は、例示された特定のスタック構造に限定されない。他のスタック構造と実施態様も可能である。当業者に明白である変形や変更は、添付の特許請求の範囲に定義される本発明の範囲と本質の範囲内にあるものである。
図1は、エッチングすべき高誘電率層又は高k層を有する、部分的にエッチングされたスタックを示す切り取られた側面図である。 図2は、図1の高k層をエッチングした後のスタックを示す切り取られた側面図である。 図3は、エッチング前の高誘電率層を含むスタックを示す切り取られた側面図である。 図4は、図3の高k層をエッチングした後のスタックを示す切り取られた側面図である。
符号の説明
100…スタック、110…マスク層、120…任意層、120s…側壁構造、130…任意層、130s…側壁構造、140…高k層、150…ポリシリコン層、200…スタック、240…高k層、310…マスク、322…バリヤ層、340…高k層、341…poly1、342…poly2、347…ゲート酸化物層、400…スタック、410…マスク、440…高k層、441…poly1、442…poly2、444…バリヤ層。

Claims (35)

  1. プラズマエッチングリアクタ内で高k誘電材料をエッチングする方法であって、BClを含むプラズマガス反応種混合物を用いて該高k誘電材料をプラズマエッチングするステップを含む、前記方法。
  2. エッチングするステップが、パッシベーションガスを供給する工程を含む、請求項1記載の方法。
  3. 該高k誘電材料が、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、及びそれらの混合物からなる群より選ばれる、請求項2記載の方法。
  4. 該誘電材料が酸化アルミニウムである、請求項3記載の方法。
  5. 該パッシベーションガスがCを含む、請求項4記載の方法。
  6. 該パッシベーションガスが炭化水素を含む、請求項2記載の方法。
  7. 該パッシベーションガスがCを含む、請求項6記載の方法。
  8. エッチングするステップが、更に、希ガスを含む希釈ガスを供給するステップを含む、請求項7記載の方法。
  9. 該希釈ガスを供給するステップが、Heを供給する工程を含む、請求項8記載の方法。
  10. 酸化物ハードマスクを用いてエッチングするステップを更に含む、請求項9記載の方法。
  11. 該高k誘電材料がAlを含む、請求項9記載の方法。
  12. エッチングするステップが、反応性イオンエッチングプロセスを用いる工程を含む、請求項11記載の方法。
  13. エッチングするステップが、約250℃の範囲内でエッチングする工程を含む、請求項12記載の方法。
  14. エッチングするステップが、約100℃未満でエッチングする工程を含む、請求項12記載の方法。
  15. エッチングするステップが、約80℃でエッチングする工程を含む、請求項14記載の方法。
  16. 該パッシベーションガスがCHを含む、請求項6記載の方法。
  17. 該高k誘電材料がAlを含む、請求項16記載の方法。
  18. エッチングするステップが、反応性イオンエッチングプロセスを用いる工程を含む、請求項17記載の方法。
  19. エッチングするステップが、約250℃の範囲内でエッチングする工程を含む、請求項18記載の方法。
  20. エッチングするステップが、約100℃未満でエッチングする工程を含む、請求項18記載の方法。
  21. エッチングするステップが、約80℃でエッチングする工程を含む、請求項20記載の方法。
  22. 該高k誘電材料をエッチングするステップが、シリコンを含むスタックをエッチングする工程を含む、請求項2記載の方法。
  23. 該高k誘電材料をエッチングするステップが、シリコンを含む層の下の該高k誘電材料をエッチングする工程を含む、請求項22記載の方法。
  24. 該高k誘電材料をエッチングするステップが、該高k誘電材料の下のシリコンを含む材料まで該高k誘電材料をエッチングする工程を含む、請求項23記載の方法。
  25. 該高k誘電材料をエッチングするステップが、該高k誘電材料の下のバリヤ層まで該高k誘電材料をエッチングする工程を含む、請求項23記載の方法。
  26. プラズマエッチングリアクタ内で高k誘電材料をエッチングする方法であって、BCl、炭化水素パッシベーションガス、希ガスで形成されたプラズマを用いて、シリコンを含むスタックにおけるAl層をプラズマエッチングするステップを含む、前記方法。
  27. 該希ガスがHeを含む、請求項26記載の方法。
  28. 該炭化水素パッシベーションガスがCを含む、請求項27記載の方法。
  29. 該炭化水素パッシベーションガスがCHを含む、請求項27記載の方法。
  30. エッチングするステップが、反応性イオンエッチングプロセスを用いる工程を含む、請求項26記載の方法。
  31. プラズマエッチングリアクタ内で高k誘電材料をエッチングする方法であって、HBr、炭化水素を含むパッシベーションガス、希ガス希釈剤を含む第1プラズマガス反応種混合物で該高k誘電材料をプラズマエッチングするステップを含む、前記方法。
  32. 該パッシベーションガスがCを含む、請求項31記載の方法。
  33. 該希ガス希釈剤がHeを含む、請求項31記載の方法。
  34. 該高k誘電材料をエッチングするステップが、シリコンを含むスタックをエッチングする工程を含む、請求項31記載の方法。
  35. エッチングするステップが、反応性イオンエッチングプロセスを用いる工程を含む、請求項31記載の方法。
JP2006225737A 2005-08-22 2006-08-22 高誘電率材料をエッチングする方法 Pending JP2007073952A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/208,573 US7964512B2 (en) 2005-08-22 2005-08-22 Method for etching high dielectric constant materials

Publications (1)

Publication Number Publication Date
JP2007073952A true JP2007073952A (ja) 2007-03-22

Family

ID=37767836

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006225737A Pending JP2007073952A (ja) 2005-08-22 2006-08-22 高誘電率材料をエッチングする方法

Country Status (4)

Country Link
US (1) US7964512B2 (ja)
JP (1) JP2007073952A (ja)
CN (1) CN1921072B (ja)
TW (1) TW200712259A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高k材料ゲート構造の高温エッチング方法
JP2010503996A (ja) * 2006-09-12 2010-02-04 東京エレクトロン株式会社 ハフニウム含有材料を乾式エッチングする方法およびシステム

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US8119210B2 (en) * 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US7837838B2 (en) * 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7645710B2 (en) * 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7780862B2 (en) * 2006-03-21 2010-08-24 Applied Materials, Inc. Device and method for etching flash memory gate stacks comprising high-k dielectric
US8722547B2 (en) * 2006-04-20 2014-05-13 Applied Materials, Inc. Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries
US7902018B2 (en) * 2006-09-26 2011-03-08 Applied Materials, Inc. Fluorine plasma treatment of high-k gate stack for defect passivation
US20100003828A1 (en) * 2007-11-28 2010-01-07 Guowen Ding Methods for adjusting critical dimension uniformity in an etch process with a highly concentrated unsaturated hydrocarbon gas
US7782600B2 (en) * 2008-01-31 2010-08-24 Ncr Corporation Access self-service terminal
US20090197421A1 (en) * 2008-01-31 2009-08-06 Micron Technology, Inc. Chemistry and compositions for manufacturing integrated circuits
KR20090103049A (ko) * 2008-03-27 2009-10-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8357617B2 (en) * 2008-08-22 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a metal gate of semiconductor device
US20120244693A1 (en) * 2011-03-22 2012-09-27 Tokyo Electron Limited Method for patterning a full metal gate structure
CN102427036A (zh) * 2011-07-22 2012-04-25 上海华力微电子有限公司 对HfO2薄膜的高选择性干法刻蚀方法
US8808562B2 (en) 2011-09-12 2014-08-19 Tokyo Electron Limited Dry metal etching method
CN104871298A (zh) * 2012-12-27 2015-08-26 日本瑞翁株式会社 干蚀刻方法
CN106548936B (zh) * 2015-09-23 2022-04-22 北京北方华创微电子装备有限公司 一种金属层的刻蚀方法
US10700072B2 (en) * 2018-10-18 2020-06-30 Applied Materials, Inc. Cap layer for bit line resistance reduction
US11631680B2 (en) 2018-10-18 2023-04-18 Applied Materials, Inc. Methods and apparatus for smoothing dynamic random access memory bit line metal

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11293481A (ja) * 1998-04-14 1999-10-26 Toshiba Corp 薄膜処理方法及びその装置
JP2001308080A (ja) * 1994-04-20 2001-11-02 Tokyo Electron Ltd プラズマ処理装置
JP2004296477A (ja) * 2003-03-25 2004-10-21 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
WO2004109773A2 (en) * 2003-05-30 2004-12-16 Tokyo Electron Limited Method and system for heating a substrate using a plasma
JP2005039015A (ja) * 2003-07-18 2005-02-10 Hitachi High-Technologies Corp プラズマ処理方法および装置
JP2005086080A (ja) * 2003-09-10 2005-03-31 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2006310676A (ja) * 2005-05-02 2006-11-09 Hitachi High-Technologies Corp 試料のエッチング方法
JP2007035860A (ja) * 2005-07-26 2007-02-08 Hitachi High-Technologies Corp 半導体装置の製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4372807A (en) * 1982-03-25 1983-02-08 Rca Corporation Plasma etching of aluminum
US4375385A (en) * 1982-03-25 1983-03-01 Rca Corporation Plasma etching of aluminum
JPS60169140A (ja) * 1984-02-13 1985-09-02 Hitachi Ltd ドライエツチング方法
US4842676A (en) * 1987-07-16 1989-06-27 Texas Instruments Incorporated Process for etch of tungsten
US4855016A (en) * 1987-07-16 1989-08-08 Texas Instruments Incorporated Method for etching aluminum film doped with copper
US4986896A (en) * 1989-04-13 1991-01-22 Mobil Oil Corp. Method for passivating metals on an FCC catalyst
JPH02291131A (ja) 1989-04-28 1990-11-30 Sony Corp バリアメタル/アルミニウム系積層膜のドライエッチング方法
JP3115715B2 (ja) 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
US6149828A (en) * 1997-05-05 2000-11-21 Micron Technology, Inc. Supercritical etching compositions and method of using same
WO1999046810A1 (fr) * 1998-03-12 1999-09-16 Hitachi, Ltd. Procede permettant de traiter la surface d'un echantillon
US6010966A (en) * 1998-08-07 2000-01-04 Applied Materials, Inc. Hydrocarbon gases for anisotropic etching of metal-containing layers
DE19856082C1 (de) * 1998-12-04 2000-07-27 Siemens Ag Verfahren zum Strukturieren einer metallhaltigen Schicht
US6511872B1 (en) * 2001-07-10 2003-01-28 Agere Systems Inc. Device having a high dielectric constant material and a method of manufacture thereof
US6566148B2 (en) * 2001-08-13 2003-05-20 Sharp Laboratories Of America, Inc. Method of making a ferroelectric memory transistor
US20030045098A1 (en) * 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
US6713342B2 (en) * 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US6821907B2 (en) * 2002-03-06 2004-11-23 Applied Materials Inc Etching methods for a magnetic memory cell stack
US20060252265A1 (en) * 2002-03-06 2006-11-09 Guangxiang Jin Etching high-kappa dielectric materials with good high-kappa foot control and silicon recess control
US6451647B1 (en) * 2002-03-18 2002-09-17 Advanced Micro Devices, Inc. Integrated plasma etch of gate and gate dielectric and low power plasma post gate etch removal of high-K residual
US6902681B2 (en) * 2002-06-26 2005-06-07 Applied Materials Inc Method for plasma etching of high-K dielectric materials
US20040007561A1 (en) * 2002-07-12 2004-01-15 Applied Materials, Inc. Method for plasma etching of high-K dielectric materials
US20040011380A1 (en) * 2002-07-18 2004-01-22 Bing Ji Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials
US7270761B2 (en) * 2002-10-18 2007-09-18 Appleid Materials, Inc Fluorine free integrated process for etching aluminum including chamber dry clean
US20050176191A1 (en) * 2003-02-04 2005-08-11 Applied Materials, Inc. Method for fabricating a notched gate structure of a field effect transistor
JP4358556B2 (ja) 2003-05-30 2009-11-04 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7037849B2 (en) * 2003-06-27 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Process for patterning high-k dielectric material
DE10339670B4 (de) * 2003-08-28 2006-02-16 Siemens Ag Klemmeinrichtung und damit ausgestattetes Schaltgerät zum Leiteranschluss mittels Ringkabelschuh
WO2005033022A1 (en) 2003-10-06 2005-04-14 Ebara Corporation Method and apparatus for treating organic matter
US20050081781A1 (en) * 2003-10-17 2005-04-21 Taiwan Semiconductor Manufacturing Co. Fully dry, Si recess free process for removing high k dielectric layer
JP2005268292A (ja) * 2004-03-16 2005-09-29 Toshiba Corp 半導体装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308080A (ja) * 1994-04-20 2001-11-02 Tokyo Electron Ltd プラズマ処理装置
JPH11293481A (ja) * 1998-04-14 1999-10-26 Toshiba Corp 薄膜処理方法及びその装置
JP2004296477A (ja) * 2003-03-25 2004-10-21 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
WO2004109773A2 (en) * 2003-05-30 2004-12-16 Tokyo Electron Limited Method and system for heating a substrate using a plasma
JP2007501533A (ja) * 2003-05-30 2007-01-25 東京エレクトロン株式会社 高k誘電体材料をエッチングするための方法とシステム
JP2005039015A (ja) * 2003-07-18 2005-02-10 Hitachi High-Technologies Corp プラズマ処理方法および装置
JP2005086080A (ja) * 2003-09-10 2005-03-31 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2006310676A (ja) * 2005-05-02 2006-11-09 Hitachi High-Technologies Corp 試料のエッチング方法
JP2007035860A (ja) * 2005-07-26 2007-02-08 Hitachi High-Technologies Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010503996A (ja) * 2006-09-12 2010-02-04 東京エレクトロン株式会社 ハフニウム含有材料を乾式エッチングする方法およびシステム
KR101411744B1 (ko) 2006-09-12 2014-06-25 도쿄엘렉트론가부시키가이샤 하프늄 함유층의 에칭 방법 및 플라즈마 처리 시스템
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高k材料ゲート構造の高温エッチング方法
US8501626B2 (en) 2007-06-27 2013-08-06 Applied Materials, Inc. Methods for high temperature etching a high-K material gate structure

Also Published As

Publication number Publication date
TW200712259A (en) 2007-04-01
CN1921072A (zh) 2007-02-28
US7964512B2 (en) 2011-06-21
US20070042601A1 (en) 2007-02-22
CN1921072B (zh) 2012-10-03

Similar Documents

Publication Publication Date Title
JP2007073952A (ja) 高誘電率材料をエッチングする方法
KR100892797B1 (ko) 고종횡비 분야용 이방성 피쳐를 형성하는 에칭 방법
Pearton et al. Dry etching of electronic oxides, polymers, and semiconductors
KR101158205B1 (ko) 고종횡비 콘택트를 에칭하는 방법
EP1923910B1 (en) Selective removal of rare earth comprising materials in a semiconductor device
KR101476435B1 (ko) 다중-레이어 레지스트 플라즈마 에치 방법
US7780862B2 (en) Device and method for etching flash memory gate stacks comprising high-k dielectric
US10643854B2 (en) Silicon dioxide-polysilicon multi-layered stack etching with plasma etch chamber employing non-corrosive etchants
US20130109188A1 (en) Plasma etch processes for boron-doped carbonaceous mask layers
JP2007235135A (ja) 高アスペクト比用途の異方性フィーチャを形成するためのエッチング方法
KR19980064255A (ko) TixNy의 선택적 제거
KR100255405B1 (ko) 드라이에칭방법
JP2009021584A (ja) 高k材料ゲート構造の高温エッチング方法
JP7241894B2 (ja) 窒化ケイ素スペーサーの選択的エッチング中の形状制御を改善する方法
US7910488B2 (en) Alternative method for advanced CMOS logic gate etch applications
Engelmann et al. Nitride etching with hydrofluorocarbons. I. Selective etching of nitride over silicon and oxide materials by gas discharge optimization and selective deposition of fluorocarbon polymer
JP4562482B2 (ja) 強誘電体キャパシタ構造およびその作製方法
JP3318801B2 (ja) ドライエッチング方法
JP4699719B2 (ja) High−k物質を選択的に除去する方法
CN113454763A (zh) 使用牺牲性掩模的选择性蚀刻
KR102244885B1 (ko) 높은 선택비를 갖는 식각 가스 조성물과 이를 이용한 반도체 메모리 소자의 제조 공정
TWI838915B (zh) 使用含矽氫氟烴之蝕刻方法
KR20070022608A (ko) 높은 유전상수 물질의 에칭 방법
US11315795B2 (en) Substrate processing method and substrate processing apparatus
US20240162042A1 (en) Etching methods with alternating non-plasma and plasma etching processes

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100608

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100706

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110715

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120130

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120522