JP2006165324A - Bgaパッケージを実装した基板の構造 - Google Patents

Bgaパッケージを実装した基板の構造 Download PDF

Info

Publication number
JP2006165324A
JP2006165324A JP2004355637A JP2004355637A JP2006165324A JP 2006165324 A JP2006165324 A JP 2006165324A JP 2004355637 A JP2004355637 A JP 2004355637A JP 2004355637 A JP2004355637 A JP 2004355637A JP 2006165324 A JP2006165324 A JP 2006165324A
Authority
JP
Japan
Prior art keywords
substrate
bga package
interposer
solder bumps
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004355637A
Other languages
English (en)
Inventor
Koji Nishigaki
浩司 西垣
Hironari Matsubara
宏成 松原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2004355637A priority Critical patent/JP2006165324A/ja
Publication of JP2006165324A publication Critical patent/JP2006165324A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

【課題】防湿コーティング材の膨張・収縮の問題に鑑み、電極半田バンプの耐久性の向上を図る新規な技術を提案する。
【解決手段】半導体素子をインターポーザ2に実装したBGAパッケージ1を基板10に対して半田接合し、半導体素子と基板10とを電気的に接続する構成とする、BGAパッケージ1を実装した基板10の構造であって、前記インターポーザ2に複数配置されたランド6・6と、前記基板10に複数配置されたランド16・16間は、電極半田バンプ7・7(電極7a・7a)によって電気的に接続され、前記電極半田バンプ7・7が配置されるエリアの外周には、隔壁形成用半田バンプ9・9により一連の隔壁20が形成され、前記隔壁20によって前記インターポーザ2と基板10との間の隙間が塞がれる構成とし、前記隔壁20の外周に防湿コーティング材51が塗布される構成とする。
【選択図】図5

Description

本発明は、BGA(Ball Grid Array)パッケージに配置される電極半田バンプの耐久性の向上を図る技術に間するものである。
近年、半導体装置の高集積化、高性能化に伴う端子数の増大に対応すべく、端子の高密度実装を実現可能とするBGA(Ball Grid Array)パッケージが実用化されてきており、このBGAパッケージを実装した基板の構成について開示する文献も多く存在する(例えば、特許文献1参照。)。
また、BGAパッケージを実装した基板において、一般に使用される防湿コーティング材は、その線膨張係数が半田及びBGAパッケージ本体のものと大きく異なるため、冷熱衝撃が加わると、膨張・収縮の際に、前記防湿コーティング材が電極半田バンプに大きな応力を加えることになり、電極半田バンプの耐久性が劣化するという問題があった。
この問題に対し、特許文献1では、低弾性樹脂と、高弾性樹脂の二種類の防湿コーティング材を用いることとし、高弾性樹脂によってBGAパッケージの外周を押さえ込んで、電極半田バンプにかかる応力を緩和させ、耐久性の向上を図る技術を提案している。
特開2003−92312号公報
しかし、特許文献1に開示される技術では、BGAパッケージの実装後に、第一の樹脂(低弾性樹脂)の流し込みの工程、第二の樹脂(高弾性樹脂)の流し込みの工程が必要となり、工程数が増加するとともに、これらの樹脂を手配する必要が発生し、加工費・素材費がかかり、これに伴う製品コストの増加を来たすことになる。
そこで、本発明は、上述の電極半田バンプの耐久性の向上を図る新規な技術を提案するものである。
本発明の解決しようとする課題は以上のごとくであり、次にこの課題を解決するための手段を説明する。
即ち、請求項1に記載のごとく、BGAパッケージのインターポーザと基板とを接続する半田バンプの配置されるエリアの外周に、インターポーザと基板との間に形成される隙間を塞ぐ一連の隔壁が半田によって形成される、BGAパッケージを実装した基板の構造とするものである。
また、請求項2に記載のごとく、半導体素子をインターポーザに実装したBGAパッケージを基板に対して半田接合し、半導体素子と基板とを電気的に接続する構成とする、BGAパッケージを実装した基板の構造であって、前記インターポーザに複数配置されたランドと、前記基板に複数配置されたランド間は、電極半田バンプによって電気的に接続され、前記電極半田バンプが配置されるエリアの外周には、隔壁形成用半田バンプにより一連の隔壁が形成され、前記隔壁によって前記インターポーザと前記基板との間の隙間が塞がれる構成とし、前記隔壁の外周に防湿コーティング材が塗布される構成とする。
また、請求項3に記載のごとく、前記基板には、該基板の表面と裏面とを連通させるスルーホールが設けられる構成とする。
以上の請求項1、2に記載の発明では、防湿コーティング材の膨張・収縮の影響による半田バンプの劣化を防止することができる。
また、前記隔壁によってBGAパッケージや基板の熱膨張・収縮による応力を受けることで、電極半田バンプへ加えられる応力を緩和することができる。
また、上記の構成は、新たな素材を必要とすることなく、従来のBGAパッケージの実装工程のままで実施できるため、低コストで半田バンプの耐久性の向上を図ることができる。
また、請求項3に記載の発明では、インターポーザと基板の間の空間に、基板外部の空気がスルーホールを介して流入されるため(又は空間外へ流出される)、空間内の圧力が極度に高圧/低圧となることがなく、前記電極とランド間の接合の破損が防止される。
図1(a)(b)に示すごとく、BGAパッケージ1は、板状のインターポーザ2に半導体素子3・3(半導体装置)を実装し、該半導体素子3・3をモールド樹脂4にて覆う構成としている。
また、インターポーザ2の裏側面には、複数のランド6・6・・・が格子状に配置されている。各ランド6・6・・・には、それぞれ半田ボールを吸着させてなる電極半田バンプ7・7・・・が構成されている。
また、インターポーザ2の裏側面には、前記電極半田バンプ7・7・・・が構成されたエリアの外周を取り囲む隔壁形成用ランド8が構成されている。この隔壁形成用ランド8は、連続して形成されて閉じた形状とされている。
また、隔壁形成用ランド8の材質は、半田濡れ性が良好なCu(クロム)等の金属とするのが好適である。
また、隔壁形成用ランド8の表面には、酸化を防止しつつ、半田濡れ性を確保するため、Sn(スズ)鍍金や、半田レベラー等の表面処理が施される。
また、隔壁形成用ランド8の幅は、後述するごとく、隔壁の形成後に、隔壁内外を物理的に遮断すればよいので、実装精度の面から、電極半田バンプ7・7・・・の外径以上であればよい。
また、隔壁形成用ランド8の表面には、複数の半田ボールを吸着させてなる隔壁形成用半田バンプ9・9・・・が構成される。
また、図1(b)に示すごとく、隔壁形成用ランド8と電極半田バンプ7・7・・・との距離D1は、半田付けの際に、電極半田バンプ7・7・・・と隔壁形成用半田バンプ9の間での半田ブリッジを防止するため、電極半田バンプ7・7・・・のピッチD2以上空けられる。
また、図1(b)に示すごとく、前記隔壁形成用半田バンプ9・9・・・の外径は、前記隔壁形成用ランド8と略同一とされる。
また、隔壁形成用半田バンプ9・9・・・の配置ピッチについて、半田溶融時の広がり率Sは、一般的に次の式(1)で示される。
式(1);広がり率S=((D−H)/D)×100〔%〕
D;溶融前の半田の高さ(直径)
H;溶融後の半田の高さ
また、隣接する隔壁形成用半田バンプ9・9・・・同士を確実につなげて隔壁を形成するため、該隔壁形成用半田バンプ9・9・・・の配置ピッチPを、次の式(2)で算出される値とする。
式(2);配置ピッチP=(d/S)×100×α
d;隔壁形成用半田バンプの直径
α;溶融後の半田の重複率(安全率)
そして、以上により算出された配置ピッチPにより、溶融後において形成される隔壁20(図4(b)、図5参照)には隙間が形成されず、隔壁20によって、隔壁の内部空間(空間25)と外部空間とが分断されるようになっている。
図2(a)(b)に示すごとく、前記BGAパッケージ1が実装される基板10の表面側には、複数のランド16・16・・・が格子状に配置されており、この配置は、BGAパッケージ1の電極半田バンプ7・7・・・の配置と同一としている。
また、基板10の裏側面には、前記ランド16・16・・・が構成されたエリアの外周を取り囲む隔壁形成用ランド18が構成されている。この隔壁形成用ランド18は、連続して形成されて閉じた形状とされている。また、隔壁形成用ランド18の形状は、BGAパッケージ1側に形成される隔壁形成用ランド8と略同一とされており、BGAパッケージ1が基板10に実装される際には、両隔壁形成用ランド8・18が互いに対向し、両隔壁形成用ランド8・18の間に前記隔壁形成用半田バンプ9・9・・・が配置される。
また、前記ランド16・16・・・の表面には、半田ペースト17・17・・・がプリントされている。また、前記隔壁形成用ランド18の表面には、半田ペースト19・19が印刷されている。
尚、隔壁形成用ランド18の材質、表面処理については、BGAパッケージ1側の隔壁形成用ランド8と同一とされる。
また、図2(a)(b)に示すごとく、基板10には、基板10のベース12の表面12a(前記ランド16・16・・・が配置される側)と、裏面12bとを連通させるスルーホール30(孔状の通気路)が設けられている。
このスルーホール30の存在により、ベース12の表面12aと裏面12bの間での通気が可能となり、リフロー炉での加熱の際における、基板10(ベース12)とBGAパッケージ1(インターポーザ2)の間に挟まれる空間の圧力変化に対応することができるようになっている。
そして、図3、図4(a)(b)に示すごとく、BGAパッケージ1を基板10上にセットした状態でリフロー炉にて加熱すると、前記電極半田バンプ7・7・・・、半田ペースト17・17・・・が溶融されて電極7a・7a・・が形成され、ランド6・16が電極7a・7a・・によって電気的に接続される。
また、これと同時に、前記隔壁形成用半田バンプ9・19が溶融され、前記隔壁形成用ランド8・18に沿った一連の隔壁20が形成される。該隔壁20によって、インターポーザ2と基板10との間に閉じられた空間25が形成される。
また、この空間25は、前記スルーホール30を介して基板10の外部へと通じているため、溶融の際に空間25内の圧力が変化した場合でも、基板10外部の空気がスルーホール30を介して流入/流出されるため、空間25内の圧力が極度に高圧/低圧となることがなく、前記電極7a・7a・・とランド6・16間の接合の破損が防止される。
以上のように、BGAパッケージ1のインターポーザ2と基板10とを接続する半田バンプ7・7・・・の配置されるエリアの外周に、インターポーザ2と基板10との間に形成される隙間を塞ぐ一連の隔壁20が半田によって形成される。
そして、BGAパッケージ1を基板10に実装した後、図5に示すごとく、防湿コーティング材51・52が塗布される。
この際、インターポーザ2と基板10に挟まれる空間25は、四方側面が隔壁20にて囲まれて閉じられているため、ベース12の表面12a側に塗布される防湿コーティング材51の空間25内への浸入を隔壁20によって阻止できる。
また、前記空間25内は、スルーホール30での通気を除いては、密閉された空気層で構成されるため、ベース12の裏面12b側に塗布される防湿コーティング材52のスルーホール30を介した空間25内への浸入を、前記空気層の存在によって阻止できる。
以上が本発明に係るBGAパッケージ1を実装した基板10の構造である。
即ち、図5に示すごとく、半導体素子3・3をインターポーザ2に実装したBGAパッケージ1を基板10に対して半田接合し、半導体素子3・3と基板10とを電気的に接続する構成とする、BGAパッケージ1を実装した基板10の構造であって、前記インターポーザ2に複数配置されたランド6・6・・・と、前記基板10に複数配置されたランド16・16・・・間は、電極半田バンプ7・7(電極7a・7a)によって電気的に接続され、前記電極半田バンプ7・7・・・が配置されるエリアの外周には、隔壁形成用半田バンプ9・9・・・により一連の隔壁20が形成され、前記隔壁20によって前記インターポーザ2と基板10との間の隙間が塞がれる構成とし、前記隔壁20の外周に防湿コーティング材51が塗布される構成としている。
そして、以上の構成で、防湿コーティング材51・52の空間25内への浸入が阻止され、防湿コーティング材51・52の膨張・収縮の影響による半田バンプ7・7(電極7a・7a)の劣化を防止することができる。
また、前記隔壁20によってBGAパッケージ1や基板10の熱膨張・収縮による応力を受けることで、電極半田バンプ7・7・・・(電極7a・7a)へ加えられる応力を緩和することができる。
また、上記の構成は、新たな素材を必要とすることなく、従来のBGAパッケージ1の実装工程のままで実施できるため、低コストで半田バンプ7・7・・・(電極7a・7a)の耐久性の向上を図ることができる。
(a)は本発明に係るBGAパッケージについて示す図。(b)は同じく底面図。 (a)は本発明に係る基板について示す図。(b)は同じく底面図。 BGAパッケージを基板に実装した状態について示す平面図。 (a)は図3のA−A線断面図。(b)図3のB−B線側面図。 防湿コーティング材が塗布された状態について示すBGAパッケージを実装した基板の断面図。
1 BGAパッケージ
2 インターポーザ
3 半導体素子
6 ランド
7 電極半田バンプ
7a 電極
9 隔壁形成用半田バンプ
10 基板
16 ランド
20 隔壁
30 スルーホール
51 防湿コーティング材
52 防湿コーティング材

Claims (3)

  1. BGAパッケージのインターポーザと基板とを接続する半田バンプの配置されるエリアの外周に、インターポーザと基板との間に形成される隙間を塞ぐ一連の隔壁が半田によって形成される、BGAパッケージを実装した基板の構造。
  2. 半導体素子をインターポーザに実装したBGAパッケージを基板に対して半田接合し、半導体素子と基板とを電気的に接続する構成とする、BGAパッケージを実装した基板の構造であって、
    前記インターポーザに複数配置されたランドと、前記基板に複数配置されたランド間は、電極半田バンプによって電気的に接続され、
    前記電極半田バンプが配置されるエリアの外周には、隔壁形成用半田バンプにより一連の隔壁が形成され、
    前記隔壁によって前記インターポーザと前記基板との間の隙間が塞がれる構成とし、
    前記隔壁の外周に防湿コーティング材が塗布される構成とする、
    BGAパッケージを実装した基板の構造。
  3. 前記基板には、該基板の表面と裏面とを連通させるスルーホールが設けられる、ことを特徴とする請求項2に記載のBGAパッケージを実装した基板の構造。
JP2004355637A 2004-12-08 2004-12-08 Bgaパッケージを実装した基板の構造 Pending JP2006165324A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004355637A JP2006165324A (ja) 2004-12-08 2004-12-08 Bgaパッケージを実装した基板の構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004355637A JP2006165324A (ja) 2004-12-08 2004-12-08 Bgaパッケージを実装した基板の構造

Publications (1)

Publication Number Publication Date
JP2006165324A true JP2006165324A (ja) 2006-06-22

Family

ID=36666990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004355637A Pending JP2006165324A (ja) 2004-12-08 2004-12-08 Bgaパッケージを実装した基板の構造

Country Status (1)

Country Link
JP (1) JP2006165324A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112749A (ja) * 2006-10-27 2008-05-15 Kyocera Corp 半導体装置および半導体装置を備えた流体装置
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法
JP2015185818A (ja) * 2014-03-26 2015-10-22 三菱電機株式会社 半導体装置及びその製造方法
US9236337B2 (en) 2012-10-29 2016-01-12 Samsung Electronics Co., Ltd. Semiconductor package including a substrate having a vent hole
WO2023112366A1 (ja) * 2021-12-17 2023-06-22 パナソニックIpマネジメント株式会社 実装基板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112749A (ja) * 2006-10-27 2008-05-15 Kyocera Corp 半導体装置および半導体装置を備えた流体装置
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法
US9236337B2 (en) 2012-10-29 2016-01-12 Samsung Electronics Co., Ltd. Semiconductor package including a substrate having a vent hole
JP2015185818A (ja) * 2014-03-26 2015-10-22 三菱電機株式会社 半導体装置及びその製造方法
WO2023112366A1 (ja) * 2021-12-17 2023-06-22 パナソニックIpマネジメント株式会社 実装基板

Similar Documents

Publication Publication Date Title
US20090218679A1 (en) Chip package and process thereof
US7642632B2 (en) Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same
US9460938B2 (en) Semiconductor device including a plurality of semiconductor chips, and a cover member with first and second brims
JP2007266572A (ja) スタック型半導体パッケージ
KR20090017447A (ko) 볼 그리드 어레이 패키지를 탑재할 수 있는 인쇄 회로 기판상의 편장형 주변부 솔더 볼 패드
US9214438B2 (en) Die-die stacking structure and method for making the same
JP3414696B2 (ja) 半導体装置のキャリア基板の電極構造
JP2006165324A (ja) Bgaパッケージを実装した基板の構造
US20100327452A1 (en) Mounting structure and method of manufacturing the same
US7968918B2 (en) Semiconductor package
US9648729B1 (en) Stress reduction interposer for ceramic no-lead surface mount electronic device
JP2007027576A (ja) 半導体装置
US10201086B2 (en) Electronic device
JP2007123545A (ja) 半導体装置およびその製造方法
KR950002543A (ko) 전자 회로 장치
JPH0992780A (ja) 多層配線基板及び表面実装型電子部品の実装方法
JP2011103398A (ja) 半導体装置
JP7425587B2 (ja) 電子制御装置
US6020645A (en) Semiconductor device with semiconductor chip bonded face down on circuit-carrying substrate
TW201330116A (zh) 半導體裝置結構及其製造方法
KR101107659B1 (ko) 반도체 패키지
JP2019508908A (ja) はんだボールを備えたパッケージング構造、及びパッケージング構造を製造する方法
JP6549790B2 (ja) キャビティ構造を使用するウェハレベルパッケージ(wlp)ボール支持体
JP2024039752A (ja) 半導体装置
JP2011119580A (ja) 電子装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090825

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091222