JP6599556B2 - セラミックノーリード表面実装電子デバイス用の応力抑制インターポーザ - Google Patents

セラミックノーリード表面実装電子デバイス用の応力抑制インターポーザ Download PDF

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Description

本発明は、応力抑制インターポーザに関し、より具体的には、セラミッククワッドフラットパックノーリード（ceramic quad-flat-pack-no-lead；ＣＱＦＮ）表面実装デバイス（ＳＭＤ）用の応力抑制インターポーザに関する。
ＣＱＦＮ構成を持つＳＭＤは典型的に、アルミナ又は他の同様の材料で形成されたフレーム及び蓋を含み、銅モリブデン（ＣｕＭｏ）ヒートシンク、ＣＱＦＮ外周の多数の端子パッド、及びＣＱＦＮ底面の中央の１つの大きいグランドプレーンを備える。このＣＱＦＮ構成は、ＰＷＢ上に直接はんだ付けされるように構成されているが、ＣＱＦＮアセンブリ内の熱膨張係数（ＣＴＥ）ミスマッチによって誘起される応力に起因して、比較的短いはんだ接合熱疲労寿命を有することがある。何故なら、ＣＱＦＮアセンブリは、ＣＴＥミスマッチにより誘起される荷重を低減するのに利用可能なコンプライアントなリードを持たないからである。
以前は、ＣＴＥミスマッチ誘起の荷重を低減するために、リード付きのセラミックキャリアが、それらの上にＣＱＦＮがはんだ付けされ、次いで、コンプライアントなリードを介してＰＷＢ上にはんだ付けされるように設計されてきた。しかしながら、このプロセスには比較的大きいフットプリントが必要である。ＣＴＥミスマッチ誘起の荷重を低減するために、他の戦略は、応力緩和のためにコンプライアントなインターポーザの使用を伴い、更なる他の戦略は、より低いＣＴＥを持つ拘束（constrained）コア型ＰＷＢ、及び／又はＰＷＢ上に取り付けられる特殊なヒートシンクを使用してきた。これら後者の技術はどちらも、コスト及び納期予定を増長させる傾向があり、とにかく、より大きいサイズのＣＱＦＮデバイスに適用できないことがある。
更なる他の戦略は、拡張リードを持つパッケージの使用（これは、より大きいフットプリントをもたらすことになる）や、ＣＱＦＮ端子パッド上にはんだボール／カラムを取り付けた後にそれをＰＷＢ上にはんだ付けすること（これは、はんだ接合がブリッジしてしまうこと及びＣＱＦＮ底面の中央の大きいグランドプレーンによるミスアライメントの懸念／リスクを提示する）や、選択的にアンダーフィルされる材料でＣＱＦＮをアンダーフィルすることに頼ってきた。後者のケースでは、アンダーフィルによるインテグリティ／ボイドが、ＣＱＦＮにおける大きいグランドプレーンによるリスク／懸念を提示する。さらに、アンダーフィルされたＣＱＦＮにおける再加工性が、ＰＷＢはんだパッドへの損傷のリスク又は再加工できないアンダーフィル材料の使用のために懸案事項となる。
本発明の一実施形態によれば、第１及び第２の電子デバイスそれぞれの第１及び第２のはんだ材料間に配置するための応力抑制インターポーザが提供される。応力抑制インターポーザは、中心部と該中心部を取り囲む周辺部とを有するプレート素子であり、面積上限を持つ第１のキャビティを周辺部に画成し、且つ面積上限よりも高い面積下限を持つ第２のキャビティを中心部に画成するように形成されているプレート素子と、第１及び第２のはんだ材料と電気的に連通するように、それぞれ、第２のキャビティ内及び第１のキャビティ内に配置可能な第３及び第４のはんだ材料とを含む。第３のはんだ材料は、少なくとも第２及び第４のはんだ材料よりも柔軟であり且つ高い融点を持つ。
本発明の他の一実施形態によれば、第１及び第２の電子デバイス間に配置可能な応力抑制インターポーザアセンブリが提供される。応力抑制インターポーザアセンブリは、第１及び第２の電子デバイスの各々の第１の端子パッド及び第２の端子パッドに近接して配置可能な第１及び第２のはんだ材料と、第１及び第２の電子デバイスの各々の第１の端子パッドにそれぞれ対応するように、面積上限を持つ第１のキャビティを周辺部に画成し、且つ、第１及び第２の電子デバイスの各々の第２の端子パッドにそれぞれ対応するように、面積上限よりも高い面積下限を持つ第２のキャビティを中心部に画成するように形成されているプレート素子と、第１及び第２のはんだ材料と電気的に連通するように、それぞれ、第２のキャビティ内及び第１のキャビティ内に配置可能な第３及び第４のはんだ材料とを含む。第３のはんだ材料は、少なくとも第２及び第４のはんだ材料よりも柔軟であり且つ高い融点を持つ。
本発明の他の一実施形態によれば、電子機器が提供され、当該電子機器は、第１の端子パッド及び第２の端子パッドを有する第１の電子デバイスと、第１の端子パッド及び第２の端子パッドを有する第２の電子デバイスと、第１及び第２の電子デバイスの各々の第１の端子パッド及び第２の端子パッドに近接して配置可能な第１及び第２のはんだ材料と、第１及び第２の電子デバイスの各々の第１の端子パッドにそれぞれ対応するように、面積上限を持つ第１のキャビティを周辺部に画成し、且つ、第１及び第２の電子デバイスの各々の第２の端子パッドにそれぞれ対応するように、面積上限よりも高い面積下限を持つ第２のキャビティを中心部に画成するように形成されているプレート素子と、第１及び第２のはんだ材料と電気的に連通するように、それぞれ、第２のキャビティ内及び第１のキャビティ内に配置可能な第３及び第４のはんだ材料とを含む。第３のはんだ材料は、少なくとも第２及び第４のはんだ材料よりも柔軟であり且つ高い融点を持つ。
更なる特徴及び利点が、本発明の技術を通じて実現される。本発明の他の実施形態及び態様が、ここに詳細に記載され、特許請求される発明の一部と見なされる。これらの利点及び特徴を持つ本発明のより十分な理解のため、明細書及び図面を参照する。
発明と見なされる主題は、本明細書の結びにある特許請求の範囲にて特定的に指摘されて明瞭に特許請求される。本発明の以上の及びその他の特徴及び利点は、添付の図面とともに取り入れられる以下の詳細な説明から明らかである。
実施形態に従ったよるＣＱＦＮ ＳＭＤアセンブリの斜視図である。 図１のＣＱＦＮ ＳＭＤアセンブリの円で囲んだ部分の拡大側面図である。 実施形態に従ったＣＱＦＮ構成の概略平面図である。 他の実施形態に従ったＣＱＦＮ構成の概略平面図である。 他の実施形態に従ったＣＱＦＮ構成の概略平面図である。 実施形態に従った図１及び図２のＣＱＦＮ ＳＭＤアセンブリの応力抑制インターポーザの上面図である。 図６の応力抑制インターポーザの斜視図である。 図１の直線８−８に沿って取られたＣＱＦＮ ＳＭＤアセンブリの部分断面図である。 図１の直線９−９に沿って取られたＣＱＦＮ ＳＭＤアセンブリの部分断面図である。 図１の直線１０−１０に沿って取られたＣＱＦＮ ＳＭＤアセンブリの部分断面図である。
以下に説明するように、応力抑制インターポーザが、ＣＱＦＮ ＳＭＤとＰＷＢとの間に挟み込まれることで、応力抑制インターポーザの貫通孔（本願において“キャビティ”と称する）内に充填された熱疲労耐性材料と、ＣＱＦＮ ＳＭＤとＰＷＢとの間の全体的なはんだ厚さの増大（例えば、倍増）とを通じて、ＣＱＦＮはんだ接合アセンブリに印加されるＣＴＥミスマッチ誘起荷重を実質的に抑制し、はんだインターコネクト熱疲労ダメージを有意に抑制する。
応力抑制インターポーザは、様々な材料で作製されることができるとともに０．０１インチ（０．２５ｍｍ）ほどの薄さの厚さを有し得る応力抑制機構／設計を持つ。応力抑制インターポーザは、熱疲労耐性材料（例えば、共晶はんだ又は６３Ｓｎ３７Ｐｂはんだ）で充填された周辺キャビティと、６３Ｓｎ／３７Ｐｂはんだよりも遥かに高い融点を持つはんだ（例えば、鉛含有率の高いはんだ（高鉛含有はんだ）又は９０Ｐｂ１０Ｓｎ）で充填された中／大型のキャビティとを有する。応力抑制インターポーザの全てのキャビティは、ＣＱＦＮ ＳＭＤの対応する端子はんだ付けパッドと合致する所定の形状を有することができる。さらに、応力抑制インターポーザのフットプリント又は占有領域は、ＣＱＦＮ ＳＭＤと同じであるか又はそれより僅かに大きいかである。
次に図１−１０を参照するに、電子機器１が提供され、電子機器１は、ＣＱＦＮ ＳＭＤアセンブリ１０として構成され得る。明瞭さ及び簡潔さを目的として、以下の説明は、電子機器１がＣＱＦＮ ＳＭＤアセンブリ１０として構成される場合に関するが、理解されるべきことには、これは単に例示的なものであり、全体的な説明を全体として何らかに限定することを意図するものではない。ＣＱＦＮ ＳＭＤアセンブリ１０は、第１の電子デバイス２０、第２の電子デバイス３０、第１の電子デバイス２０に近接する第１のはんだ材料４０、第２の電子デバイス３０に近接する第２のはんだ材料５０、及び応力抑制インターポーザ６０を含んでいる。
図８−１０に示すように、第１の電子デバイス２０は、ＣＱＦＮ ＳＭＤ部品２１として提供されることができ、フレーム２２、蓋２３、ヒートシンク２４、複数の第１のＣＱＦＮ端子パッド２５、及び第２のＣＱＦＮ端子パッド２６を有する。蓋２３は、フレーム２２の外側表面又は上面に配置されることができ、アルミナ又は他の同様の材料で形成され得る。ヒートシンク２４は、フレーム２２の中に配置され、銅モリブデン６５（ＣｕＭｏ６５）で形成され得る。第１のＣＱＦＮ端子パッド２５は、フレーム２２の内側表面又は下面に配置されることができ、銅又は他の同様の導電材料で形成され得る。第２のＣＱＦＮ端子パッド２６は、フレーム２２の内側表面又は下面に配置されることができ、銅又は他の同様の導電材料で形成され得る。
実施形態によれば、第２のＣＱＦＮ端子パッド２６は、第１のＣＱＦＮ端子パッド２５と比較して、面積に関して相対的に大きいとすることができ、複数の第１のＣＱＦＮ端子パッドのうちの何れの面積又はフットプリントの上限よりも高い面積又はフットプリントの下限を有し得る。更なる実施形態によれば、図３に示すように、第２のＣＱＦＮ端子パッド２６は、フレーム２２の中心部に配置されることができ、第１のＣＱＦＮ端子パッド２５は、第２のＣＱＦＮ端子パッド２６の周りに、一列の多角形（例えば、長方形又は正方形）アレイにて配列され得る。より更なる実施形態によれば、第１のＣＱＦＮ端子パッド２５は、複数の大きさの領域を有していてもよく、一部のもの（例えば、コーナーパッド）を最も大きくし、他のもの（例えば、横のパッド）を様々なサイズにして、インターリーブパターンで配列し得る。
他の実施形態によれば、図４及び図５に示すように、第１のＣＱＦＮ端子パッド２５は、１つ以上の第２のＣＱＦＮ端子パッド２６の周りに、複数列の多角形アレイ２５０（図５参照）にて配列されてもよく、第２のＣＱＦＮ端子パッド２６は、第１のＣＱＦＮ端子パッド２５の一列又は複数列の多角形アレイの内側に、複数の第２のＣＱＦＮ端子パッド２６０（図６参照）として設けられてもよい。
第２の電子デバイス３０は、ＰＷＢ３１として設けられることができ、ＰＷＢ基板３２と、ＰＷＢ基板３２の内側表面又は上面に形成された誘電体層３３と、第１のＰＷＢ端子パッド３５と、第２のＰＷＢ端子パッド３６とを有している。第１及び第２のＰＷＢ端子パッド３５及び３６が他の／外部の電子回路と電気的に通信可能であるように、ＰＷＢ基板３２及び誘電体層３３の中に回路が設けられ得る。第１のＰＷＢ端子パッド３５及び第２のＰＷＢ端子パッド３６は、誘電体層３３の内側表面又は上面から延在するように配置されることができ、銅又は他の同様の導電材料で形成され得る。実施形態によれば、第１のＰＷＢ端子パッド３５及び第２のＰＷＢ端子パッド３６は、図３−５を参照して上述した第１のＣＱＦＮ端子パッド２５及び第２のＣＱＦＮ端子パッド２６の配置と同様の配置で設けられ得る。
図６及び７に示すように、応力抑制インターポーザ６０は、第１のキャビティ７１及び第２のキャビティ７２を画成するように形成された少なくとも１つのプレート素子７０と、第３及び第４のはんだ材料８０及び９０とを含んでいる。第１のキャビティ７１は、全体的に、第２のキャビティ７２よりも面積において小さく、第２のキャビティ７２の面積又はフットプリントの下限よりも小さい面積又はフットプリントの上限を有する。いずれにしても、第１のキャビティ７１は、位置及びサイズに関してＣＱＦＮ ＳＭＤ部品２１の第１のＣＱＦＮ端子パッド２５及びＰＷＢ３１の第１のＰＷＢ端子パッド３５にそれぞれ対応するように、プレート素子７０の周辺部に画成され得る。第２のキャビティ７２は、位置及びサイズに関してＣＱＦＮ ＳＭＤ部品２１の第２のＣＱＦＮ端子パッド２６及びＰＷＢ３１の第２のＰＷＢ端子パッド３６にそれぞれ対応するように、プレート素子７０の中心部に画成され得る。
以上にて提供された説明から理解されるように、第１及び第２のキャビティ７１及び７２の配置及び構成は、第１及び第２のＣＱＦＮ端子パッド２５及び２６の配置及び構成、並びに第１及び第２のＰＷＢ端子パッド３５及び３６の配置及び構成と実質的に同様である。故に、更に理解されるべきことには、第１及び第２のキャビティ７１、７２の配置及び構成は、図３の実施形態、又は図４及び５の代替実施形態と合致するように与えられ得る。しかしながら、明瞭さ及び簡潔さを目的として、以下の説明は、ＣＱＦＮ ＳＭＤ部品２１及びＰＷＢ３１が、図３の端子パッドの配置及び構成を有する場合に関するものとし、プレート素子７０の第１及び第２のキャビティ７１及び７２が同様に配置及び構成される。
第２のキャビティ７２内には第３のはんだ材料８０が配置可能であり、第１のキャビティ７１内には第４のはんだ材料９０が配置可能であり、第３のはんだ材料８０及び第４のはんだ材料９０がどちらも、第１及び第２のはんだ材料４０及び５０と、そしてひいては、第２のＣＱＦＮ／ＰＷＢ端子パッド２６／３６及び第１のＣＱＦＮ／ＰＷＢ端子パッド２５／３５と電気的に連通するようにされる。第３のはんだ材料８０は、少なくとも第２及び第４のはんだ材料５０及び９０よりも柔軟であり且つ高い融点を持つ。
第１のはんだ材料４０は、第１及び第２のＣＱＦＮ端子パッド２５及び２６に近接して配置可能である。第２のはんだ材料５０は、第１及び第２のＰＷＢ端子パッド３５及び３６に近接して配置可能である。実施形態によれば、第１及び第２のはんだ材料４０及び５０は、例えばおよそ４．５ｍｓｉのヤング率を持つ共晶はんだ又はより具体的には６３Ｓｎ／３７Ｐｂはんだなど、同様の材料で形成され得る。それに代えて、例えば、第１のはんだ材料４０が、共晶はんだ又は６３Ｓｎ／３７ＰＢはんだと、およそ２．０ｍｓｉのヤング率を持つ高鉛含有はんだ又はより具体的には９０Ｐｂ／１０Ｓｎはんだと、のうちの少なくとも１つを含むとともに、第２のはんだ材料５０が、共晶はんだ又は６３Ｓｎ／３７ＰＢはんだを含むなど、第１及び第２のはんだ材料４０及び５０は、異なる材料で形成されてもよい。
いずれにしても、第１及び第２のはんだ材料４０及び５０の特性コンプライアンス及び融点は、６３Ｓｎ／３７Ｐｂはんだのそれらと同等とし得る。第１及び第２のはんだ材料のうちの一方のみがＣＱＦＮ及びＰＷＢの端子パッドに直に結合されることになる従来の電子デバイスアセンブリでは、熱サイクル及びＣＱＦＮ部品２１とＰＷＢ３１とのＣＴＥミスマッチにおいて、誘起された荷重が発生され得る。ここに記載される実施形態においては、そのような誘起荷重が回避される。すなわち、上述のように構成されたＣＱＦＮ部品２１及びＰＷＢ３１では、第２のキャビティ７２及び第３のはんだ材料８０が、第２のＣＱＦＮ端子パッド２６の第１のはんだ材料４０と第２のＰＷＢ端子パッド３６の第２のはんだ材料５０との間に位置付けられるように（さもなければ、第２のＣＱＦＮ／ＰＷＢ端子パッド２６及び３６と直接的に結合するように第１／第２のはんだ材料４０／５０が使用されることになる）、また、第１のキャビティ７１及び第４のはんだ材料９０が、第１のＣＱＦＮ端子パッド２５の第１のはんだ材料４０と第１のＰＷＢ端子パッド３５の第２のはんだ材料５０との間に位置付けられるように（さもなければ、第１のＣＱＦＮ／ＰＷＢ端子パッド２５及び３５と直接的に結合するように第１／第２のはんだ材料４０／５０が使用されることになる）、プレート素子７０を配置可能である。
第３のはんだ材料８０は、少なくとも第２及び第４のはんだ材料５０及び９０よりも柔軟であり、そして、第１、第２及び第４のはんだ材料４０、５０及び９０よりも柔軟であり得るので、第３のはんだ材料８０の弾性コンプライアンスが、ＣＱＦＮ ＳＭＤアセンブリ１０の誘起荷重の発生を抑制する。特に、第１及び第２のはんだ材料４０及び５０のはんだ付けに関連する熱サイクルにおいて、ＣＱＦＮ部品２１及びＰＷＢ３１は、約−５５℃以下から約１２５℃以上までの範囲に及ぶ温度に晒されることがあり、故に、それらの一致しないＣＴＥのために異なる速さ及び異なる程度で膨張及び収縮し得る。そのような場合に、第３のはんだ材料８０の弾性コンプライアンスは、ＣＱＦＮ部品２１及びＰＷＢ３１の一方の他方に対する熱膨張及び熱収縮を第３のはんだ材料８０が吸収することを可能にする。
また、第３のはんだ材料８０は、第１、第２及び第４のはんだ材料４０、５０及び９０よりも高い融点を持つので、第３のはんだ材料８０は、第１、第２及び第４のはんだ材料４０、５０及び９０のはんだ付けプロセスにおいて、位置及び形態において変わらぬままである。実施形態によれば、第３のはんだ材料８０は、およそ２．０ｍｓｉのヤング率を持つ高鉛含有はんだ若しくはより具体的に９０Ｐｂ／１０Ｓｎはんだ、又は何らかのその他同様の材料を含み得る。他の実施形態によれば、第１のはんだ材料４０は、組成において第３のはんだ材料８０と同様であってもよい。
プレート素子７０は、以下に限られないが、第３及び第４のはんだ材料８０及び９０のリフローを防止すること、ＣＱＦＮ部品２１とＰＷＢ３１との間での熱伝達を可能にすること、及び回路短絡を防止することを含む複数の機能を果たす。このような機能は各々、プレート素子７０がサイズにおいてＣＱＦＮ部品２１と同等又はそれより僅かに大きいフットプリントを有するとしても達成されることができる。すなわち、一部の実施形態によれば、ＣＱＦＮ部品２１が長方形のフットプリントと特定のサイズとを有する場合、プレート素子７０は、この特定のサイズを実質的に有する長方形のフットプリントを有し得る。逆に、他の実施形態によれば、ＣＱＦＮ部品２１が長方形のフットプリントと特定のサイズとを有する場合、プレート素子７０は、第１及び第２の端子パッド２５及び２６のフットプリントに概ね従う不規則な形状のフットプリントを有していてもよい。プレート素子７０は、セラミック材料を有し得る。第１及び第２のキャビティ７１及び７２の側壁上に金属めっきが形成されてもよい。
他の実施形態によれば、プレート素子７０は、複数のプレート素子７０として設けられてもよい。そのような場合、上述の端子パッド実施形態について、それら複数のプレート素子７０は、第２キャビティ７２を画成するように形成された大きいプレート素子と、第１のキャビティ７１を画成する小さいプレート素子とを含むことになる。
ここで使用される用語は、単に特定の実施形態を記述する目的でのものであり、発明を限定するものであることを意図するものではない。ここで使用されるとき、単数形の“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が別のことを明瞭に指し示していない限り、複数形も含むことを意図している。更に理解されることには、用語“有する”及び／又は“有している”は、本明細書で使用されるとき、述べられる機構、整数、ステップ、処理、要素、及び／又はコンポーネントの存在を規定するが、１つ以上のその他の機構、整数、ステップ、処理、要素、コンポーネント、及び／又はこれらの群の存在又は追加を除外しない。
以下の請求項中の全てのミーンズ・プラス・ファンクション要素又はステップ・プラス・ファンクション要素の対応する構造、材料、動作、及び均等物は、具体的にクレーム記載される他のクレーム要素と組み合わさってその機能を実行する如何なる構造、材料、又は動作をも含むことが意図される。本発明の記述は、例示及び説明の目的で提示されており、網羅的であること又は開示された形態での発明に限定されることは意図されていない。本発明の範囲及び精神から逸脱することなく、数多くの変更及び変形が当業者に明らかになる。実施形態は、本発明の原理及び実際の適用を最もよく説明するために、及び当業者が、企図される特定の用途に適した様々な変更とともに様々な実施形態に関して本発明を理解することを可能にするために、選択されて記述されている。
本発明の実施形態について記述したが、理解されるように、当業者は、現時及び将来の双方において、以下に続く請求項の範囲に入る様々な改善及び改良を為し得る。これらの請求項は、最初に記載された発明に対する適正な保護を維持するように解釈されるべきである。

Claims (20)

  1. 第１及び第２の電子デバイスそれぞれの第１及び第２のはんだ材料間に配置可能な応力抑制インターポーザであって、
    中心部と該中心部を取り囲む周辺部とを有するプレート素子であり、面積上限を持つ第１のキャビティを前記周辺部に画成し、且つ前記面積上限よりも高い面積下限を持つ第２のキャビティを前記中心部に画成するように形成されているプレート素子と、
    前記第１及び第２のはんだ材料と電気的に連通するように、それぞれ、前記第２のキャビティ内及び前記第１のキャビティ内に配置可能な第３及び第４のはんだ材料と
    を有し、
    前記第３のはんだ材料は、少なくとも前記第２及び第４のはんだ材料よりも柔軟であり且つ高い融点を持つ、
    応力抑制インターポーザ。
  2. 前記プレート素子は、セラミック材料と、前記第１及び第２のキャビティの側壁上に形成された金属めっきとを有する、請求項１に記載の応力抑制インターポーザ。
  3. 前記プレート素子は、前記第１の電子デバイスのフットプリントと同等又はそれより僅かに大きいサイズのフットプリントを有する、請求項１に記載の応力抑制インターポーザ。
  4. 前記第１のはんだ材料は、共晶はんだ及び高鉛含有はんだのうちの一方を有し、前記第２及び第４のはんだ材料は共晶はんだを有し、前記第３のはんだ材料は高鉛含有はんだを有する、請求項１に記載の応力抑制インターポーザ。
  5. 前記第１のはんだ材料は、６３Ｓｎ／３７Ｐｂはんだ及び９０Ｐｂ／１０Ｓｎはんだのうちの一方を有し、前記第２及び第４のはんだ材料は６３Ｓｎ／３７Ｐｂはんだを有し、前記第３のはんだ材料は９０Ｐｂ／１０Ｓｎはんだを有する、請求項１に記載の応力抑制インターポーザ。
  6. 第１及び第２の電子デバイス間に配置可能な応力抑制インターポーザアセンブリであって、
    前記第１及び第２の電子デバイスの各々の第１の端子パッド及び第２の端子パッドに近接して配置可能な第１及び第２のはんだ材料と、
    前記第１及び第２の電子デバイスの各々の前記第１の端子パッドにそれぞれ対応するように、面積上限を持つ第１のキャビティを周辺部に画成し、且つ、前記第１及び第２の電子デバイスの各々の前記第２の端子パッドにそれぞれ対応するように、前記面積上限よりも高い面積下限を持つ第２のキャビティを中心部に画成するように形成されているプレート素子と、
    前記第１及び第２のはんだ材料と電気的に連通するように、それぞれ、前記第２のキャビティ内及び前記第１のキャビティ内に配置可能な第３及び第４のはんだ材料と
    を有し、
    前記第３のはんだ材料は、少なくとも前記第２及び第４のはんだ材料よりも柔軟であり且つ高い融点を持つ、
    応力抑制インターポーザアセンブリ。
  7. 前記プレート素子は、セラミック材料と、前記第１及び第２のキャビティの側壁上に形成された金属めっきとを有する、請求項６に記載の応力抑制インターポーザアセンブリ。
  8. 前記プレート素子は、前記第１の電子デバイスのフットプリントと同等又はそれより僅かに大きいサイズのフットプリントを有する、請求項６に記載の応力抑制インターポーザアセンブリ。
  9. 前記第１及び第２の電子デバイスの各々の少なくとも前記第１の端子パッドは、それぞれ異なるサイズの端子パッドを有する、請求項８に記載の応力抑制インターポーザアセンブリ。
  10. 前記第１のはんだ材料は、共晶はんだ及び高鉛含有はんだのうちの一方を有し、前記第２及び第４のはんだ材料は共晶はんだを有し、前記第３のはんだ材料は高鉛含有はんだを有する、請求項６に記載の応力抑制インターポーザアセンブリ。
  11. 前記第１のはんだ材料は、６３Ｓｎ／３７Ｐｂはんだ及び９０Ｐｂ／１０Ｓｎはんだのうちの一方を有し、前記第２及び第４のはんだ材料は６３Ｓｎ／３７Ｐｂはんだを有し、前記第３のはんだ材料は９０Ｐｂ／１０Ｓｎはんだを有する、請求項６に記載の応力抑制インターポーザアセンブリ。
  12. 第１の端子パッド及び第２の端子パッドを有する第１の電子デバイスと、
    第１の端子パッド及び第２の端子パッドを有する第２の電子デバイスと、
    前記第１及び第２の電子デバイスの各々の前記第１の端子パッド及び前記第２の端子パッドに近接して配置可能な第１及び第２のはんだ材料と、
    前記第１及び第２の電子デバイスの各々の前記第１の端子パッドにそれぞれ対応するように、面積上限を持つ第１のキャビティを周辺部に画成し、且つ、前記第１及び第２の電子デバイスの各々の前記第２の端子パッドにそれぞれ対応するように、前記面積上限よりも高い面積下限を持つ第２のキャビティを中心部に画成するように形成されているプレート素子と、
    前記第１及び第２のはんだ材料と電気的に連通するように、それぞれ、前記第２のキャビティ内及び前記第１のキャビティ内に配置可能な第３及び第４のはんだ材料と
    を有し、
    前記第３のはんだ材料は、少なくとも前記第２及び第４のはんだ材料よりも柔軟であり且つ高い融点を持つ、
    電子機器。
  13. 前記プレート素子は、セラミック材料と、前記第１及び第２のキャビティの側壁上に形成された金属めっきとを有する、請求項１２に記載の電子機器。
  14. 前記第１の電子デバイスは、クワッドフラットパックノーリード（ＣＱＦＮ）の表面実装デバイス（ＳＭＤ）を有し、前記第２の電子デバイスはプリント配線板（ＰＷＢ）を有する、請求項１２に記載の電子機器。
  15. 前記プレート素子は、前記ＰＷＢ上に前記ＣＱＦＮのＳＭＤのフットプリントと同等又はそれより僅かに大きいサイズのフットプリントを有する、請求項１４に記載の電子機器。
  16. 前記第１及び第２の電子デバイスの各々の前記第１の端子パッドは、それぞれ異なるサイズの端子パッドを有し、前記第１のキャビティは、対応する異なるサイズのキャビティを有する、請求項１２に記載の電子機器。
  17. 前記第１及び第２の電子デバイスの各々の前記第２の端子パッドは、それぞれ単一の大きい端子パッドを有し、前記第２のキャビティは、単一の対応する大きいキャビティを有する、請求項１２に記載の電子機器。
  18. 前記第１のキャビティは、複数列のアレイにて配列され、前記第２のキャビティは、前記複数列のアレイの中に包囲された１つ以上の大きいキャビティを有する、請求項１２に記載の電子機器。
  19. 前記第１のはんだ材料は、共晶はんだ及び高鉛含有はんだのうちの一方を有し、前記第２及び第４のはんだ材料は共晶はんだを有し、前記第３のはんだ材料は高鉛含有はんだを有する、請求項１２に記載の電子機器。
  20. 前記第１のはんだ材料は、６３Ｓｎ／３７Ｐｂはんだ及び９０Ｐｂ／１０Ｓｎはんだのうちの一方を有し、前記第２及び第４のはんだ材料は６３Ｓｎ／３７Ｐｂはんだを有し、前記第３のはんだ材料は９０Ｐｂ／１０Ｓｎはんだを有する、請求項１２に記載の電子機器。
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