JP2007005559A - 電子回路モジュール - Google Patents

電子回路モジュール Download PDF

Info

Publication number
JP2007005559A
JP2007005559A JP2005183785A JP2005183785A JP2007005559A JP 2007005559 A JP2007005559 A JP 2007005559A JP 2005183785 A JP2005183785 A JP 2005183785A JP 2005183785 A JP2005183785 A JP 2005183785A JP 2007005559 A JP2007005559 A JP 2007005559A
Authority
JP
Japan
Prior art keywords
bare chip
intermediate substrate
electronic circuit
circuit module
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005183785A
Other languages
English (en)
Inventor
Kazuya Ishikawa
一也 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
Priority to JP2005183785A priority Critical patent/JP2007005559A/ja
Publication of JP2007005559A publication Critical patent/JP2007005559A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】 マザーボード上に実装された後に加熱処理されても信頼性が損なわれない電子回路モジュールを提供すること。
【解決手段】 電子回路モジュール１０は、ベアチップ１１と、このベアチップ１１の底面の周縁部に配設された複数の接続用バンプ１２と、天面にベアチップ１１がフリップチップ実装されたセラミック系基板である中間基板１３と、ベアチップ１１と中間基板１３間の略中央部に介在させたスペーサ１４と、ベアチップ１１と中間基板１３間の周縁部に充填させた樹脂材料からなるアンダーフィル材１５とによって主に構成されており、スペーサ１４はアンダーフィル材１５よりも熱膨張係数が十分に小さい材料、好ましくはシリコンまたはセラミックからなる。この電子回路モジュール１０はマザーボード２０上に実装して使用され、中間基板１３を介してベアチップ１１がマザーボード２０と接続される。
【選択図】 図１

Description

本発明は、半導体素子のベアチップを中間基板上にフリップチップ実装してモジュール化した電子回路モジュールに関する。
近年、半導体素子のベアチップの底面に複数の接続用バンプを配設し、これら接続用バンプを基板側の対応する電極上に搭載して接続するというフリップチップ方式の実装構造が広く採用されるようになっている。このようにベアチップをフリップチップ実装する際には、相対向するベアチップの底面と基板の天面との間に樹脂材料からなるアンダーフィル材が充填され、このアンダーフィル材によって接続用バンプが保護されると共に接合強度が高められている。また、ベアチップはマザーボード（母基板）上に直接フリップチップ実装されるのが一般的であるが（例えば、特許文献１参照）、ベアチップの接続用バンプの隣接間隔が極めて狭い場合などには、セラミック等からなる中間基板（インターポーザ）上にベアチップをフリップチップ実装して電子回路モジュールを構成しておき、その中間基板をマザーボード上に搭載して半田等で電気的かつ機械的に接続することによって、電子回路モジュールをマザーボード上に実装するという手法が有効となる。
すなわち、図３の断面図に模式的に示すように、ベアチップ２の接続用バンプ３は該ベアチップ２の底面の周縁部に配設されるため、接続用バンプ３の隣接間隔を広くすることはできないが、ベアチップ２を中間基板４上にフリップチップ実装してモジュール化しておくと、この電子回路モジュール１は中間基板４の底面の任意箇所にランドや半田ボールを配設することができる。したがって、この電子回路モジュール１が実装されるマザーボード上では、ベアチップ２に対応する電極の間隔を極端に狭くする必要はなく、マザーボードに対する実装作業が容易となる。また、この種の電子回路モジュール１は、中間基板４上にベアチップ２だけでなく他の部品や素子を併設してユニット化することができるという利点もある。なお、図３において符号５はアンダーフィル材を示している。
特開平１０−１７３００５号公報（第２頁、図３）
ところで、前述した従来の電子回路モジュール１において、シリコン等からなるベアチップ２とセラミック等からなる中間基板４の熱膨張係数は共にほぼ同等の３〜４ｐｐｍ／℃であるのに対し、エポキシ系樹脂等からなるアンダーフィル材５の熱膨張係数は１５〜１６ｐｐｍ／℃と非常に大きいため、この電子回路モジュール１をマザーボード上に実装した後に他の電子部品のリフロー工程などの加熱処理が行われると、アンダーフィル材５がベアチップ２や中間基板４に比べて過度に膨張してしまい、その結果、アンダーフィル材５に包囲されている接続用バンプ３に大きな熱ストレスが作用して電気的接続の信頼性が損なわれるという問題が生じる。
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、マザーボード上に実装された後に加熱処理されても信頼性が損なわれない電子回路モジュールを提供することにある。
上記の目的を達成するために、本発明の電子回路モジュールでは、底面の周縁部に複数の接続用バンプが配設されたベアチップと、天面に前記ベアチップがフリップチップ実装されて使用時にはマザーボード上に搭載される中間基板と、前記ベアチップの底面の少なくとも周縁部を除く領域と前記中間基板の天面との間に介在させたスペーサと、前記ベアチップの底面と前記中間基板の天面との間で前記スペーサの周囲に充填された樹脂材料からなるアンダーフィル材とを備え、前記スペーサが前記アンダーフィル材よりも熱膨張係数の小さい材料からなる構成とした。
このように構成された電子回路モジュールは、ベアチップと中間基板との間にスペーサが介在させてあるため、アンダーフィル材によって充填される空隙がスペーサの体積分だけ少なくなり、その分、アンダーフィル材の充填量が減少している。したがって、この電子回路モジュールがマザーボード上に実装された後、リフロー工程などで加熱処理されたとしても、アンダーフィル材の熱膨張によってもたらされる変位はさほど大きくはならず、それゆえ接続用バンプに過大な熱ストレスが作用する虞がなくなって電気的接続の信頼性を維持できる。なお、スペーサを付設してもベアチップの周縁部にはアンダーフィル材が充填されるため、このアンダーフィル材で接続用バンプを保護することはできる。
上記の構成において、中間基板はセラミック系基板であることが好ましく、これにより中間基板の熱膨張係数がシリコン等からなるベアチップの熱膨張係数とほぼ同等になるため、ベアチップと中間基板の熱膨張の相違に起因する不具合が確実に回避される。また、この場合において、ベアチップと中間基板との間に介在させるスペーサの材料がシリコンまたはセラミックであれば、ベアチップとスペーサと中間基板の熱膨張係数がすべて略同等になるため、熱膨張の相違に起因する不具合を一層確実に回避することができる。
本発明の電子回路モジュールは、ベアチップと中間基板との間にスペーサを介在させてアンダーフィル材の充填量を減らした構成にしてあるため、マザーボード上に実装された後に加熱処理されてもアンダーフィル材の熱膨張によってもたらされる変位はさほど大きくはならず、それゆえ接続用バンプに過大な熱ストレスが作用する虞がなくなって電気的接続の信頼性を維持できる。また、スペーサを付設してもベアチップの周縁部にはアンダーフィル材が充填されるため、このアンダーフィル材で接続用バンプを保護することはできる。
発明の実施の形態を図面を参照して説明すると、図１は本実施形態例に係る電子回路モジュールをマザーボード上に実装する様子を模式的に示す断面図、図２は図１に対応する平面図である。
これらの図に示す電子回路モジュール１０は、半導体素子のベアチップ１１と、このベアチップ１１の底面の周縁部に配設された複数の接続用バンプ１２と、天面にベアチップ１１がフリップチップ実装された中間基板（インターポーザ）１３と、ベアチップ１１と中間基板１３間の略中央部に介在させたスペーサ１４と、ベアチップ１１と中間基板１３間の周縁部に充填させたアンダーフィル材１５とによって主に構成されている。この電子回路モジュール１０は、マザーボード２０上に実装して使用され、中間基板１３を介してベアチップ１１がマザーボード２０と電気的に接続されるようになっている。
ベアチップ１１はシリコンからなり、接続用バンプ１２は金等の良導電性材料からなる。中間基板１３はセラミック系基板であり、その天面には各接続用バンプ１２と対向する位置にそれぞれパッド１３ａが形成され、各パッド１３ａに接続用バンプ１２が接続されている。また、これらパッド１３ａから導出された図示せぬ複数のランドが中間基板１３の底面の周縁部に形成されており、各ランドには半田ボール１６が配設される。ただし、図２から明らかなように、各半田ボール１６の隣接間隔は各パッド１３ａの隣接間隔（つまり各接続用バンプ１２の隣接間隔）よりも広くなっている。スペーサ１４はシリコンまたはセラミックからなる板材であり、ベアチップ１１の底面と中間基板１３の天面との間で接続用バンプ１２とは干渉しない領域に挟み込まれている。アンダーフィル材１５はエポキシ系等の樹脂材料からなり、ベアチップ１１の底面と中間基板１３の天面との間でスペーサ１４の周囲に充填されている。なお、このアンダーフィル材１５はフリップチップ実装終了後、ベアチップ１１と中間基板１３との間に樹脂材料を注入して加熱・硬化させることにより形成されるが、かかる注入時に樹脂材料は各接続用バンプ１２を包囲した状態でスペーサ１４の周囲に充填される。
この電子回路モジュール１０をマザーボード２０上へ実装する際には、中間基板１３の底面に配設された半田ボール１６をマザーボード２０に形成されている図示せぬ電極上に搭載して加熱する。これにより、マザーボード２０上で中間基板１３が半田付けされて各電極がベアチップ１１と電気的に接続される。かかるマザーボード２０上への実装作業は、各半田ボール１６の隣接間隔が比較的広いため容易に行うことができる。
このように本実施形態例に係る電子回路モジュール１０は、ベアチップ１１と中間基板１３との間にスペーサ１４が介在させてあるため、アンダーフィル材１５によって充填される空隙がスペーサ１４の体積分だけ少なくなり、その分、アンダーフィル材１５の充填量が減少している。したがって、この電子回路モジュール１０がマザーボード２０上に実装された後に、他の電子部品のリフロー工程などの加熱処理が行われたとしても、アンダーフィル材１５の熱膨張によってもたらされる変位はさほど大きくはならず、それゆえ接続用バンプ１２に過大な熱ストレスが作用する虞がなくなり、電気的接続の信頼性を維持することができる。また、この電子回路モジュール１０は、ベアチップ１１とスペーサ１４と中間基板１３の熱膨張係数がすべて略同等なので、これら各部材の熱膨張の相違に起因する不具合も確実に回避できる。また、スペーサ１４を付設してもベアチップ１１の周縁部にはアンダーフィル材１５が充填されるため、このアンダーフィル材１５で接続用バンプ１２を保護することができる。
なお、上記実施形態例では、ベアチップ１１および中間基板１３と熱膨張係数が同等の材料（シリコンやセラミック）からなるスペーサ１４を用いた場合について説明したが、スペーサ１４の熱膨張係数がベアチップ１１や中間基板１３に比べて大きくてもアンダーフィル材１５に比べて十分に小さければ、上記実施形態例とほぼ同様の効果が期待できる。また、この電子回路モジュール１０では中間基板１３上にベアチップ１１のみが実装されているが、中間基板１３上にベアチップ１１だけでなく他の部品や素子を併設してユニット化してもよい。
本発明の実施形態例に係る電子回路モジュールをマザーボード上に実装する様子を模式的に示す断面図である。 図１に対応する平面図である。 従来技術に係る電子回路モジュールを模式的に示す断面図である。
符号の説明
１０ 電子回路モジュール
１１ ベアチップ
１２ 接続用バンプ
１３ 中間基板（インターポーザ）
１４ スペーサ
１５ アンダーフィル材
１６ 半田ボール
２０ マザーボード（母基板）

Claims (3)

  1. 底面の周縁部に複数の接続用バンプが配設されたベアチップと、天面に前記ベアチップがフリップチップ実装されて使用時にはマザーボード上に搭載される中間基板と、前記ベアチップの底面の少なくとも周縁部を除く領域と前記中間基板の天面との間に介在させたスペーサと、前記ベアチップの底面と前記中間基板の天面との間で前記スペーサの周囲に充填された樹脂材料からなるアンダーフィル材とを備え、前記スペーサが前記アンダーフィル材よりも熱膨張係数の小さい材料からなることを特徴とする電子回路モジュール。
  2. 請求項１の記載において、前記中間基板がセラミック系基板であることを特徴とする電子回路モジュール。
  3. 請求項２の記載において、前記スペーサの材料がシリコンまたはセラミックであることを特徴とする電子回路モジュール。
JP2005183785A 2005-06-23 2005-06-23 電子回路モジュール Withdrawn JP2007005559A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005183785A JP2007005559A (ja) 2005-06-23 2005-06-23 電子回路モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005183785A JP2007005559A (ja) 2005-06-23 2005-06-23 電子回路モジュール

Publications (1)

Publication Number Publication Date
JP2007005559A true JP2007005559A (ja) 2007-01-11

Family

ID=37690875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005183785A Withdrawn JP2007005559A (ja) 2005-06-23 2005-06-23 電子回路モジュール

Country Status (1)

Country Link
JP (1) JP2007005559A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903691A (zh) * 2011-07-29 2013-01-30 台湾积体电路制造股份有限公司 半导体器件、封装方法和结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903691A (zh) * 2011-07-29 2013-01-30 台湾积体电路制造股份有限公司 半导体器件、封装方法和结构
KR101366455B1 (ko) * 2011-07-29 2014-02-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치, 패키징 방법 및 구조
US8916969B2 (en) 2011-07-29 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, packaging methods and structures

Similar Documents

Publication Publication Date Title
KR100757345B1 (ko) 플립 칩 패키지 및 그의 제조 방법
JP4899406B2 (ja) フリップチップ型半導体装置
JP4828164B2 (ja) インタポーザおよび半導体装置
US20060249852A1 (en) Flip-chip semiconductor device
CN111446217A (zh) 半导体装置
JP2007165420A (ja) 半導体装置
JP2010161102A (ja) 半導体装置
JP2012004166A (ja) 配線基板、配線基板組立体及び半導体装置
JP2007142097A (ja) 半導体装置
JP2008227020A (ja) 電子部品の実装構造
JP2010050150A (ja) 半導体装置及び半導体モジュール
JP2009105209A (ja) 電子装置及びその製造方法
JP2006245076A (ja) 半導体装置
KR101374144B1 (ko) 워피지 방지 구조를 갖는 반도체 장치
JP6599556B2 (ja) セラミックノーリード表面実装電子デバイス用の応力抑制インターポーザ
JP4556671B2 (ja) 半導体パッケージ及びフレキシブルサーキット基板
JP2007005559A (ja) 電子回路モジュール
JP4417974B2 (ja) 積層型半導体装置の製造方法
JP2006278771A (ja) 半導体装置及びその製造方法
JP2004266016A (ja) 半導体装置、半導体装置の製造方法、及び半導体基板
JP2008060159A (ja) 半導体装置およびその製造方法
JP2005167072A (ja) 半導体装置およびその製造方法
JP2009266972A (ja) 積層型半導体モジュール及びその製造方法
JP5078631B2 (ja) 半導体装置
JP4699089B2 (ja) チップオンフィルム半導体装置

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080902