KR20180089407A - 세라믹 무-납 표면 장착 전자 디바이스에 대한 스트레스 감소 인터포저 - Google Patents

세라믹 무-납 표면 장착 전자 디바이스에 대한 스트레스 감소 인터포저 Download PDF

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KR20180089407A
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solder material
cavity
terminal pads
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체 이. 웡
세아 첸
호영 씨. 초
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레이던 컴퍼니
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Abstract

스트레스 감소 인터포저는 각각 제1 전자 디바이스 및 제2 전자 디바이스의 제1 땜납 재료와 제2 땜납 재료 사이에 배치를 위해 제공된다. 스트레스 감소 인터포저는 중앙 부분 및 중앙 부분을 둘러싸는 주변부를 가지며 그리고 주변부에서 상부 영역 제한을 가진 제1 공동들 및 상부 영역 제한보다 더 높고, 중앙 부분에 있는 하부 영역 제한을 가진 제2 공동을 정의하도록 형성된 플레이트 엘리먼트 및 각각 제1 및 제2 땜납 재료들과 전기적으로 통신하도록 제2 공동 및 제1 공동들 내에 배치가능한 제3 및 제4 땜납 재료들을 포함한다. 제3 땜납 재료는 더 컴플라이언트하고 적어도 제2 및 제4 땜납 재료들보다 더 높은 용융 온도를 가진다.

Description

세라믹 무-납 표면 장착 전자 디바이스에 대한 스트레스 감소 인터포저
[0001] 본 발명은 스트레스 감소 인터포저(interposer) 및 보다 구체적으로 CQFN(ceramic quad-flat-pack-no-lead) SMD(surface mount device)에 대한 스트레스 감소 인터포저에 관한 것이다.
[0002] CQFN 구성을 가진 SMD는 통상적으로 구리 몰리브덴(CuMo) 히트 싱크(heat sink)와 함께 알루미나 또는 다른 유사한 재료로 형성된 프레임 및 뚜껑, CQFN 주변부의 다수의 단자 패드들 및 CQFN 바닥 표면의 중간에 하나의 큰 접지 평면을 포함한다. 이런 CQFN 구성은 PWB 상에 직접 납땜되도록 구성되지만 CQFN 어셈블리에서 CTE(coefficient of thermal expansion) 미스매치들에 의해 유도된 스트레스들로 인해 비교적 낮은 땜납 조인트(joint) 열적 피로 수명을 가질 수 있는데, 그 이유는 CQFN 어셈블리가 CTE 미스매치 유도 로드들을 감소시키기 위해 이용가능한 컴플리언트 납(compliant lead)들을 가지지 않기 때문이다.
[0003] 이전에, 납 세라믹 캐리어들은 CTE 미스매치 유도 로드들을 감소시키기 위해 CQFN이 납 세라믹 캐리어들 상에 납땜되고 이어서 CQFN이 컴플리언트 납들을 통해 PWB 상에 납땜되도록 설계되었다. 그러나, 이 프로세스에 대해 비교적 큰 풋프린트(footprint)가 필요하다. 다른 전략들은 스트레스 경감을 위해 컴플리언트 인터포저들의 사용을 포함하지만, 또 다른 전략들은 CTE 미스매치 유도 로드를 감소시키기 위해 PWB 상에 부착된 더 낮은 CTE 및/또는 특수 히트싱크를 가진 구속-코어(constrained-core) PWB들을 이용하였다. 그러나, 이들 후자 기법들 둘 모두는 비용들 및 납기 스케줄들을 증가시키는 경향이 있고, 어쨌든 더 큰 사이즈 CQFN 디바이스들에 적용가능하지 않을 수 있다.
[0004] 또 다른 전략들은 연장된 납들(이는 더 큰 풋프린트를 초래함)을 가지며, 땜납 볼들/컬럼들을 CQFN 단자 패드들에 부착된 다음 PWB 상에 납땜(이는 CQFN 바닥 표면의 중간에 큰 접지 평면 및 선택적인 부족충진(underfilled) 재료들로 CQFN을 부족충진함으로 인해 땜납 조인트 브리징(bridging) 및 오정렬의 우려들/위험들을 제시함)되는 패키지들의 사용에 의존한다. 후자의 경우에, 부족충진된 인터그리티(integrity)/보이드(void)는 CQFN에서 큰 접지 평면으로 인한 위험/우려를 제시한다. 게다가, 부족충진된 CQFN의 재작업성은 PWB 땜납 패드에 대한 손상 위험성 또는 재-작업가능하지 않은 부족충진된 재료들의 사용으로 인해 우려스럽다.
[0005] 본 발명의 일 실시예에 따라, 스트레스 감소 인터포저는 각각 제1 및 제2 전자 디바이스들의 제1 땜납 재료와 제2 땜납 재료 사이에 배치를 위해 제공된다. 스트레스 감소 인터포저는 중앙 부분 및 중앙 부분을 둘러싸는 주변부를 가지며 그리고 주변부에서 상부 영역 제한을 가진 제1 공동들 및 상부 영역 제한보다 더 높고, 중앙 부분에 있는 하부 영역 제한을 가진 제2 공동을 정의하도록 형성된 플레이트 엘리먼트 및 각각 제1 및 제2 땜납 재료들과 전기적으로 통신하도록 제2 공동 및 제1 공동들 내에 배치가능한 제3 및 제4 땜납 재료들을 포함한다. 제3 땜납 재료는 더 컴플라이언트하고 적어도 제2 및 제4 땜납 재료들보다 더 높은 용융 온도를 가진다.
[0006] 본 발명의 다른 실시예에 따라, 제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리가 제공된다. 스트레스 감소 인터포저는 제1 및 제2 전자 디바이스들 각각의 제1 단자 패드들 및 제2 단자 패드에 가까이 배치가능한 제1 및 제2 땜납 재료들, 제1 및 제2 전자 디바이스들 각각의 제1 단자 패드들에 각각 대응하도록 플레이트 엘리먼트의 주변부에서 상부 영역 제한을 가진 제1 공동들 및 상부 영역 제한보다 더 높고 제1 및 제2 전자 디바이스들 각각의 제2 단자 패드에 각각 대응하도록 플레이트 엘리먼트의 중앙 부분에 있는 하부 영역 제한을 가진 제2 공동을 정의하도록 형성된 플레이트 엘리먼트 및 각각 제1 및 제2 땜납 재료들과 전기적으로 통신하도록 제2 공동 및 제1 공동들에 배치가능한 제3 및 제4 땜납 재료들을 포함한다. 제3 땜납 재료는 더 컴플라이언트하고 적어도 제2 및 제4 땜납 재료들보다 더 높은 용융 온도를 가진다.
[0007] 본 발명의 다른 실시예에 따라, 전자 장치가 제공되고 제1 단자 패드들 및 제2 단자 패드를 포함하는 제1 전자 디바이스, 제1 단자 패드들 및 제2 단자 패드를 포함하는 제2 전자 디바이스, 제1 및 제2 전자 디바이스들 각각의 제1 단자 패드들 및 제2 단자 패드에 가까이 배치가능한 제1 및 제2 땜납 재료들, 제1 및 제2 전자 디바이스들 각각의 제1 단자 패드들에 각각 대응하도록 플레이트 엘리먼트의 주변부에서 상부 영역 제한을 가진 제1 공동들 및 상부 영역 제한보다 더 높고 제1 및 제2 전자 디바이스들 각각의 제2 단자 패드에 각각 대응하도록 플레이트 엘리먼트의 중앙 부분에 있는 하부 영역 제한을 가진 제2 공동을 정의하도록 형성된 플레이트 엘리먼트 및 각각 제1 및 제2 땜납 재료들과 전기적으로 통신하도록 제2 공동 및 제1 공동들에 배치가능한 제3 및 제4 땜납 재료들을 포함한다. 제3 땜납 재료는 더 컴플라이언트하고 적어도 제2 및 제4 땜납 재료들보다 더 높은 용융 온도를 가진다.
[0008] 부가적인 특징들 및 장점들은 본 발명의 기법들을 통하여 실현된다. 본 발명의 다른 실시예들 및 양상들은 본원에 상세히 설명되고 청구된 발명의 일부로 고려된다. 장점들 및 피처들을 가진 본 발명의 더 나은 이해를 위하여, 설명 및 도면들을 참조하라.
[0009] 본 발명으로 간주되는 청구 대상은 명세서의 결론부에 있는 청구항들에서 특히 언급되고 명백하게 청구된다. 본 발명의 위의 특징들 및 다른 특징들, 및 장점들은 첨부 도면들과 함께 취해진 다음 상세한 설명으로부터 명백하다.
[0010] 도 1은 실시예들에 따른 CQFN SMD 어셈블리의 사시도이다.
[0011] 도 2는 도 1의 CQFN SMD 어셈블리의 원형 부분의 확대 측면도이다.
[0012] 도 3은 실시예들에 따른 CQFN 구성의 개략 평면도이다.
[0013] 도 4는 대안적인 실시예들에 따른 CQFN 구성의 개략 평면도이다.
[0014] 도 5는 대안적인 실시예들에 따른 CQFN 구성의 개략 평면도이다.
[0015] 도 6은 실시예들에 따른 도 1 및 도 2의 CQFN SMD 어셈블리의 스트레스 감소 인터포저의 평면도이다.
[0016] 도 7은 도 6의 스트레스 감소 인터포저의 사시도이다.
[0017] 도 8은 도 1의 라인들(8-8)을 따라 취해진 CQFN SMD 어셈블리의 부분 단면도이다.
[0018] 도 9는 도 1의 라인들(9-9)을 따라 취해진 CQFN SMD 어셈블리의 부분 단면도이다.
[0019] 도 10은 도 1의 라인들(10-10)을 따라 취해진 CQFN SMD 어셈블리의 부분 단면도이다.
[0020] 아래에서 설명될 바와 같이, 스트레스 감소 인터포저는 스트레스 감소 인터포즈의 공동들에 충진된 열적 피로 저항 재료 및 땜납 상호연결 열적 피로 손상을 상당히 감소시키기 위한 CQFN SMD와 PWB 사이의 전체 땜납 두께의 증가(예컨대, 2배화)를 통해 CQFN 땜납 조인트 어셈블리에 적용된 CTE 미스매치 유도 로드들을 상당히 감소시키도록 CQFN SMD 및 PWB 사이에 샌드위치된다.
[0021] 스트레스 감소 인터포저는 다양한 재료들로 만들어질 수 있고 0.01 인치만큼 얇은 두께를 가질 수 있는 스트레스-감소 메커니즘/설계를 가진다. 스트레스 감소 인터포저는 열적 피로 저항 재료(예컨대, 공융 땜납 또는 63Sn37Pb 땜납)으로 충진된 주변부 공동들 및 63Sn/37Pb 땜납보다 훨씬 더 높은 용융 온도를 가진 땜납(예컨대, 높은 납 함량 땜납 또는 90Pb10Sn)으로 충진된 중간/큰 공동을 가진다. 스트레스 감소 인터포저의 모든 공동들은 CQFN SMD의 대응하는 단자 납땜 패드들과 매칭하도록 미리 결정된 형상들을 가질 수 있다. 게다가, 스트레스 감소 인터포저의 풋프린트 또는 실제 지역은 CQFN SMD과 같거나 약간 더 크다.
[0022] 이제 도 1-도 10을 참조하여, 전자 장치(1)가 제공되고 CQFN SMD 어셈블리(10)로서 구성될 수 있다. 명확성 및 간략성의 목적들을 위해, 다음의 설명은, 전자 장치(1)가 CQFN SMD 어셈블리(10)로서 구성되는 경우에 관련될 것이지만, 이것이 단지 예시적이고 전체적으로 전체 설명을 다르게 제한하도록 의도되지 않는 것이 이해될 것이다. CQFN SMD 어셈블리(10)는 제1 전자 디바이스(20), 제2 전자 디바이스(30), 제1 전자 디바이스(20)에 가까운 제1 땜납 재료(40), 제2 전자 디바이스(30)에 가까운 제2 땜납 재료(50) 및 스트레스 감소 인터포저(60)를 포함한다.
[0023] 도 8-도 10에 도시된 바와 같이, 제1 전자 디바이스(20)는 CQFN SMD 컴포넌트(21)로서 제공될 수 있고 프레임(22), 뚜껑(23), 히트 싱크(24), 제1 CQFN 단자 패드들(25) 및 제2 CQFN 단자 패드(26)를 가진다. 뚜껑(23)은 프레임(22)의 외부 또는 상부 표면상에 배치될 수 있고 알루미나 또는 다른 유사한 재료로 형성될 수 있다. 히트 싱크(24)는 프레임(22) 내에 배치되고 구리 몰리브덴 65(CuMo65)으로 형성될 수 있다. 제1 CQFN 단자 패드들(25)은 프레임(22)의 내부 또는 하부 표면상에 배치될 수 있고 구리 또는 다른 유사한 전기적 전도성 재료로 형성될 수 있다. 제2 CQFN 단자 패드(26)는 프레임(22)의 내부 또는 하부 표면상에 배치될 수 있고 구리 또는 다른 유사한 전기적 전도성 재료로 형성될 수 있다.
[0024] 실시예들에 따라, 제2 CQFN 단자 패드(26)는 제1 CQFN 단자 패드들(25)과 비교할 때 영역 측면에서 상대적으로 클 수 있고 제1 CQFN 단자 패드들(25) 중 임의의 것의 상부 영역 또는 풋프린트보다 더 높은 하부 영역 또는 풋프린트 제한을 가질 수 있다. 추가 실시예들에 따라 그리고 도 3에 도시된 바와 같이, 제2 CQFN 단자 패드(26)는 프레임(22)의 중앙 부분에 배치될 수 있고 제1 CQFN 단자 패드들(25)은 단일-층 다각형(예컨대, 직사각형 또는 정사각형) 어레이로 제2 CQFN 단자 패드(26)를 중심으로 어레이된다. 또 다른 실시예들에 따라, 제1 CQFN 단자 패드들(25)은 다중 사이즈 영역들을 가질 수 있고 일부(예컨대, 모서리 패드들)는 가장 크고 다른 것들(예컨대, 측부-긴 패드들)은 가변 사이즈이고 인터리빙된 패턴으로 배열된다.
[0025] 대안적인 실시예들에 따라 그리고 도 4 및 도 5에 도시된 바와 같이, 제1 CQFN 단자 패드들(25)은 하나 또는 그 초과의 제2 CQFN 단자 패드들(25)을 중심으로 다중-레벨 다각형 어레이(250)(도 5 참조)로 어레이될 수 있고 제2 CQFN 단자 패드(26)는 제1 CQFN 단자 패드들(25)의 단일- 또는 다중-레벨 다각형 어레이 내에서 다수의 제2 CQFN 단자 패드들(260)(도 6 참조)로서 제공될 수 있다.
[0026] 제2 전자 디바이스(30)는 PWB(31)로서 제공될 수 있고 PWB 기판(32), PWB 기판(32)의 내부 또는 상부 표면상에 형성된 유전체 층(33), 제1 PWB 단자 패드들(35) 및 제2 PWB 단자 패드(36)를 가진다. 제1 및 제2 PWB 단자 패드들(35 및 36)이 다른/외부 전자장치와 전기적으로 통신할 수 있도록 PWB 기판(32) 및 유전체 층(33) 내에 회로가 제공될 수 있다. 제1 PWB 단자 패드들(35) 및 제2 PWB 단자 패드(36)는 구리 또는 다른 유사한 전기적 전도성 재료로 형성될 수 있는 유전체 층(33)의 내부 또는 상부 표면으로부터 연장되도록 배치될 수 있다. 실시예들에 따라, 제1 PWB 단자 패드들(35) 및 제2 PWB 단자 패드(36)는 도 3-도 5를 참조하여 위에서 설명된 바와 같이 제1 CQFN 단자 패드들(25) 및 제2 CQFN 단자 패드(26)의 어레인지먼트들과 유사한 어레인지먼트들로 제공될 수 있다.
[0027] 도 6 및 도 7에 도시된 바와 같이, 스트레스 감소 인터포저(60)는 제1 공동들(71) 및 제2 공동(72)을 정의하도록 형성된 적어도 하나의 플레이트 엘리먼트(70) 및 제3 및 제4 땜납 재료들(80 및 90)을 포함한다. 제1 공동들(71)은 일반적으로 제2 공동(72)보다 영역이 더 작고 제2 공동(72)의 하부 영역 또는 풋프린트 제한보다 더 작은 상부 영역 또는 풋프린트 제한을 가진다. 어느 경우든, 제1 공동들(71)은 CQFN SMD 컴포넌트(21)의 제1 CQFN 단자 패드들(25) 및 PWB(31)의 제1 PWB 단자 패드들(35)에 포지션들 및 사이즈들 면에서 각각 대응하도록 플레이트 엘리먼트(70)의 주변부에서 정의될 수 있다. 제2 공동(72)은 CQFN SMD 컴포넌트(21)의 제2 CQFN 단자 패드(26) 및 PWB(31)의 제2 CQFN 단자 패드(36)에 포지션 및 사이즈 면에서 각각 대응하도록 플레이트 엘리먼트(70)의 중앙 부분에 정의될 수 있다.
[0028] 제1 및 제2 공동들(71 및 72)의 어레인지먼트 및 구성이 제1 및 제2 CQFN 단자 패드들(25 및 26) 및 제1 및 제2 PWB 단자 패드들(35 및 36)의 어레인지먼트 및 구성과 실질적으로 유사한 것이 위에서 제공된 설명으로부터 이해될 것이다. 따라서, 제1 및 제2 공동들(71 및 72)의 어레인지먼트 및 구성이 도 3의 실시예들 또는 도 4 및 도 5의 대안적인 실시예들과 매치하도록 제공될 수 있다는 것이 추가로 이해될 것이다. 그러나, 명확성 및 간략성의 목적들을 위해, 다음 설명은, CQFN SMD 컴포넌트(21) 및 PWB(31)이 도 3의 단자 패드 어레인지먼트 및 구성을 가지는 경우에 관련될 것이고, 플레이트 엘리먼트(70)의 제1 및 제2 공동들(71 및 72)은 유사하게 배열되고 구성된다.
[0029] 제3 땜납 재료(80)는 제2 공동(72) 내에 배치가능하고 제4 땜납 재료(90)는 제1 공동들(71) 내에 배치가능하여, 제3 땜납 재료(80) 및 제4 땜납 재료(90) 둘 모두는 제1 및 제2 땜납 재료들(40 및 50)과 전기적으로 통신하고 차례로 제2 CQFN/PWB 단자 패드들(26/36) 및 제1 CQFN/PWB 단자 패드들(25/35)과 전기적으로 통신한다. 제3 땜납 재료(80)는 더 컴플라이언트하고 적어도 제2 및 제4 땜납 재료들(50 및 90)보다 더 높은 용융 온도를 가진다.
[0030] 제1 땜납 재료들(40)은 제1 및 제2 CQFN 단자 패드들(25 및 26)에 가까이 배치가능하다. 제2 땜납 재료들(50)은 제1 및 제2 PWB 단자 패드들(35 및 36)에 가까이 배치가능하다. 실시예들에 따라, 제1 및 제2 땜납 재료들(40 및 50)은 유사한 재료들, 이를테면 거의 4.5 msi의 영률(Young's modulus)을 가진 공융 땜납 또는 더 구체적으로 63Sn/37Pb 땜납으로 형성될 수 있다. 대안적으로, 제1 및 제2 땜납 재료들(40 및 50)은 상이한 재료들로 형성될 수 있고, 이를테면 제1 땜납 재료들(40)은 공융 땜납 또는 63Sn/37PB 땜납 및 거의 2.0 msi의 영률을 가진 높은 납 함량 땜납 또는 더 구체적으로 90Pb/10Sn 땜납 중 적어도 하나를 포함하고 제2 땜납 재료들(50)은 공융 땝납 또는 63Sn/37PB 땜납을 포함한다.
[0031] 어느 경우든, 제1 및 제2 땜납 재료들(40 및 50)의 특성 컴플라이언스 및 용융 온도는 63Sn/37Pb 땜납의 특성 컴플라이언스 및 용융 온도와 유사할 수 있다. 제1 및 제2 땜납 재료들 중 단지 하나만이 직접적으로 CQFN 및 PWB 단자 패드들에 커플링되는 종래의 전자 디바이스 어셈블리들에서, 유도된 로드들은 열적 사이클링 및 CQFN 컴포넌트(21) 및 PWB(31)의 미스매치된 CTE들 동안 생성될 수 있다. 그런 유도된 로드들은 본원에 설명된 실시예들에서 회피된다. 즉, 위에서 설명된 바와 같이 구성된 CQFN 컴포넌트(21) 및 PWB(31)로 인해, 플레이트 엘리먼트(70)는, 제2 공동(72) 및 제3 땜납 재료(80)가 제2 CQFN 단자 패드(26)의 제1 땜납 재료(40)와 제2 PWB 단자 패드(36)의 제2 땜납 재료(50) 사이에 포지셔닝되도록(그렇지 않으면 제1/제2 땜납 재료들(40/50)이 제2 CQFN/PWB 단자 패드들(26 및 36)을 직접 커플링하기 위해 사용됨) 그리고 제1 공동들(71) 및 제4 땜납 재료(90)가 제1 CQFN 단자 패드들(25)의 제1 땜납 재료(40)와 제1 PWB 단자 패드들(35)의 제2 땜납 재료(50) 사이에 포지셔닝되도록(그렇지 않으면 제1/제2 땜납 재료들(40/50)은 제1 CQFN/PWB 단자 패드들(25 및 35)을 직접 커플링하기 위해 사용됨) 배치가능하다.
[0032] 제3 땜납 재료(80)가 적어도 제2 및 제4 땜납 재료들(50 및 90)보다 더 컴플라이언트하고 제1, 제2 및 제4 땜납 재료들(40, 50 및 90)보다 더 컴플라이언트할 수 있기 때문에, 제3 땜납 재료(80)의 컴플라이언스는 CQFN SMD 어셈블리(10)의 유도된 로딩의 생성을 감소시킨다. 특히, 제1 및 제2 땜납 재료들(40 및 50)의 납땜과 연관된 열적 사이클링 동안, CQFN 컴포넌트(21) 및 PWB(31)는 약 -55℃ 또는 그 미만 내지 약 125℃ 또는 그 초과의 범위의 온도들에 노출될 수 있고 따라서 상이한 레이트(rate)들로 그리고 이들의 미스매치된 CTE들로 인해 상이한 각도들로 팽창 및 수축될 수 있다. 그런 경우들에서, 제3 땜납 재료(80)의 컴플라이언스는 제3 땜납 재료(80)가 다른 것에 대해 CQFN 컴포넌트(21) 및 PWB(31) 중 하나의 열적 팽창 및 수축을 흡수하는 것을 허용한다.
[0033] 게다가, 제3 땜납 재료(80)가 제1, 제2 및 제4 땜납 재료들(40, 50 및 90)보다 더 높은 용융 온도를 가지기 때문에, 제3 땜납 재료(80)는 제1, 제2 및 제4 땜납 재료들(40, 50 및 90)의 납땜 프로세스들 동안 포지션 및 형태를 유지한다. 실시예들에 따라, 제3 땜납 재료(80)는 거의 2.0 msi의 영률을 가진 높은 납 함량 땜납 또는 더 구체적으로, 90Pb/10Sn 땜납 또는 일부 다른 유사한 재료들을 포함할 수 있다. 대안적인 실시예들에 따라, 제1 땜납 재료(40)는 제3 땜납 재료(80)와 조성이 유사할 수 있다.
[0034] 플레이트 엘리먼트(70)는 제3 및 제4 땜납 재료들(80 및 90)의 리플로우(reflow)를 방지하는 것, CQFN 컴포넌트(21)와 PWB(31) 사이의 열 전달을 허용하는 것 및 단락을 방지하는 것(그러나, 이에 제한되지 않음)을 포함하는 다수의 기능성들을 서빙한다. 각각의 그런 기능성은, 플레이트 엘리먼트(70)가 CQFN 컴포넌트(21)와 사이즈가 유사하거나 단지 약간 더 큰 풋프린트를 가지는 동안에도 달성될 수 있다. 즉, 일부 실시예들에 다라, CQFN 컴포넌트(21)가 직사각형 형상 풋프린트 및 특정 사이즈를 가지는 경우, 플레이트 엘리먼트(70)는 실질적으로 특정 사이즈를 가진 직사각형 형상 풋프린트를 가질 수 있다. 역으로, 대안적인 실시예들에 따라, CQFN 컴포넌트(21)가 직사각형 형상 풋프린트 및 특정 사이즈를 가지는 경우, 플레이트 엘리먼트(70)는 주로 제1 및 제2 단자 패드들(25 및 26)의 풋프린트를 따르는 불규칙적 형상 풋프린트를 가질 수 있다.
[0035] 대안적인 실시예들에 따라, 플레이트 엘리먼트(70)는 다수의 플레이트 엘리먼트들(70)로서 제공될 수 있다. 그런 경우들 및 위에서 설명된 단자 패드 실시예들에 대해, 다수의 플레이트 엘리먼트들(70)은 제2 공동(72)을 정의하기 위해 형성된 큰 플레이트 엘리먼트 및 제1 공동들(71)을 정의하기 위한 작은 플레이트 엘리먼트들을 포함할 것이다.
[0036] 본원에 사용된 용어는 단지 특정 실시예들을 설명하는 목적을 위한 것이고 본 발명의 제한이도록 의도되지 않는다. 본원에 사용된 바와 같이, 단수 형태들은, 문맥이 명확하게 다르게 표시하지 않으면, 또한 복수의 형태들을 포함하도록 의도된다. 이 명세서에 사용될 때 용어들 "포함하다" 및/또는 "포함하는"이 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는 것이 추가로 이해될 것이다.
[0037] 아래 청구항들에서 모든 수단 또는 단계 플러스 기능 엘리먼트들의 대응하는 구조들, 재료들, 동작들, 및 등가물들은 특정하게 청구된 바와 같은 다른 청구된 엘리먼트들과 결합하여 기능을 수행하기 위하여 임의의 구조, 재료, 또는 동작을 포함하도록 의도된다. 본 발명의 설명은 예시 및 설명의 목적들을 위하여 제시되었지만, 개시된 형태의 발명으로 포괄적으로 또는 제한되도록 의도되지 않는다. 많은 수정들 및 변형들은 본 발명의 범위 및 사상에서 벗어나지 않고 당업자들에게 자명할 것이다. 실시예는 본 발명의 원리들 및 실제 응용을 가장 잘 설명하고, 그리고 고려된 특정 용도에 적당한 바와 같은 다양한 수정들을 가진 다양한 실시예들에 대해 다른 당업자들이 본 발명을 이해하게 하기 위하여 선정되고 설명되었다.
[0038] 본 발명에 대한 실시예가 설명되었지만, 당업자들이 현재 및 미래 둘 다에서 뒤따르는 청구항들의 범위 내에 속하는 다양한 개선들 및 향상들을 만들 수 있다는 것이 이해될 것이다. 이들 청구항들은 처음에 설명된 본 발명에 대해 적당한 보호를 유지하는 것으로 이해되어야 한다.

Claims (20)

  1. 각각, 제1 전자 디바이스 및 제2 전자 디바이스의 제1 땜납 재료와 제2 땜납 재료 사이에 배치가능한 스트레스 감소 인터포저(interposer)로서,
    중앙 부분 및 상기 중앙 부분을 둘러싸는 주변부를 가지며 상기 주변부에서 상부 영역 제한을 가진 제1 공동들 및 상기 상부 영역 제한보다 더 높고 상기 중앙 부분에 있는 하부 영역 제한을 가진 제2 공동을 정의하도록 형성되는 플레이트 엘리먼트; 및
    각각 상기 제1 땜납 재료 및 상기 제2 땜납 재료와 전기적으로 통신하도록, 상기 제2 공동 및 상기 제1 공동들 내에 배치가능한 제3 땜납 재료 및 제4 땜납 재료
    를 포함하고,
    상기 제3 땜납 재료는 더 컴플라이언트(compliant)하고 적어도 상기 제2 땜납 재료 및 상기 제4 땜납 재료보다 더 높은 용융 온도를 가지는,
    스트레스 감소 인터포저.
  2. 제1 항에 있어서,
    상기 플레이트 엘리먼트는 공동 벽들 상에 세라믹 재료들 및 금속 도금을 포함하는,
    스트레스 감소 인터포저.
  3. 제1 항에 있어서,
    상기 플레이트 엘리먼트는 상기 제1 전자 디바이스의 사이즈와 유사하거나 약간 더 큰 사이즈의 풋프린트(footprint)를 가지는,
    스트레스 감소 인터포저.
  4. 제1 항에 있어서,
    상기 제1 땜납 재료는 공융(eutectic) 땜납 및 높은 납 함량 땜납 중 하나를 포함하고, 상기 제2 땜납 재료 및 상기 제4 땜납 재료는 공융 땜납을 포함하고 그리고 상기 제3 땜납 재료는 높은 납 함량 땜납을 포함하는,
    스트레스 감소 인터포저.
  5. 제1 항에 있어서,
    상기 제1 땜납 재료는 63Sn/37Pb 땜납 및 90Pb/10Sn 땜납 중 하나를 포함하고, 상기 제2 땜납 재료 및 상기 제4 땜납 재료는 63Sn/37Pb 땜납을 포함하고 그리고 상기 제3 땜납 재료는 90Pb/10Sn 땜납을 포함하는,
    스트레스 감소 인터포저.
  6. 제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리로서,
    상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 제1 단자 패드들 및 제2 단자 패드에 가까이 배치가능한 제1 땜납 재료 및 제2 땜납 재료;
    상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 상기 제1 단자 패드들에 각각 대응하도록 플레이트 엘리먼트의 주변부에서 상부 영역 제한을 가진 제1 공동들 및 상기 상부 영역 제한보다 더 높고, 상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 상기 제2 단자 패드에 각각 대응하도록 상기 플레이트 엘리먼트의 중앙 부분에 있는 하부 영역 제한을 가진 제2 공동을 정의하도록 형성된 플레이트 엘리먼트; 및
    각각 상기 제1 땜납 재료 및 상기 제2 땜납 재료와 전기적으로 통신하도록, 상기 제2 공동 및 상기 제1 공동들 내에 배치가능한 제3 땜납 재료 및 제4 땜납 재료
    를 포함하고,
    상기 제3 땜납 재료는 더 컴플라이언트하고 적어도 상기 제2 땜납 재료 및 상기 제4 땜납 재료보다 더 높은 용융 온도를 가지는,
    제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리.
  7. 제6 항에 있어서,
    상기 플레이트 엘리먼트는 공동 벽들 상에 세라믹 재료들 및 금속 도금을 포함하는,
    제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리.
  8. 제6 항에 있어서,
    상기 플레이트 엘리먼트는 상기 제1 전자 디바이스의 사이즈와 유사하거나 약간 더 큰 사이즈의 풋프린트를 가지는,
    제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리.
  9. 제8 항에 있어서,
    상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 적어도 상기 제1 단자 패드들은 각각 가변 사이즈들의 단자 패드들을 포함하는,
    제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리.
  10. 제6 항에 있어서,
    상기 제1 땜납 재료는 공융 땜납 및 높은 납 함량 땜납 중 하나를 포함하고, 상기 제2 땜납 재료 및 상기 제4 땜납 재료는 공융 땜납을 포함하고 그리고 상기 제3 땜납 재료는 높은 납 함량 땜납을 포함하는,
    제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리.
  11. 제6 항에 있어서,
    상기 제1 땜납 재료는 63Sn/37Pb 땜납 및 90Pb/10Sn 땜납 중 하나를 포함하고, 상기 제2 땜납 재료 및 상기 제4 땜납 재료는 63Sn/37Pb 땜납을 포함하고 그리고 상기 제3 땜납 재료는 90Pb/10Sn 땜납을 포함하는,
    제1 전자 디바이스와 제2 전자 디바이스 사이에 배치가능한 스트레스 감소 인터포저 어셈블리.
  12. 전자 장치로서,
    제1 단자 패드들 및 제2 단자 패드를 포함하는 제1 전자 디바이스;
    제1 단자 패드들 및 제2 단자 패드를 포함하는 제2 전자 디바이스;
    상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 제1 단자 패드들 및 제2 단자 패드에 가까이 배치가능한 제1 땜납 재료 및 제2 땜납 재료;
    상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 상기 제1 단자 패드들에 각각 대응하도록 플레이트 엘리먼트의 주변부에서 상부 영역 제한을 가진 제1 공동들 및 상기 상부 영역 제한보다 더 높고, 상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 상기 제2 단자 패드에 각각 대응하도록 상기 플레이트 엘리먼트의 중앙 부분에 있는 하부 영역 제한을 가진 제2 공동을 정의하도록 형성된 플레이트 엘리먼트; 및
    각각 상기 제1 땜납 재료 및 상기 제2 땜납 재료와 전기적으로 통신하도록, 상기 제2 공동 및 상기 제1 공동들 내에 배치가능한 제3 땜납 재료 및 제4 땜납 재료
    를 포함하고,
    상기 제3 땜납 재료는 더 컴플라이언트하고 적어도 상기 제2 땜납 재료 및 상기 제4 땜납 재료보다 더 높은 용융 온도를 가지는,
    전자 장치.
  13. 제12 항에 있어서,
    적어도 하나의 상기 플레이트 엘리먼트는 공동 벽들 상에 세라믹 재료들 및 금속 도금을 포함하는,
    전자 장치.
  14. 제12 항에 있어서,
    상기 제1 전자 디바이스는 CQFN(quad-flat-pack-no-lead)을 가진 SMD(surface mount device)를 포함하고 상기 제2 전자 디바이스는 PWB(printed wiring board)를 포함하는,
    전자 장치.
  15. 제14 항에 있어서,
    상기 플레이트 엘리먼트는 상기 PWB 상에 CQFN을 가진 상기 SMD의 사이즈와 유사하거나 약간 더 큰 사이즈의 풋프린트를 가지는,
    전자 장치.
  16. 제12 항에 있어서,
    상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 상기 제1 단자 패드들은 각각 가변 사이즈들의 단자 패드들을 포함하고 그리고 상기 제1 공동들은 대응하여 가변하는 사이즈들의 공동들을 포함하는,
    전자 장치.
  17. 제12 항에 있어서,
    상기 제1 전자 디바이스 및 상기 제2 전자 디바이스 각각의 상기 제2 단자 패드는 각각 단일 큰 단자 패드를 포함하고 그리고 상기 제2 공동은 단일 대응하여 큰 공동을 포함하는,
    전자 장치.
  18. 제12 항에 있어서,
    상기 제1 공동들은 다-층 다각형 어레이로 배열되고 상기 제2 공동은 상기 다-층 다각형 어레이 내에 포함되는 하나 또는 그 초과의 큰 공동들을 포함하는,
    전자 장치.
  19. 제12 항에 있어서,
    상기 제1 땜납 재료는 공융 땜납 및 높은 납 함량 땜납 중 하나를 포함하고, 상기 제2 땜납 재료 및 상기 제4 땜납 재료는 공융 땜납을 포함하고 그리고 상기 제3 땜납 재료는 높은 납 함량 땜납을 포함하는,
    전자 장치.
  20. 제12 항에 있어서,
    상기 제1 땜납 재료는 63Sn/37Pb 땜납 및 90Pb/10Sn 땜납 중 하나를 포함하고, 상기 제2 땜납 재료 및 상기 제4 땜납 재료는 63Sn/37Pb 땜납을 포함하고 그리고 상기 제3 땜납 재료는 90Pb/10Sn 땜납을 포함하는,
    전자 장치.
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