TW201330116A - 半導體裝置結構及其製造方法 - Google Patents

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Abstract

本發明揭示一種半導體裝置結構，包括：一第一積體電路封裝體，包括裝設於一第一基底上的至少一積體電路裝置，並具有複數個疊置封裝體連接器自第一基底的一下表面延伸，且排列成一或多鄰近於第一基底外圍的圖案。一第二積體電路封裝體，包括裝設於一第二基底上的至少另一積體電路裝置、位於第二基底的一上表面上且耦接至疊置封裝體連接器的複數個接合墊以及自第二積體電路封裝體的一下表面延伸的複數個外部連接器。外部連接器的圖案與疊置封裝體連接器的圖案錯開，使疊置封裝體連接器未垂直對準於外部連接器。

Description

半導體裝置結構及其製造方法
本發明係有關於一種半導體技術，特別是有關於一種半導體裝置結構及其製造方法。
隨著使用積體電路所製造的裝置不斷地縮小尺寸，用於積體電路裝置的小封裝體的需求也就持續地增加。為了節省系統電路板上的空間及縮小電路板面積的一種越來越常使用的方法就是將二或多個積體電路結合成垂直式排置的封裝結構，其稱為疊層封裝體(package-on-package,PoP)或PoP裝置。PoP結構降低所需的電路板面積，且免去一些位於電路板上的連接器走線的需求，並其改以其他方式使裝置彼此連接。通孔連接器(through via connector)可用於提供垂直排置的封裝裝置之間的電性連接。
舉例而言，一記憶體模組可為PoP結構中位於上封裝體中的裝置。記憶體模組可包括一個、兩個或多個商用記憶體裝置，諸如DDR、DRAM或快閃記憶體(FLASH)裝置，但不侷限這些範例。上封裝基底可為多層式電路板，且由樹脂所構成，例如環氧化物、玻璃樹脂、FR4、BT樹脂、陶瓷、塑膠、薄膜或是其他具有內含玻璃纖維芯的樹脂材料的基底材料。
上封裝基底的下表面可具有一或多列的PoP連接器，其自上封裝基底的下表面垂直延伸離開。這些PoP連接器提供組裝於PoP裝置的下封裝體上的積體電路的連接，或是當PoP裝置最後裝設於系統電路板時，提供印製於系統 電路板的接點的連接。
下封裝體為一基底，具有至少一積體電路裝設於基底上。積體電路可為ASIC、微處理器或微控制器等。下封裝體的上表面具有接合墊，用以容納及電性連接PoP連接器。舉例而言，若PoP連接器為自上封裝體的下表面延伸的焊球列，下封裝體的上表面上的接合墊會與其相對應並容納這些連接器。
PoP結構的下基底也具有外部連接器，以作為PoP結構與系統電路板之間的最終連接。下封裝體可為球柵陣列(ball grid array,BGA)式封裝體，且下表面上具有排列成一陣列的焊球。因此PoP裝置的上基底與下基底之間具有連接器，且自下基底延伸的連接器組裝於系統電路板上的接合墊上。在熱循環測試期間，可在PoP封裝體中觀察到球應變。球應變造成連接器(例如，焊球)發生破裂或自導電接合墊剝離，而產生缺陷或電路失效。當使用於PoP裝置的基底越來越薄，由於熱效應可觀察到的更嚴重的封裝體變形以及球應變的增加。
在本發明一實施例中，一種半導體裝置結構，包括：一第一積體電路封裝體，包括裝設於一第一基底上的至少一積體電路裝置，並具有複數個疊置封裝體連接器自第一基底的一下表面延伸，且排列成一或多列鄰近於第一基底外圍的圖案；以及一第二積體電路封裝體，包括裝設於一第二基底上的至少另一積體電路裝置、位於第二基底的一上表面上且耦接至疊置封裝體連接器的複數個接合墊以及 自第二積體電路封裝體的一下表面延伸且排列成一柵形圖案的複數個外部連接器；其中外部連接器的柵形圖案與疊置封裝體連接器的圖案錯開，使疊置封裝體連接器未垂直對準於外部連接器。
在本發明另一實施例中，一種半導體裝置結構，包括：一第一積體電路封裝體，包括裝設於一第一基底上的至少一積體電路裝置，並具有複數個疊置封裝體連接器自第一基底的一下表面延伸，且排列成一或多列鄰近於第一基底外圍的圖案；以及一第二積體電路封裝體，包括裝設於一第二基底上的至少另一積體電路裝置、位於第二基底的一上表面上且耦接至疊置封裝體連接器的複數個接合墊以及自第二積體電路封裝體的一下表面延伸且排列成一柵形圖案的複數個外部連接器；其中外部連接器的柵形圖案對準於疊置封裝體連接器的該圖案，且外部連接器的柵形圖案在第二基底的角落處並無外部連接器。
在本發明又另一實施例中，一種半導體裝置結構之製造方法，包括：提供一第一積體電路封裝體，其包括位於一第一基底的一上表面上的一或多個積體電路裝置，且提供自第一基底的一下表面延伸的複數個疊置封裝體連接器，其中疊置封裝體連接器排列成一或多列鄰近於第一基底外圍的一第一圖案；提供一第二積體電路封裝體，其包括位於一第二基底的一上表面上的一或多個其他積體電路裝置，第二基底包括位於第二基底的上表面上且對應第一圖案排列的複數個接合墊，以容納疊置封裝體連接器，且提供自第二積體電路封裝體的一下表面延伸的複數個外部 連接器，外部連接器排列成具有柵形圖案的一第二圖案；以及將第一積體電路封裝體裝設於第二積體電路封裝體的上表面上，且將第一積體電路封裝體的疊置封裝體連接器接合至第二基底上的接合墊；其中第二圖案與第一圖案錯開，使疊置封裝體連接器未垂直對準於外部連接器。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
以下詳細說明本發明實施例，本發明實施例提供新的方法及裝置，其可用於外部連接器中具有低應變的PoP結構。在一方法中，實施例提供用於系統電路板的外部連接器圖案，其與上方任何的PoP連接器(其將PoP結構的上封裝體連接至PoP結構的下封裝體)錯開而未與其對準。此方法也可使用於具有模塑底膠(molded underfill,MUF)位於上下封裝體之間的PoP結構，以構成額外的實施例。在其他實施例中，PoP結構具有外部連接器陣列，其設置於PoP結構的下方裝體下方，以連接至系統電路板，去除外部連接器陣列位於角落位置的部份，且PoP連接器位於下封裝體的上方，以連接上封裝體。在這些實施例中，PoP連接器可對準於外部連接器，且角落PoP連接器可對準於因外部連接器陣列圖案中去除的位置所構成的孔洞。相較於習知方法，在相同封裝尺寸、連接器數量及材料時，每一實施例係降低了PoP結構在熱循環測試期間所觀察到的 連接器應變。在摔落測試中，使用本實施例的PoP結構所得到的結果可改善同等的習知結構所得到的結果。
第1圖係繪示出四分之一的習知PoP結構13的三維立體圖，其包括：一球柵陣列(BGA)封裝體15作為下封裝體；以及一上封裝體17，裝設於PoP結構中的BGA封裝體15上方。外部連接器自第1圖中上封裝體17的下表面延伸而連接BGA封裝體15的上表面上方的接合墊(land/pad)。本發明實施例具有連接器，其自上封裝體的底部延伸至PoP結構中下封裝體的上表面上方的接合墊。在一些實施例中，些連接器可由焊球所構成。然而，本發明的實施例並不局限於此。也可使用銅連接器(例如，銅柱體(column/pillar)、間柱(stud)、C4接合(Controlled Collapse Chip Connection)、銅或焊料凸塊以及其他導電材料的柱體)取代之或一起使用，如圖式中的連接器所示。再者，此處”焊料”該用詞包括含鉛及無鉛焊料。含鉛焊料可為Pb/Sn組成物，而無鉛焊料可包括但不局限於SnAgCu(”SAC”)組成物。”焊料”該用詞也包括其他焊料組成物，例如共晶物。各種不同的電鍍及塗覆可用於改善焊接性(solderability)、改善黏著性、改善回流製程及改善連接器的其他特性。這些變化均為本發明的其他實施例，並含括於本發明之範圍內。
在第1圖中，PoP結構13裝設於一系統電路板21上。系統電路板21可為印刷電路板。PoP結構13可使用球連接器進行裝設，而在熱回流製程中耦接至系統電路板21上的接合墊。在熱回流製程中，BGA的球體先對準於系統電 路板21上的接合墊，其對應於BGA的球體，再移動PoP結構，以將BGA的球體移向系統電路板21上的接合墊並與其直接接觸。進行一熱製程，使BGA的球體熔融並回流，而與電路板實體接合，完成PoP結構與電路板之間的電性及實體連接。可使用黏著劑以進一步增加機械強度，且可使用底膠材料係提供PoP結構13與電路板21之間的應力釋放之用。
本發明實施例提供新穎的PoP結構，其降低外部連接器內的應力。第4圖係繪示出一第一實施例的剖面示意圖。在第4圖中，自上封裝體17的底部延伸的連接器(例如，焊球11及12)不對準於外部連接器(如圖中範例所示，其可為焊球)47及48，外部連接器自下封裝體15的下基底42延伸至電路板21。此處，下基底42可為矽轉接板(interposer)。位於基底42下表面上的BGA連接器47及48現與連接器11及12錯開，且與基底42的上表面上方的連接器隔開。再者，連接器48的最外列位於PoP連接器(例如，連接器12)的最外列所在區域的外側。
提供PoP連接器中的連接器列11及12一相同的間隔，且在外部連接器47及48使用相同間隔，但將外部連接器47及48移開一偏移間隔，使外部連接器設置於上方PoP連接器之間而不與其對準，如此可得到錯置的圖案。上述偏移可為一半的間距(pitch)距離。另外，外部連接器可排列成球柵陣列圖案，且留在其原始位置，而PoP連接器可依相同間隔或球間距距離排列，但向內偏移一半間距而產生相同的間隔，如第4圖所示。
第4圖所示的實施例實質上降低了熱循環測試(thermal cycle testing,TCT)其間的連接器應變，比較第4圖實施例與習知對準排列的PoP結構，所觀察到的最大球體應變，較習知方法降低了約25%。此顯著的改善可在未改變任何球體數量或更動任何其他PoP結構下得到。
在第2圖中，可使用一毛細型底膠(capillary underfill)29來提供積體電路27的保護及應力釋放。積體電路27可為覆晶(flip chip)裝置，其電性耦接至矽轉接板39的上表面上方的接合墊(未繪示)。毛細型底膠29提供覆晶連接(未繪示)的保護。底膠可為樹脂或環氧化物等。在施加底膠29並流入積體電路27下方之後，利用熱固化或UV固化製程來固化底膠29。
第3圖係繪示出另一實施例的剖面示意圖。第3圖繪示出一PoP結構14。第3圖中大部份的部件及其排置相同於第2圖的實施例，因而使用與第2圖相同的標號。
現加入一模塑底膠(molded underfill)層40，以進一步保護PoP連接器11及12及矽轉接板39免受到熱應力及機械應力的損害。此模塑底膠層(或MUF層)提供轉接板39額外的熱應力釋放，卻也增加外部連接器(此處，連接器為焊球47及48)的應變。採用錯開圖案的連接器，其相對於同樣具有MUF層的習知PoP結構配置而言，降低了24%的應變。
第2及3圖的實施例繪示出在PoP結構中的下封裝體15使用矽轉接板。然而，實施例並不局限於此。請參照第4圖，在上封裝體17及下封裝體16中採用不同的基底， 例如玻璃環氧樹脂或PCB基底，以構成另一實施例之PoP結構18。第4圖係繪示出另一實施例之剖面示意圖。第4圖中有許多部件相同於第2及3圖的部件，並使用相同的標號。所繪示的上封裝體17具有一或多個積體電路7，裝設於基底9上。在此範例中，上封裝體可具有許多個疊置的積體電路，此排置對於相同的裝置(例如，DRAM或FLASH記憶體積體電路)特別有用。
一鈍化護層5，例如一外模(overmolded)層，位於積體電路及基底9上方。連接器11及12排置於基底9的周圍附近，且延伸而將上封裝體17連接至下封裝體16。下封裝體16具有應用邏輯積體電路27裝設於其上，且本範例中一毛細型底膠29位於應用邏輯積體電路27下方。一非必要的模塑底膠層40保護連接器11及12及基底42的上半部。此基底42的材質可相同於基底9，例如為環氧樹脂玻璃纖維芯基底或其他用於印刷電路板的材料。基底42可包括一或多層介電層位於其上下表面，且銅走線可與垂直介層連接窗(via connection)一同形成，以提供部件27及7與外部連接器47及48之間的電性連接。
如前述實施例所述，第4圖中的外部連接器47及48排列成一柵形陣列，使這些連接器未對準於上方的PoP連接器11及12，且連接器48的最外列位於基底39的周圍，並位於基底9上PoP連接器12的最外列的外側的一區域。因此下封裝體16的外部連接器47及48與PoP連接器11及12錯開，使PoP連接器11及12未位於下封裝體16的外部連接器47及48的正上方或位與其垂直對準。
上述排置相較於習知排置而言，降低了TCT期間產生於外部連接器的應變，在多個測試情形中，一測試情形中應變降低50%，而在另一測試情形中應變降低了30%。當下封裝體的外部連接器47及48設置成錯開圖案，且從原來位置往外移向PoP結構的周圍，同時PoP連接器11及12位於原來位置時，可獲得最佳的結果。若外部連接器47及48位於原來位置，且PoP連接器11及12往內移向PoP結構的中心而與外部連接器47及48錯開時，也可觀察到有所改善。
第5圖繪示出另一實施例之剖面示意圖。提供如第2圖的PoP結構13。然而，變更如第4圖的實施例中錯置排列，將系統電路板的外部連接器圖案修改成去除位於角落的球體。第5圖的部件大部分與上述圖式重覆並使用相同的標號。一封裝體17設置於PoP結構13中下封裝體15的上方。如先前所述，上封裝體17包括一或多個積體電路7裝設於基底9上方，其可為印刷電路板基底。一鈍化護層5設置於基底9上方。如先前所述，PoP連接器11及12設置成列且接近於PoP結構13的周圍而靠近基底9的外側邊緣。一下封裝體15設置於上封裝體17下方且具有外部連接器47，其將PoP結構13耦接至電路板21。這些連接器47(例如，焊球)及下封裝體15可構成一BGA封裝體。下封裝體15具有一下基底39，承載至少一積體電路27，其受到一底膠29的保護。
在第5圖的實施例中，PoP連接器(本範例為焊球11及12)對準於下封裝體15的大部份的外部連接器(焊球 47)。其與前述實施例中採用的錯置圖案形成對比。然而，在第5圖的實施例中，移除角落的外部連接器或不形成於BGA封裝體15內，如剖面示意圖中區域36所示。
第5圖的排置係將連接器對準圖案中，對下封裝體15產生最大應變的角落連接器自PoP結構中移除。
第6圖係繪示出下封裝體15的底視平面圖，以便於看出一部分的球體圖案。第6圖中球體47構成行與列的陣列柵形圖案。然而，少了角落的位置，如區域36所示。
移除下封裝體15角落位置的外部連接器的實施例中，可另外包括MUF材料40。此排置繪示於第7圖的剖面示意圖中。再者，PoP連接器11及12排成兩列，但移除了位於下封裝體15角落位置的外部連接器，如空間36所示。另外，本實施例的排置不局限於第5及7圖中的矽轉接板，但也可包括一下封裝體，其由印刷電路板基底(例如，環氧樹脂玻璃纖維或其他基底材料)所構成。
在TCT中，相較於習知方法，去除下封裝體的角落連接器的實施例可降低連接器應變。在具有MUF層位於矽轉接板上方的測試情形中，實施例中最大的球應變小於習知方法的10%。
第8圖係繪示出根據上述實施例之形成PoP結構之方法流程圖。請參照第8圖，進行步驟61，提供一上封裝體，其具有至少一積體電路裝設於一第一基底上，且具有PoP連接器自下表面延伸，連接器排列成一或多列的連接器圖案，其接近第一基底的周圍邊緣。進行步驟63，提供一下封裝體，其具有至少一積體電路裝設於一第二基底上，且 具有對應於PoP連接器的接合墊位於第二基底的一上表面上方。
進行步驟65，在第二基底的下表面上方提供外部連接器陣列，外部連接器陣列排列成柵形圖案，其與上封裝體的PoP連接器圖案錯開。舉例而言，可透過在第一封裝體的PoP連接器及第二封裝體的外部連接器使用一固定的球對球間距，且偏移連接器圖案一半的間距距離，使兩圖案彼此相對錯開。
進行步驟67，將上封裝體疊置於下封裝體上，其中沒有PoP連接器位於任何外部連接器正上方(未垂直對準)以形成PoP結構。齊它配置同樣也可用於使上述圖案錯開。
第9圖係繪示出形成PoP結構之方法流程圖，其中採用自外部連接器陣列去除角落連接器的實施例。進行步驟61，提供一上封裝體，其具有至少一積體電路裝設於一第一基底上，PoP連接器自第一基底的底部延伸，且自第一基底的下表面延伸的PoP連接器排列成一或多列的連接器圖案，其接近第一基底的周圍。
進行步驟63，其相同於第8圖，提供一下封裝體，其具有至少一積體電路裝設於一第二基底上，且具有對應於PoP連接器的接合墊位於第二基底的一上表面上方。
進行步驟66，在第二基底的下表面上方提供外部連接器陣列，外部連接器陣列排列成柵形圖案，其通常對準於PoP連接器圖案。
進行步驟68，將上封裝體疊置於下封裝體上，然而在外部連接器的圖案中，去除了角落連接器，使第二基底的 角落處沒有外部連接器。
根據上述實施例，錯置圖案的實施例與去除角落連接器的實施例，其降低了熱循環測試中在外部連接器所觀察到的應變。再者，進行使用上述實施例的測試載具(test vehicle)裝置的摔落測試並比較使用習知排置的PoP結構的摔落測試結果。根據上述所有實施例，從摔落測試所觀察到的應變都降低了。上述實施例中帶有小變更而無額外成本的PoP結構，有利於降低其內的TCT應變以及摔落測試應變。
在本發明一實施例中，一種半導體裝置結構，包括：一第一積體電路封裝體，包括裝設於一第一基底上的至少一積體電路裝置，並具有複數個疊置封裝體連接器自第一基底的一下表面延伸，且排列成一或多列鄰近於第一基底外圍的圖案；以及一第二積體電路封裝體，包括裝設於一第二基底上的至少另一積體電路裝置、位於第二基底的一上表面上且耦接至疊置封裝體連接器的複數個接合墊以及自第二積體電路封裝體的一下表面延伸且排列成一柵形圖案的複數個外部連接器；其中外部連接器的柵形圖案與疊置封裝體連接器的圖案錯開，使疊置封裝體連接器未垂直對準於外部連接器。
又一實施例中，提供一半導體裝置結構，其中疊置封裝體連接器包括焊球。又另一實施例中，半導體裝置結構中外部連接器包括焊球。
在另一實施例中，提供一半導體裝置結構，其中第二基底為一矽轉接板。又另一實施例中，半導體裝置結構更 包括一模塑底膠層，位於第二基底的上表面。
在另一實施例中，提供一半導體裝置結構，其中第一基底及第二基底為印刷電路板。又另一實施例中，提供一半導體裝置結構，其中該至少一積體電路裝置為一記憶體裝置。又另一實施例中，提供一半導體裝置結構，其中該至少另一積體電路裝置為微處理器。
又另一實施例中，提供一半導體裝置結構，其中第二基底為一矽轉接板且一底膠材料設置於該至少另一積體電路裝置與矽轉接板之間。
在本發明另一實施例中，一種半導體裝置結構，包括：一第一積體電路封裝體，包括裝設於一第一基底上的至少一積體電路裝置，並具有複數個疊置封裝體連接器自第一基底的一下表面延伸，且排列成一或多列鄰近於第一基底外圍的圖案；以及一第二積體電路封裝體，包括裝設於一第二基底上的至少另一積體電路裝置、位於第二基底的一上表面上且耦接至疊置封裝體連接器的複數個接合墊以及自第二積體電路封裝體的一下表面延伸且排列成一柵形圖案的複數個外部連接器；其中外部連接器的柵形圖案對準於疊置封裝體連接器的該圖案，且外部連接器的柵形圖案在第二基底的角落處並無外部連接器。
在另一實施例中，提供無角落連接器的半導體裝置結構，其中疊置封裝體連接器為焊球。又另一實施例中，外部連接器為焊球。又另一實施例中，第二基底為一矽轉接板。又另一實施例中，無角落連接器的半導體裝置結構更包括一模塑底膠層，位於第二基底的上表面。又另一實施 例中，第一基底及第二基底為印刷電路板，且一模塑底膠層，位於第二基底的上表面。又另一實施例中，疊置封裝體連接器及外部連接器包括焊球。
在本發明又另一實施例中，一種半導體裝置結構之製造方法，包括：提供一第一積體電路封裝體，其包括位於一第一基底的一上表面上的一或多個積體電路裝置，且提供自第一基底的一下表面延伸的複數個疊置封裝體連接器，其中疊置封裝體連接器排列成一或多列鄰近於第一基底外圍的一第一圖案；提供一第二積體電路封裝體，其包括位於一第二基底的一上表面上的一或多個其他積體電路裝置，第二基底包括位於第二基底的上表面上且對應第一圖案排列的複數個接合墊，以容納疊置封裝體連接器，且提供自第二積體電路封裝體的一下表面延伸的複數個外部連接器，外部連接器排列成具有柵形圖案的一第二圖案；以及將第一積體電路封裝體裝設於第二積體電路封裝體的上表面上，且將第一積體電路封裝體的疊置封裝體連接器接合至第二基底上的接合墊；其中第二圖案與第一圖案錯開，使疊置封裝體連接器未垂直對準於外部連接器。
在一實施例中，第二圖案內的外部連接器的排列為使外部連接器的最外部連接器鄰近於第二基底的周圍，且設置於由疊置封裝體連接器列所界定出的一周圍區的外側。又一實施例中，半導體裝置之製造方法中提供疊置封裝體連接器及外埠連接器的步驟更包括提供焊球。
本發明之保護範圍並未侷限於說明書內所述特定實施例中的結構、方法及步驟，任何所屬技術領域中具有通常 知識者可從本發明揭示內容中理解現行或未來所發展出的製程或步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程或步驟。
5‧‧‧鈍化保護層
7‧‧‧積體電路
9‧‧‧基底
11、12‧‧‧焊球/疊置封裝體連接器
13、14、18‧‧‧疊置封裝體結構
15‧‧‧下封裝體/球柵陣列封裝體
16‧‧‧下封裝體
17‧‧‧上封裝體
21‧‧‧系統電路板/電路板
27‧‧‧積體電路/應用邏輯積體電路
29‧‧‧毛細型底膠
36‧‧‧區域/空間
39、42‧‧‧下基底/矽轉接板
40‧‧‧模塑底膠層/模塑底膠材料
47‧‧‧外部連接器/球柵陣列連接器/焊球
48‧‧‧外部連接器
第1圖係繪示出具有PoP裝置裝設於其上的印刷電路板三維立體示意圖。
第2圖係繪示出一實施例之PoP結構剖面示意圖。
第3圖係繪示出另一實施例之PoP結構剖面示意圖。
第4圖係繪示出又另一實施例之PoP結構剖面示意圖。
第5圖係繪示出又另一實施例之PoP結構剖面示意圖。
第6圖係繪示出用於第5圖的結構中局部的連接器圖案底視圖。
第7圖係繪示出又另一實施例之PoP結構剖面示意圖。
第8圖係繪示出一方法實施例之流程圖。
第9圖係繪示出另一方法實施例之流程圖。
5‧‧‧鈍化保護層
7‧‧‧積體電路
9‧‧‧基底
11、12‧‧‧焊球/疊置封裝體連接器
16‧‧‧下封裝體
17‧‧‧上封裝體
18‧‧‧疊置封裝體結構
21‧‧‧系統電路板/電路板
27‧‧‧積體電路/應用邏輯積體電路
29‧‧‧毛細型底膠
40‧‧‧模塑底膠層/模塑底膠材料
42‧‧‧下基底/矽轉接板
47‧‧‧外部連接器/球柵陣列連接器/焊球
48‧‧‧外部連接器

Claims (10)

  1. 一種半導體裝置結構，包括：一第一積體電路封裝體，包括裝設於一第一基底上的至少一積體電路裝置，並具有複數個疊置封裝體連接器自該第一基底的一下表面延伸，且排列成一或多列鄰近於該第一基底外圍的圖案；以及一第二積體電路封裝體，包括裝設於一第二基底上的至少另一積體電路裝置、位於該第二基底的一上表面上且耦接至該等疊置封裝體連接器的複數個接合墊以及自該第二積體電路封裝體的一下表面延伸且排列成一柵形圖案的複數個外部連接器；其中該等外部連接器的該柵形圖案與該等疊置封裝體連接器的該圖案錯開，使該等疊置封裝體連接器未垂直對準於該等外部連接器。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二基底為一矽轉接板。
  3. 如申請專利範圍第1項所述之半導體裝置結構，更包括一模塑底膠層，位於該第二基底的該上表面。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一基底及該第二基底為印刷電路板。
  5. 一種半導體裝置結構，包括：一第一積體電路封裝體，包括裝設於一第一基底上的至少一積體電路裝置，並具有複數個疊置封裝體連接器自該第一基底的一下表面延伸，且排列成一或多列鄰近於該第一基底外圍的圖案；以及 一第二積體電路封裝體，包括裝設於一第二基底上的至少另一積體電路裝置、位於該第二基底的一上表面上且耦接至該等疊置封裝體連接器的複數個接合墊以及自該第二積體電路封裝體的一下表面延伸且排列成一柵形圖案的複數個外部連接器；其中該等外部連接器的該柵形圖案對準於該等疊置封裝體連接器的該圖案，且該等外部連接器的該柵形圖案在該第二基底的角落處並無該等外部連接器。
  6. 如申請專利範圍第5項所述之半導體裝置結構，其中該第二基底為一矽轉接板。
  7. 如申請專利範圍第5項所述之半導體裝置結構，更包括一模塑底膠層，位於該第二基底的該上表面。
  8. 如申請專利範圍第5項所述之半導體裝置結構，其中該第一基底及該第二基底為印刷電路板。
  9. 一種半導體裝置結構之製造方法，包括：提供一第一積體電路封裝體，其包括位於一第一基底的一上表面上的一或多個積體電路裝置，且提供自該第一基底的一下表面延伸的複數個疊置封裝體連接器，其中該等疊置封裝體連接器排列成一或多列鄰近於該第一基底外圍的一第一圖案；提供一第二積體電路封裝體，其包括位於一第二基底的一上表面上的一或多個其他積體電路裝置，該第二基底包括位於該第二基底的該上表面上且對應該第一圖案排列的複數個接合墊，以容納該等疊置封裝體連接器，且提供自該第二積體電路封裝體的一下表面延伸的複數個外部連 接器，該等外部連接器排列成具有柵形圖案的一第二圖案；以及將該第一積體電路封裝體裝設於該第二積體電路封裝體的該上表面上，且將該第一積體電路封裝體的該等疊置封裝體連接器接合至該第二基底上的該等接合墊；其中該第二圖案與該第一圖案錯開，使該等疊置封裝體連接器未垂直對準於該等外部連接器。
  10. 如申請專利範圍第9項所述之半導體裝置結構之製造方法，其中該第二圖案內的該等外部連接器的排列為使該等外部連接器的最外部連接器鄰近於該第二基底的周圍，且設置於由該等疊置封裝體連接器列所界定出的一周圍區的外側。
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