CN103187405A - 用于层叠封装器件减少应变的方法和装置 - Google Patents

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Abstract

本发明公开了一种用于层叠封装结构的方法和装置。该结构包括：第一集成电路封装件，所述第一集成电路封装件包括布置在第一衬底上的至少一个集成电路器件，以及从第一衬底的底面延伸并且以邻近第一衬底的外围的一列或者多列的图案布置的多个层叠封装连接件；第二集成电路封装件，所述第二集成电路封装件包括布置在第二衬底上的至少一个其他集成电路器件，以及连接至多个层叠封装连接件的、在第二衬底的上表面上的多个接合盘，以及从第二衬底的底面延伸并且以栅格图案布置的多个外部连接件；其中外部连接件的图案与层叠封装连接件的图案相交错使得层叠封装连接件不与外部连接件垂直地对准。本发明还公开了用于形成该结构的方法。本发明还公开了用于层叠封装器件减少应变的方法和装置。

Description

用于层叠封装器件减少应变的方法和装置
技术领域
本发明涉及半导体技术领域，更具体地，本发明涉及用于层叠封装器件减少应变的方法和装置。 
背景技术
随着制造的使用于集成电路的器件持续地缩小，用于集成电路器件的更小封装的需求持续地增加。一种逐渐用于节省系统电路板上的空间并减少使用的板区域的方法是在结合的、垂直布置的封装结构内提供两个或者更多集成电路，该封装结构被称作“层叠封装(Package on Package)”或者“PoP”器件。该PoP结构减少了所需的板区域并且省去了一些设置在电路板上使器件相互连接在一起的连接迹线(connector traces)的需要。通孔连接件可用于提供垂直布置的封装器件之间的电连接。 
例如，存储器模块可成为在PoP结构中的上层封装件中的器件。存储器模块可包括一个、两个或者更多个诸如DDR DRAM，或者FLASH器件的商品存储器件，上述为非限制性举例。该上层封装件衬底可为多层电路板，并可由树脂形成，诸如玻璃环氧树脂、FR4、BT树脂、陶瓷、塑料、膜或者其他衬底材料(包括在树脂材料中具有玻璃纤维核的那些)。 
上层衬底的底面可包括一列或者多列从上层衬底的底面垂直延伸并远离该底面的PoP连接件。这些PoP连接件对安置到PoP器件的底层封装件上的集成电路提供了连接，或者在PoP器件最终安置到系统电路板时提供了布图在系统板上的连接。 
底层封装件是也具有至少一个集成电路安置于其上的衬底。此集成电路可以是ASIC、微处理器，微控制器等。底层封装件的上表面具有用于接纳并电连接至PoP连接件的接合盘(1and)或者焊盘。例如，如果PoP连接件是从上层封装件的底面延伸的多列焊球，则位于底层封装件的上表面上的接合盘或焊 盘将对应或者收纳这些连接件。 
PoP的底层衬底也具有用于使PoP结构与系统电路板之间最终连接的外部连接件。底层封装件可以是球栅阵列(BGA)型封装件并具有按阵列布置在底面上的焊球。因此PoP器件具有在顶层衬底与底层衬底之间的连接端子，以及自底层衬底延伸并且安置在系统电路板上的焊盘上的连接端子。在热循环测试期间，观测在PoP封装件中的球的应变。球的应变可导致连接端子(例如焊球)碎裂或者脱离导电焊盘，从而致使缺陷或者电路异常。随着用在PoP器件中的衬底逐渐变薄，观测到了更多的由于热效应的封装件弯曲，并且观测到的球应变也在增加。 
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件结构，包括： 
第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，以及具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及 
第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且包括从所述第二集成电路封装件的底面延伸并且以栅格图案布置的多个外部连接件； 
其中所述外部连接件的所述图案与所述层叠封装连接件的所述图案相交错使得所述层叠封装连接件不与所述外部连接件垂直对准。 
在可选实施方式中，所述多个层叠封装连接件包括焊料。 
在可选实施方式中，所述多个外部连接件包括焊料。 
在可选实施方式中，所述第二衬底是硅中介层。 
在可选实施方式中，所述半导体器件结构还包括在所述第二衬底的所述上表面上的模制底部填充物层。 
在可选实施方式中，所述第一衬底和所述第二衬底是印刷电路板。 
在可选实施方式中，所述至少一个集成电路器件是存储器件。 
在可选实施方式中，所述至少一个其他集成电路器件是微处理器。 
在可选实施方式中，所述第二衬底是硅中介层并且底部填充物材料设置在所述至少一个其他集成电路器件和所述硅中介层之间。 
根据本发明的另一个方面，提供了一种半导体器件结构，包括： 
第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，并且具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及 
第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且还包括从所述第二集成电路封装件的底面延伸并以栅格图案布置的多个外部连接件； 
其中，所述外部连接件的所述图案与所述层叠封装连接件的所述图案对准，但是所述外部连接件的所述图案在所述第二衬底的边角中不具有所述外部连接件。 
在可选实施方式中，所述多个层叠封装连接件包括焊料。 
在可选实施方式中，所述多个外部连接件包括焊料。 
在可选实施方式中，所述第二衬底是硅中介层。 
在可选实施方式中，所述半导体器件结构还包括在所述第二衬底的所述上表面上的模制底部填充物层。 
在可选实施方式中，所述第一衬底和所述第二衬底是印刷电路板材料。 
在可选实施方式中，所述半导体器件结构还包括位于所述第二衬底的所述上表面上方的模制底部填充物材料。 
在可选实施方式中，所述多个层叠封装连接件和所述多个外部连接件包括焊球。 
根据本发明的又一个方面，还提供了一种方法，包括： 
提供第一集成电路封装件，所述第一集成电路封装件包括在第一衬底的上表面上的一个或者多个集成电路，并提供从所述第一衬底的下表面延伸的多个层叠封装连接件，所述多个层叠封装连接件以由邻近所述第一衬底的外围的一列或者多列组成的第一图案来布置； 
提供第二集成电路封装件，所述第二集成电路封装件包括在第二衬底的上表面上的一个或者多个其他集成电路，所述第二衬底包括位于所述第二衬底的所述上表面上的多个接合盘，所述多个接合盘以对应于所述第一图案来布置以接纳所述多个层叠封装连接件，并且进一步包括提供从所述第二衬底的底面延伸的所述多个外部连接件，并且所述多个外部连接件以为所述外部连接件的栅格图案的第二图案来布置；以及 
将所述第一集成电路封装件安置到所述第二集成电路封装件的所述上表面，使所述第一集成电路封装件的层叠封装连接件接合至所述第二衬底上的所述多个接合盘； 
其中所述第二图案与所述第一图案相交错使得所述多个层叠封装连接件不与所述多个外部连接件垂直地对准。 
在可选实施方式中，以所述第二图案布置所述外部连接件以使所述外部连接件中的最外面的连接件邻近所述第二衬底的外围并且设置在由所述多个层叠封装连接件的列所限定的外围区域之外。 
在可选实施方式中，提供所述层叠封装连接件和提供所述外部连接件进一步包括提供焊球。 
附图说明
为更完整的理解实施例及其优点，现将结合附图所进行的以下描述作为参考，其中： 
图1以三维图方式示出了PoP器件安置在其上的印刷电路板的一部分； 
图2以截面图方式示出了PoP结构的实施例； 
图3以截面图方式示出了PoP结构的可选实施例； 
图4以截面图方式示出了PoP结构的可选实施例； 
图5以截面图方式示出了PoP结构的另一可选实施例； 
图6以截面图方式示出了PoP结构的又一可选实施例； 
图7以仰视图方式示出了用于图5所示的实施例结构的连接件图案的一部分； 
图8以截面图式示出了PoP结构的另一实施例； 
图9示出了方法实施例的流程图； 
图10示出了可选方法实施例的流程图； 
示出的图、原理图和流程图并非意图限制，而只是公开的实施例的例子，为了实现说明的目的它们已被简化，并且未按比例绘制。 
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。 
现在，详细描述本申请实施例以及例子，提供了用于PoP结构使得降低外部连接件中的应变的创新方法以及装置。在一种方法中，实施例提供了用于系统板连接并且按以下图案方式布置的外部连接件：外部连接件与任意上覆的PoP连接件交错并且没有对准，所述PoP连接件将PoP结构的上层封装件与PoP结构的下层封装件连接。该方法还可与以下PoP结构一起使用以形成另外的实施例：该POP结构包括位于上层封装件与下层封装件之间的模制填充物(MUF)。在其他实施例中，PoP结构具有：为阵列的外部连接件，它们设置在PoP结构的底层封装件件下方连接至系统板，该为阵列的连接件在边角位置减少；以及PoP连接件，位于底层封装件的上方用于连接至顶层封装件。在这些实施例中，PoP连接件可与外部连接件对准，并且在边角的PoP连接件可与由于外部连接件阵列图案中的减少位置所产生的空隙与对准。对于相同封装件尺寸、连接件数量以及材料，示出的每个实施例与现有已知方法相比减少了在PoP结构的热循环测试期间观测到的连接件应变。在跌落实验中，相比于等效现有技术结构获得的结果，实施例的使用提高了用PoP结构获得的结果。 
图1以三维图示出了传统PoP结构13的四分之一部分，其包括了球栅阵列(BGA)封装件15作为底层封装件；在PoP结构中，上层封装件17安置在BGA封装件的上方。自图1中的上层封装件17的底面延伸的外部连接件连接至在BGA封装15的上表面上的接合盘或者焊盘。本申请中描述的实施例具有从上层封装件的底面延伸至在PoP结构的底层封装件的上表面上的接 合盘或者焊盘的连接件。在一些实施例中，这些连接件可以形成为焊球。然而，实施例和用于实施例的各种应用并非旨在限制。铜连接件，诸如铜柱、柱子、螺柱(stud)、可控坍塌芯片连接件(“C4”)、铜或者焊料凸块、以及其他导电材料的柱体都可以用于替代在图中作为示例连接件的焊球或者与在图中作为示例连接件的焊球共同使用。另外，此处使用的术语“焊料”既包括含铅的焊料，也包括不含铅的焊料。诸如铅/锡组合物的含铅焊料，以及包括但不限于实施例中示例的铜银锡(“SAC”)组合物的无铅焊料包括在术语“焊料”中，该术语还包括其他的诸如共晶体的焊料组合物。可使用各种电镀和涂覆以提高可焊性、提高粘附性、提高回焊工艺或者提高连接件的其他特性。所有这些变化预期作为此处讨论的实施例的可选实施例，这些可选实施例也落入所附权利要求的范围内。 
在图1中，PoP结构13安置在系统板21上。系统板21可以是例如印刷电路板。可以使用焊球连接件并采用热回焊工艺将焊球连接件连接至系统板21上的接合盘来安置PoP结构。在回焊工艺中，首先将BGA球与衬底21上的接合盘对准放置，接合盘被形成为与BGA球对应，移动PoP结构以将BGA球放置得与电路板21上的接合盘相接触，使用热工艺将BGA球融化并回焊从而与电路板机械上接合，从而完成PoP结构至电路板的电连接和机械连接。粘合剂可用于进一步地加强机械强度，底部填充材料可用于为PoP结构13与电路板21之间的连接提供应力减轻。 
本申请的实施例提供了一种减少外部连接件中的应变的创新PoP结构。图2以截面图方式示出了第一示例性实施例。在图2中，从上层封装件17的底部延伸的连接件(例如焊球11和12)不再与从封装件15的底部衬底39(此处衬底39是硅中介层)延伸至电路板21的外部连接件(同样，如在此例子中示出的，这些可以是焊球)47、48对准。此时，在衬底39的底面上的BGA连接件47、48与连接件11、12相交错并与在衬底3的上表面上的连接件间隔开。并且，最外面的列的BGA连接件48位于最外面的列的PoP连接件(例如连接件12)的区域之外。 
可通过如下方式实现交错的图案：为列11和12的PoP连接件提供一致间隔，并对外部连接件47、48使用相同的间隔，但移动连接件47和48使它们 偏移一定间隔从而使外部连接件设置在上覆的PoP连接件之间，而不是与PoP连接件对准。该偏移可以是半节距距离(pitch distance)偏移。可选地，可以球栅阵列图案布置的外部连接件可保留在它们的初始位置，PoP连接件可布置为具有相同的间隔或者球节距距离，但以半节距距离偏移向内移动以产生如图2所示的相同的间隔。 
已示出的图2的实施例显示了在热循环测试(“TCT”)期间实质上减少的连接件应变。图2中的实施例相比于传统的对准PoP布置，观测到的最大球应变比传统方法减少了大约25％。并且在球的数量没有任何改变或者没有对PoP结构进行任何其他的改变的情况下，获得该显著的改进。 
在图2中，微小的底部填充物29可以用于对集成电路27提供保护和应力减轻。集成电路27可以是“倒装芯片”安装的器件，该器件电连接至在硅中介层衬底39的上表面上的焊盘(在图中未示出)。微小的底部填充物29的使用提供了对倒装芯片连接(未示出)的保护。底部填充物可以是树脂、环氧树脂或类似物。在底部填充物29分配和流动到集成电路27之下后，可以使用热固化或者UV固化来固化底部填充物。 
图4以截面图方式示出了可选实施例。在图4中示出了PoP结构14。示出的大部分元件与图2实施例中的一样并以同样的方式布置；因此在图4中对这些元件使用相同的附图标记。 
现增加模制的底部填充物层40以进一步保护PoP连接件11、12以及硅中介层39使它们免受热应力以及机械应力。该模制的底部填充物或者“MUF”层对中介层39提供了额外的热应力减轻，但也增加了外部连接件(这里，在该非限制性示例中，连接件是诸如47、48的焊球)上的应变。对连接件使用交错图案使得相比于也具有MUF层的传统PoP结构的类似布置减少了多达24％的应变。 
图2和4的实施例阐述了硅中介层使用在PoP结构中的底层封装件15中的。然而，该实施例并不限制于该例子。在图5中，示出将诸如玻璃环氧树脂或PCB衬底等的不同衬底使用于上层封装件17和现标记为16的下层封装件，以形成在PoP结构18中的又一可选实施例。图5以截面图方式示出了该可选实施例。图5中的若干元件与图2和4中的那些元件相同，相同的附图标记用 于相同的元件。示出上层封装件17具有安置在衬底9上的一个或者多个集成电路7。在该示例中，上层封装件可具有几个堆叠的集成电路；这个布置对于诸如DRAM或者FLASH存储集成电路的相同器件特别有用。 
示出诸如过模制层(overmolded layer)的钝化层5在集成电路以及衬底9上方。连接件11和12布置为靠近衬底9的外围并延伸以将上层封装件17连接到底层封装件16。同样，底层封装件15也具有安置于其上的应用逻辑集成电路27，并且在该示例中，示出了位于应用逻辑集成电路27下面的电容性底部填充物29。示出了可选的模制底部填充物层40，其保护连接件11和12以及衬底42的上部分。该衬底可以是与衬底9相似的材料，例如环氧树脂的玻璃纤维核衬底，或者用于印刷电路板的另外材料。衬底42可包括一层或多层位于上表面和下表面上的介电层，铜迹线(traces)可形成为具有垂直通孔连接以提供元件27、7以及外部板连接件47和48之间的电连接。 
如在现有实施例中，在图5中外部连接件47和48以栅格阵列布置使得这些连接件并非与它们之上的PoP连接件11、12对准；在衬底39的外围的最外面列的连接件48位于衬底9上的最外面列的PoP连接件12之外的区域中。这样，又示出底层封装件的外部连接件47和48与PoP连接件相交错使得PoP连接件11和12并非直接位于底层封装件16的外部连接件47和48之上或者与底层封装件16的外部连接件47和48垂直对准。 
同样，示出的该布置相比于传统布置表现出的应变减少了在TCT期间外部连接件上的应变。在测试中，在一个测试实例中应变减少差不多达50％，在另一测试实例中应变减少差不多达30％。当将下层封装件的外部连接件47、48移动成以交错图案方式设置而且是自它们的初始位置向外朝PoP结构的外围移动并且同时PoP连接件保持在初始位置的情况下，获得最好的结果。如果外部连接件47、48保持在初始位置，并且PoP连接件11、12向内朝着PoP结构13的中心移动并与外部连接件相交错，也可观测到改善。 
图6以截面图方式示出了可选实施例方法。在图5中，再次提供PoP结构13。然而不同于如在图2-5的实施例中的交错布置，由于边角球被移开，因此更改了外部连接件对系统板的图案。图6中的元件大都为重复前述附图中的元件，也使用同样的附图标记。在PoP结构13中，上层封装件17设置在下 层封装件15的上方。如前所述，上层封装件17包括一个或者多个安置在衬底9上的集成电路7，衬底9可以是印刷电路板衬底。示出了布置在衬底9的上方的钝化层5。如前所述，PoP连接件11和12以列布置，接近于PoP结构13的外围，靠近衬底9的外边缘。下层封装件15设置在封装件17的下方并具有将该PoP结构13连接至电路板21的外部连接件37。这些连接件47可以是例如焊球，并且封装件15可以形成BGA封装件。封装件15具有承载至少一个集成电路27的衬底39，该集成电路27受底部填充物29保护。 
在图6的实施例中，PoP连接件，在该示例中的焊球11和12，与下层封装件件15中的大多数外部连接件，焊球47，对准。这与上述使用交错图案的实施例是相反的。然而在图6的实施例中，移除边角外部连接件或者并非从BGA封装15形成，如由以侧视图方式的区域36所示。 
然后，图6的布置是连接件的对准图案，所述连接件展示了从PoP结构去除的用于下层封装件15的边角连接件的大部分应变。 
图7示出了衬底15的底部，使得以仰视图方式可以看见球图案的一部分。在图7中，球47形成以栅格图案的行和列组成的阵列。然而，如区域36所示，减少了边角位置。 
在可选实施例中，在下层封装件15的边角的外部连接件被移除的实施例可以包括MUF材料40。在图8中以截面图方式描述了该布置。再次，示出成两列的PoP连接件11、12，但边角位置具有移除了的底层封装件15的外部连接件，如间隔36所示。另外，该布置的实施例并不限于如图6和8所示的硅中介层，但也可以包括由印刷电路板衬底(诸如玻璃纤维的环氧树脂或其他衬底材料)形成的下层封装件。 
在TCT测试中，相比于已知的传统方法，底层封装件的边角连接件被移除的实施例显示为减少了连接件应变。在一个硅中介层上方具有MUF底部填充物的测试实例中，该实施例具有最大球应变，该球应变比现有方法小大约10％。 
图9示出了形成这些实施例中的PoP结构的方法流程图。在图9中，在步骤61，提供上层封装件，该上层封装件具有安置在第一衬底上的至少一个集成电路，以及具有从底面延伸的PoP连接件，并且所述连接件以由邻近第 一衬底的外围边缘的一列或多列连接件组成的图案进行布置。在步骤63中，提供底层封装件，该底层封装件具有安置在第二衬底上的至少一个集成电路，并且具有与PoP连接件相对应的、在第二衬底的上表面上的接合盘或者焊盘。 
在步骤65中，将成阵列的外部连接件提供在第二衬底的底面上，所述成阵列的外部连接件以与上层封装件的层叠封装连接件的图案相交错的栅格图案进行布置。举例来说，这可通过如下方式完成：对第一封装件的层叠封装连接件以及第二封装件的外部连接件使用不变的球至球的节距离，并以半节距距离偏移外部连接件的图案使得这两个图案相互之间相对地交错。 
在步骤67中，上层封装件层叠在下层封装件上，其中并无封装件到封装件的连接件(层叠封装连接件)直接位于任何外部连接件的上方(不是垂直地对准)。其他布置也可以用于这两个图案的交错，使得层叠封装连接件不与外部连接件垂直地对准。 
图10以流程图形式描述了使用从排成阵列的外部连接件中移除边角连接件的实施例形成PoP结构的步骤。在步骤61中，提供具有至少一个IC在第一衬底上的上层封装件，PoP连接件从第一衬底的底面延伸出来，并且PoP连接件从第一衬底的底面以由邻近第一衬底的外围的一列或者多列组成的图案方式延伸出来。 
在步骤63中，与图9中相同，提供具有IC安置在第二衬底上的下层封装件，并且在下层封装件的上表面上具有与PoP连接件的图案相对应布置的的接合盘。 
在步骤66中，将成阵列的外部连接件提供在第二衬底的底面上，所述成阵列的外部连接件以与PoP连接件的图案大体对准的栅格图案进行布置。 
在步骤68中，将上层封装件堆叠在下层封装件上以形成PoP结构，然而在外部连接件的图案中，移除了边角连接件使得在第二衬底的边角中没有外部连接件。 
实施例的使用减少了热循环测试中观测到的在交错图案实施例以及移除边角连接件实施例中的外部连接件中的应变。进一步地，使用实施例进行测试工具器件的跌落测试(drop test)并与使用传统布置的PoP结构的跌落测试结构相对比。对于上述所有实施例，从跌落测试观测到的应变都减小了。在进行 最少的改变并无额外成本的情况下，上述实施例的使用有助于减少PoP结构中的TCT应变和跌落应变。 
在示例性实施例中，半导体器件结构包括第一集成电路封装件，该第一集成电路封装件包括安置在第一衬底上的至少一个集成电路器件，并且具有从第一衬底的底面延伸并且以邻近第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；第二集成电路封装件，该第二集成电路封装件包括安置在第二衬底上的至少一个其他集成电路器件，所述第二衬底包括在第二衬底的上表面上的用于连接多个层叠封装连接件的多个接合盘，以及从第二集成电路封装件的底面延伸的多个外部连接件，所述多个外部连接件以栅格图案布置；其中外部连接件的图案与层叠封装连接件的图案相交错从而使得层叠封装连接件不与外部连接件垂直地对准。 
在进一步的实施例中，提供半导体器件结构，其中多个层叠封装连接件是焊球。在再进一步的实施例中，半导体器件结构包括其中多个外部连接件是焊球。 
在另一实施例中，提供半导体器件结构，其中第二衬底是硅中介层。在更进一步的实施例中，半导体器件结构还包括在第二衬底的上表面上的模制底部填充物层。 
在另一实施例中，提供半导体器件结构，其中第一衬底和第二衬底是印刷电路板材料。在再进一步实施例中，提供半导体器件结构并且所述至少一个集成电路器件是存储器件。在更进一步实施例中，提供半导体器件结构，其中所述至少一个其他集成电路器件是微处理器。 
在更进一步实施例中，提供半导体器件结构，第二衬底是硅中介层并且底部填充物材料设置于所述至少一个其他集成电路器件与硅中介层之间。 
在另一实施例中，半导体器件结构包括：第一集成电路封装件，该第一集成电路封装件包括安置在第一衬底上的至少一个集成电路器件以及具有从第一衬底的底面延伸并且以由邻近第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；第二集成电路封装件，该第二集成电路封装件包括安置在第二衬底上的至少一个其他集成电路器件，以及连接到多个层叠封装连接件的、在第二衬底的上表面上的多个接合盘，并且进一步包括从第二集成 电路封装件的底面延伸的多个外部连接件，该多个外部连接件以栅格图案布置；其中外部连接件的图案与层叠封装连接件的图案对准，但是外部连接件的图案在第二衬底的边角中没有外部连接件。 
在另一实施例中，提供不具有边角连接件的半导体器件结构，其中多个层叠封装连接件是焊球。在进一步实施例中，多个外部连接件是焊球。在更进一步的实施例中，第二衬底是硅中介层。在又进一步的实施例中，不具有边角连接件的半导体器件结构包括在第二衬底的上表面上的模制底部填充物层。在更进一步的实施例中，第一衬底和第二衬底是印刷电路板材料。在又进一步的实施例中，模制底部填充物材料设置在第二衬底的上表面的上方。在更进一步的实施例中，多个层叠封装连接件和多个外部连接件是焊球。 
在又一实施例中，一种方法包括：提供第一集成电路封装件，所述第一集成电路封装件包括在第一衬底的上表面上的一个或者多个集成电路，提供从第一衬底的下表面延伸的多个层叠封装连接件，所述多个层叠封装连接件以由邻近第一衬底的外围的一列或者多列组成的第一图案布置，提供第二集成电路封装件，第二集成电路封装件包括在第二衬底的上表面上的一个或者多个其他集成电路，第二衬底包括位于第二衬底的上表面上的多个接合盘，该多个接合盘布置位与第一图案相对应以接纳多个层叠封装连接件；进一步地，提供从第二衬底的底面延伸并以第二图案布置的多个外部连接件，所述第二图案为外部连接件的栅格图案；将第一集成电路封装件安置至第二集成电路封装件的上表面，使第一集成电路封装件的层叠封装连接件接合至在第二衬底上的多个接合盘；其中第二图案与第一图案相交错使得多个层叠封装连接件不与外部连接件垂直对准。 
在进一步实施例中，以第二图案方式的外部连接件布置为使得外部连接件中的最外面的连接件邻近第二衬底的外围并且设置在由在多个层叠封装连接件的列所确定的外围区域之外。在进一步的实施例中，所述方法包括提供焊球作为层叠封装连接件和外部连接件。 
本申请的范围并不意图限制在在说明书中描述的具体示例性实施例的结构、方法、以及步骤之中。本领域普通技术人员容易理解，根据示例性实施例、工艺以及步骤，目前存在或者今后开发的实现与在此描述的相应实施例实质相 同的功能或者获得实质相同的效果的实施例也可利用并且这些变化被包括作为本实施例的一部分。因此，所附权利要求意图在它们的范围内包括这些工艺或者步骤。 

Claims (10)

1.一种半导体器件结构，包括：
第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，以及具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及
第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且包括从所述第二集成电路封装件的底面延伸并且以栅格图案布置的多个外部连接件；
其中所述外部连接件的所述图案与所述层叠封装连接件的所述图案相交错使得所述层叠封装连接件不与所述外部连接件垂直对准。
2.根据权利要求1所述的半导体器件结构，其中所述多个层叠封装连接件包括焊料。
3.根据权利要求1所述的半导体器件结构，其中所述多个外部连接件包括焊料。
4.一种半导体器件结构，包括：
第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，并且具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及
第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且还包括从所述第二集成电路封装件的底面延伸并以栅格图案布置的多个外部连接件；
其中，所述外部连接件的所述图案与所述层叠封装连接件的所述图案对准，但是所述外部连接件的所述图案在所述第二衬底的边角中不具有所述外部连接件。
5.根据权利要求4所述的半导体器件结构，其中所述多个层叠封装连接件包括焊料。
6.根据权利要求4所述的半导体器件结构，其中所述多个外部连接件包括焊料。
7.根据权利要求4所述的半导体器件结构，其中所述第二衬底是硅中介层。
8.一种方法，包括：
提供第一集成电路封装件，所述第一集成电路封装件包括在第一衬底的上表面上的一个或者多个集成电路，并提供从所述第一衬底的下表面延伸的多个层叠封装连接件，所述多个层叠封装连接件以由邻近所述第一衬底的外围的一列或者多列组成的第一图案来布置；
提供第二集成电路封装件，所述第二集成电路封装件包括在第二衬底的上表面上的一个或者多个其他集成电路，所述第二衬底包括位于所述第二衬底的所述上表面上的多个接合盘，所述多个接合盘以对应于所述第一图案来布置以接纳所述多个层叠封装连接件，并且进一步包括提供从所述第二衬底的底面延伸的所述多个外部连接件，并且所述多个外部连接件以为所述外部连接件的栅格图案的第二图案来布置；以及
将所述第一集成电路封装件安置到所述第二集成电路封装件的所述上表面，使所述第一集成电路封装件的层叠封装连接件接合至所述第二衬底上的所述多个接合盘；
其中所述第二图案与所述第一图案相交错使得所述多个层叠封装连接件不与所述多个外部连接件垂直地对准。
9.根据权利要求8所述的方法，其中，以所述第二图案布置所述外部连接件以使所述外部连接件中的最外面的连接件邻近所述第二衬底的外围并且设置在由所述多个层叠封装连接件的列所限定的外围区域之外。
10.根据权利要求8所述的方法，其中提供所述层叠封装连接件和提供所述外部连接件进一步包括提供焊球。
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