JP2006121179A - 集積回路 - Google Patents

Abstract

【課題】 内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避できる集積回路を提供する。
【解決手段】 電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させる。
【選択図】 図１

Description

本発明は、リングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的な演算処理により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路を備えて構成される集積回路に関する。

近年、マイクロコンピュータなどの集積回路においては動作クロック周波数が上昇しているため、集積回路にＰＬＬ回路を利用して構成されるクロック信号出力回路を内蔵しておき、外部より供給されるクロック信号を内部で逓倍してＣＰＵなどに供給する構成を採用するものが多い。また、そのようなクロック信号出力回路には、リングオシレータによって生成される高速なクロック信号により低速な基準クロック信号の周期を測定し、デジタル的なデータ処理により逓倍クロック信号を生成して出力するように構成されるものがある（一般に、デジタルＰＬＬ，ＤＰＬＬと称される）。

図８には、クロック信号出力回路の一構成例を示す。尚、詳細な構成については、特許文献１に開示されている。リングオシレータ１は、複数個の遅延ゲート、例えばＩＮＶ（インバータ）ゲート２をリング状に接続して構成され、デジタル的な発振動作により高速なクロック信号を発生させるものである。例えば、２段の伝搬遅延時間が１５３ｐｓであるＩＮＶゲート２を３２個接続すれば、１５３ｐｓ×１６＝２．４５ｎｓ周期でハイ，ロウのレベルが反転する。従って、生成される高速クロック信号ｆｒの周期は、２．４５ｎｓ×２＝４．９ｎｓとなる。

一方、基準クロック信号ｆｓとしては、例えば、発振回路１８より出力される周波数４ＭＨｚのクロックを、分周回路３により例えば１２８分周した３１．２５ｋＨｚ（周期３２μｓ）を用いる。尚、分周回路３における分周比は、設定変更可能となっている。その基準クロック信号ｆｓの周期を、例えば１６ビットの周期カウンタ４により、リングオシレータ１の高速クロック信号ｆｒでカウントする。周期カウンタ４のカウントデータは、逓倍データレジスタ５に設定される逓倍値に応じて除算器６を介して除算（右ビットシフト）される。

ここで、リングオシレータ１においては、ＩＮＶゲート２の１個おきの出力端子より、高速クロック信号ｆｒの周期に対して１／１６の位相差を有する１６個のパルスエッジを取り出すことができる。後述するように、それらのパルスエッジを選択して逓倍クロック信号の出力タイミングを設定することで、高速クロック信号ｆｒに対して４ビット分の分解能が実現される。従って、５１２逓倍する場合、除算器６ではカウントデータを５（＝９−４）ビット右シフトする。そして、シフト後の上位７ビットを、上位データレジスタ７を介して８ビットのダウンカウンタ８にセットし、下位４ビットを位相差パルス選択用の下位データレジスタ９にセットする。

ダウンカウンタ８は、カウント許可信号が出力されるとダウンカウントを開始し、そのカウント値が「２」になった時点から、下位４ビットの値に応じて選択された１６個の位相差（高速クロック信号ｆｒの１６倍の分解能を有する）パルスの内何れか１つの立上がりエッジのタイミングに応じて逓倍クロック信号を出力する。

レジスタ９にセットされたデータは、逓倍クロック信号ｆｍが出力される毎にパルスセレクタ１０の内部で倍となるように加算され、データ値が「１５」を超えてキャリーが発生すると、ダウンカウンタ８のカウント値が「１」になった時点から、位相差パルスの立上がりエッジのタイミングに応じて逓倍クロック信号を出力するようになっている。

以上の制御は、基準クロック信号ｆｓの８周期（２５６μｓ）を１制御周期とするステートカウンタに基づいて行われる。基準クロック信号ｆｓの周期測定は制御周期の第４ステートで行われて第５ステートで確定し、第６ステートで演算処理対象としてラッチされる。ラッチされたデータは第８ステートでクリアされる。
尚、５１２逓倍された周波数１６ＭＨｚのクロック信号は、最終段において波形整形のため２分周され、８ＭＨｚの逓倍クロック信号ｆｍとして出力される。

図９は、以上のようなクロック信号出力回路１１を備えて同一の半導体基板上に構成されるマイクロコンピュータ１２の回路配置を概略的に示すものである。内部電源回路１３は、マイコン１２の外部より電源入力端子５Ｖ＿ＩＮを介して供給される５Ｖの電源から３．３Ｖの電源電圧を生成する。その３．３Ｖの内部電源は、電源配線１４を、電源端子３Ｖ＿ＯＵＴ，３Ｖ＿ＩＮを介して一旦マイコン１２の外部を経由させてから、マイコン１２内部の各回路部に供給するようにしている。これは、電源ノイズ除去用のコンデンサ１５をマイコン１２に外付けすることで、外部配線が有する抵抗分を含んで構成されるローパスフィルタの効果を向上させるためである。
そして、電源配線１４は、マイコン１２の内部において、ＣＰＵ（図示せず）や通信ブロック１６などを含むデジタル回路群１７に電源を供給してから、クロック信号出力回路１１に電源を供給するように引き回されている。これは、クロック信号出力回路１１については、外来高周波ノイズの影響を極力受け難くするという点から、外部端子より離れた場所に配置するのが好ましいためである。

デジタル回路群１７は、クロック信号出力回路１１より生成出力される逓倍クロック信号ｆｍに同期して動作する回路部分を含んでいる。また、内部電源回路１３はアナロググランドに接続されており、クロック信号出力回路１１及びデジタル回路群１７はデジタルグランドに接続されている（夫々異なるシンボルで図示している）。尚、デジタルグランドとアナロググランドとは、マイコン１２の基板上では分離して配置されているが、マイコン１２の外部端子を経由して接続されている。
特開平８−２６５１１１号公報

ところで、デジタル回路群１７においては、クロック同期で動作する回路部分の動作状況に応じて消費電流が変化する（ΔＩ）。従って、図９に示すような回路配置を採用すると、電源配線１４が抵抗分Ｒを有するとすれば、（ΔＩ・Ｒ）の電圧変動が発生することになる。
そして、上記構成のクロック信号出力回路１１においては、リングオシレータ１を構成するＩＮＶゲート２の伝搬遅延時間が電源電圧の変動に応じて変動するため、基準クロック周期の測定データが変動することになり、逓倍クロック信号ｆｍの周波数精度を低下させるおそれがある。すると、その周波数精度の低下はデジタル回路群１７の動作にも影響を及ぼすため、例えば通信ブロック１６における通信機能の精度なども低下するという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避できる集積回路を提供することにある。

請求項１記載の集積回路によれば、内部電源の配線を、内部回路を先に経由してからクロック信号出力回路に至るように引き回すと共に、内部回路からクロック信号出力回路に至る配線経路中に電源ノイズ低減手段を配置する。従って、内部回路の消費電流が変動することに伴って内部電源電圧が変動し、その変動が高周波的なノイズとして電源配線を伝搬しようとする場合でも、電源ノイズ低減手段によりノイズの伝搬を阻止することができる。従って、クロック信号出力回路に供給される電源電圧の変動を抑制して、逓倍クロック信号の周波数精度を向上させることができる。

請求項２記載の集積回路によれば、クロック信号出力回路のグランド側にグランドノイズ低減手段を配置するので、グランド配線を介してクロック信号出力回路側に伝搬しようとするノイズ成分を低減してグランド電位の変動を抑制することができる。従って、電源電圧の変動を抑制することと略等価な効果を得ることができる。

請求項３記載の集積回路によれば、ノイズ低減手段を、クロック信号出力回路においてリングオシレータに電源を供給するための第１電源供給端子側に配置する。即ち、クロック信号出力回路の内部で電源電圧変動の影響を大きく受けるのは専らリングオシレータであるから、第１電源供給端子側の電源ノイズ及び／又はグランドノイズを低減すれば、逓倍クロック信号の周波数精度を向上させることができる。

請求項４記載の集積回路によれば、ノイズ低減手段をローパスフィルタで構成するので、電源配線及び／又はグランド配線を伝搬しようとするノイズ成分を、グランド側或いは電源側に逃がして除去することができる。

請求項５記載の集積回路によれば、クロック信号出力回路及び内部回路のグランドを第１回路グランドに接続し、電源ノイズ低減手段としてのローパスフィルタのグランドは第２回路グランド側に接続する。すると、第１回路グランドには、上記回路がデジタル的に動作することで比較的大きな電流が流れるが、第２回路グランドに流れる電流は比較的小さくなるのでグランド電位が安定する。従って、電源配線に重畳される高周波ノイズをローパスフィルタを介して第２回路グランド側に逃がすようにすれば、ノイズ除去効果を向上させることができる。

請求項６記載の集積回路によれば、ローパスフィルタの遮断周波数を変更するための遮断周波数変更手段を設けるので、実際の配線状態に応じてノイズ除去効果が最適となるように、フィルタの定数を後から変更することが可能となる。
請求項７記載の集積回路によれば、制御レジスタに導通制御データを設定すれば、当該データに応じてスイッチング素子の導通状態を制御することができ、ローパスフィルタを構成する複数の抵抗素子を選択的に有効化してフィルタの定数を変更することができる。

請求項８記載の集積回路によれば、電源ノイズ低減手段に、クロック信号出力回路以降の回路部分に電源供給を行うための駆動能力が不足している場合でも、ボルテージフォロワ回路を介すことで前記の不足を補うことができ、駆動能力不足による電圧降下を防止することができる。
請求項９記載の集積回路によれば、ボルテージフォロワ回路の出力側に、電流給能力増加用のトランジスタを配置するので、ボルテージフォロワ回路だけでは電流給能力が不十分である場合でも、その不足を補うことができる。

（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図８または図９と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例のマイクロコンピュータ（集積回路）２１は、電源配線１４がデジタル回路群（内部回路）１７を経由してクロック信号出力回路１１に電源供給を行う経路中に、ローパスフィルタ（電源ノイズ低減手段）２２を配置して構成されている。即ち、電源配線１４には抵抗素子２２Ｒが直列に挿入され、その抵抗素子２２Ｒとクロック信号出力回路１１の電源供給端子との共通接続点は、コンデンサ２２Ｃを介してアナロググランドに接続されている。その他の構成については、図８に示すものと同様である。

次に、本実施例の作用について説明する。デジタル回路群１７の内部において、クロック同期で動作する回路部分の割合が変化することでデジタル回路群１７の消費電流が変化すると、電源配線１４の配線抵抗或いはインピーダンスに応じて内部電源電圧が変動する。その電圧変動が高周波的なノイズとして電源配線１４を介してクロック信号出力回路１１側に伝搬しようとすると、そのノイズ成分は、ローパスフィルタ２２によりアナロググランド側に逃がされて除去される。従って、電源電圧変動の影響がクロック信号出力回路１１側に及ぶことは阻止され、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度が向上する。

以上のように本実施例によれば、電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置したので、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去することができる。そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させて、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させることが可能となる。

また、本実施例によれば、クロック信号出力回路１１及びデジタル回路群１７のグランドをデジタルグランド（第１回路グランド）に接続し、ローパスフィルタ２２はアナロググランド（第２回路グランド）側に接続した。即ち、デジタルグランドには、上記回路がデジタル的に動作することで比較的大きな電流が流れるが、アナロググランドに流れる電流は比較的小さくなるのでグランド電位が安定する。従って、電源配線１４に重畳される高周波ノイズをローパスフィルタ２２を介してアナロググランド側に逃がすことでノイズ除去効果を向上させることができる。

（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のマイクロコンピュータ２１Ａを構成するクロック信号出力回路１１Ａにおいては、リングオシレータ１に電源を供給する端子ＶＤＤ１（第１電源供給端子）と、その他の回路部１１Ａａに電源を供給する端子ＶＤＤ２（第２電源供給端子）とが分けられている。尚、その他の回路部１１Ａａには、図８に示す周期カウンタ４，ダウンカウンタ８，パルスセレクタ１０などを含んでいる。そして、電源供給端子ＶＤＤ２は電源配線１４に対して直接接続されており、電源供給端子ＶＤＤ１は、ローパスフィルタ２２の出力端子に接続されている。

以上のように構成された第２実施例によれば、クロック信号出力回路１１Ａにおいてリングオシレータ１に電源を供給するための電源供給端子ＶＤＤ１側にローパスフィルタ２２配置したので、クロック信号出力回路１１Ａの内部で電源電圧変動の影響を大きく受けるリングオシレータ１側の電源ノイズを低減することで、逓倍クロック信号ｆｍの周波数精度を向上させることができる。

（第３実施例）
図３は本発明の第３実施例であり、第２実施例と異なる部分についてのみ説明する。第３実施例のマイクロコンピュータ２１Ｂは、第２実施例の構成に加えて、クロック信号出力回路１１Ａにおけるリングオシレータ１のグランド端子側にも、ローパスフィルタ（グランドノイズ低減手段）２３を配置したものである。即ち、クロック信号出力回路１１Ａのグランド端子は、抵抗素子２３Ｒを介してデジタルグランドに接続されていると共に、コンデンサ２３Ｃを介して自身の電源端子に接続されている。

以上のように構成された第３実施例によれば、電源配線１４に重畳されるノイズは、ローパスフィルタ２２を介してアナロググランド側に除去され、デジタルグランドに重畳されるノイズは、ローパスフィルタ２３を介してリングオシレータ１の電源側に除去されるようになっている。即ち、ローパスフィルタ２２の出力端子とリングオシレータ１の電源端子との間の電源配線２４は、ローパスフィルタ２２の作用によりノイズが除去されて安定した電位を示すようになっており、その電源配線２４に対してデジタルグランドに重畳されるノイズを逃がすようにしている。従って、クロック信号出力回路１１Ａのグランド電位の変動を抑制することで、電源電圧の変動を抑制することと略等価な効果を得ることができる。

（第４実施例）
図４は本発明の第４実施例であり、第１実施例と異なる部分についてのみ説明する。第４実施例のマイクロコンピュータ２１Ｃは、第１実施例におけるローパスフィルタ２２の出力端子側にボルテージフォロワ回路２５を配置し、そのボルテージフォロワ回路２５を介してクロック信号出力回路１１に電源を供給するようにしている。尚、ボルテージフォロワ回路２５は、外部より供給される５Ｖ電源によって動作する。以上のように構成された第４実施例によれば、ボルテージフォロワ回路２５を配置することで、クロック信号出力回路１１に対して電源電流の供給を十分に行うことができる。

（第５実施例）
図５は本発明の第５実施例であり、第４実施例と異なる部分についてのみ説明する。第５実施例のマイクロコンピュータ２１Ｄは、ボルテージフォロワ回路２５の出力端子側に、電流供給能力増加用のＰチャネルＭＯＳＦＥＴ２６を配置したものである。即ち、ＦＥＴ２６のソースは５Ｖ電源端子に接続されており、ゲートはボルテージフォロワ回路２５の出力端子に接続され、ドレインは、ボルテージフォロワ回路２５を構成するオペアンプの非反転入力端子（クロック信号出力回路１１の電源端子）に接続されている。
以上のように構成された第５実施例によれば、ＦＥＴ２６は、ボルテージフォロワ回路２５の出力電圧レベルに応じて導通状態が変化し、５Ｖ電源から電源電流を供給するように作用する。従って、ボルテージフォロワ回路２５だけでは、電源電流の供給が不十分である場合でも、その不足分を、ＦＥＴ２６を介して供給される電流によって補うことができる。

（第６実施例）
図６及び図７は、本発明の第６実施例を示す図１の一部相当図であり、第５実施例と異なる部分について説明する。第６実施例のマイクロコンピュータ２１Ｅは、ローパスフィルタのカットオフ周波数が変更可能となるように構成したものである。即ち、ローパスフィルタ（電源ノイズ低減手段）２７は、例えば直列接続された３つの抵抗素子２７Ｒａ〜２７Ｒｃと、抵抗素子２７Ｒｃとボルテージフォロワ回路２５を構成するオペアンプの反転入力端子との共通接続点に接続されるコンデンサ２７Ｃとで構成されている。

そして、各抵抗素子２７Ｒａ〜２７Ｒｃの夫々の両端には、ＰチャネルＭＯＳＦＥＴ（スイッチング素子）２８ａ〜２８ｃが夫々並列に接続されており、ＦＥＴ２８ａ〜２８ｃの各ゲートは、抵抗値設定レジスタ（制御レジスタ）２９の対応するデータ出力端子に夫々接続されている。ＥＥＰＲＯＭやフラッシュＲＯＭなどで構成される不揮発性メモリ３０には、デジタル回路群１７に含まれているＣＰＵのアプリケーションプログラム３１が書き込まれて記憶されている。そして、リセット解除後に前記ＣＰＵによりアプリケーションプログラム３１が実行されると、初期設定として当該プログラム３１と共に記憶されている抵抗設定値３２が、抵抗値設定レジスタ２９に書き込まれるようになっている。

すると、ＦＥＴ２８ａ〜２８ｃは、抵抗値設定レジスタ２９に書き込まれた抵抗設定値３２（導通制御データ：０，１）に応じてオンオフされる。ＦＥＴ２８がオンすれば対応する抵抗素子２７Ｒはバイパスされるため、当該抵抗素子２７Ｒの抵抗値は、ローパスフィルタ２７のカットオフ周波数の決定には寄与しなくなる。尚、ＦＥＴ２８ａ〜２８ｃと抵抗値設定レジスタ２９とは、遮断周波数変更手段３３を構成している。

次に、ローパスフィルタ２７のカットオフ周波数をどのように決定するかについて、図７を参照して説明する。図７（ａ）に示すように、例えば第１実施例のローパスフィルタ２２において、ローパスフィルタ２２の入力電圧がΔＶin（２πｆ・ｊ）として変動する場合（ｆは変動周波数）、ローパスフィルタ２２の出力電圧変動がΔＶout（２πｆ・ｊ）であるとすれば、ローパスフィルタ２２のゲインＨ（２πｆ・ｊ）は、
Ｈ（２πｆ・ｊ）＝ΔＶout（２πｆ・ｊ）／ΔＶin（２πｆ・ｊ）
として表される。
また、図７（ｂ）に示すように負荷電流変動がΔＩｄ（２πｆ・ｊ）である場合に、内部電源回路（内部電源生成回路）１３における出力電圧変動がΔＶｄ（２πｆ・ｊ）であるとすると、内部電源回路１３の応答性インピーダンスＺｄ（２πｆ・ｊ）は、
Ｚｄ（２πｆ・ｊ）＝ΔＶｄ（２πｆ・ｊ）／ΔＩｄ（２πｆ・ｊ）
となる。この応答性インピーダンスＺｄは回路シミュレーションによって算出可能である。

そして、図７（ｃ）は、応答性インピーダンスＺｄに対して、設定すべきローパスフィルタ２２のゲインＨを示すものである。即ち、応答性インピーダンス｜Ｚｄ（２πｆ・ｊ）｜による応答性の限界周波数が例えばｆ２であるとするなら、フィルタゲイン｜Ｈ（２πｆ・ｊ）｜で定まるカットオフ周波数ｆｃ＝１／（２πＲｆ・Ｃｆ）は、限界周波数ｆ２以下となるように設定する。また、デジタル回路群１７が動作した場合の消費電流変動周波数がｆ１（＜ｆ２）であるとするなら、カットオフ周波数ｆｃは、その変動周波数がｆ１を十分下回るように設定する必要がある。即ち、
ｆｃ＝１／（２πＲｆ・Ｃｆ）＜＜ｆ１，且つ
ｆｃ＝１／（２πＲｆ・Ｃｆ）＜＜ｆ２
となるようにカットオフ周波数ｆｃを選択すれば良い。

以上のように第６実施例によれば、ローパスフィルタ２７のカットオフ周波数を変更するための遮断周波数変更手段３３を設けるので、実際の配線状態に応じてローパスフィルタ２７のノイズ除去効果が最適となるように、フィルタの定数を後から変更することが可能となる。
具体的には、ローパスフィルタ２７を抵抗素子２７Ｒａ〜２７Ｒｃとコンデンサ２７Ｃとで構成し、遮断周波数変更手段３３を、抵抗素子に２７Ｒａ〜２７Ｒｃ対応して夫々並列に接続されるＦＥＴ２８ａ〜２８ｃと、これらＦＥＴ２８ａ〜２７ｃのゲートに導通制御データを出力するための抵抗値設定レジスタ２９とで構成したので、抵抗値設定レジスタ２９に導通制御データを書き込んで設定すれば、当該データに応じてＦＥＴ２８のオンオフ状態を制御することができ、ローパスフィルタ２７を構成する抵抗素子２７Ｒａ〜２７Ｒｃを選択的に有効化してフィルタ２７の定数を変更することができる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
クロック信号出力回路を、例えば上位データレジスタ７のデータ値データ値Ｘに「１」を加えた値を格納するデータレジスタを用意しておき、データ値「１６」を下位データレジスタ９にセットされた４ビットデータ値に「１」を加えた値で割った商Ｙを求め、Ｙ回の内１回はダウンカウンタ８にデータ値（Ｘ＋１）をダウンカウントさせ、（Ｙ−１）回はデータ値Ｘをダウンカウントさせるように構成しても良い。斯様に構成した場合は、リングオシレータ１によって生成される位相差パルスを使用せずとも、逓倍クロック信号ｆｍを、等価的に高速クロック信号ｆｒの周期未満の分解能で表現することができる。

基準クロック信号ｆｓや高速クロック信号ｆｒの周波数は、適宜変更して実施すれば良い。また、基準クロック信号ｆｓの分周比やクロック信号出力回路における逓倍率についても同様である。
デジタル回路群１７には、必ずしも通信ブロック１６を含んでいなくても良い。
第３実施例の構成を、第１実施例の構成に適用しても良い。また、第３実施例におけるイグランド側のローパスフィルタ２３について、第６実施例における遮断周波数変更手段を同様に適用しても良い。
また、第４〜第６実施例の構成を、第２又は第３実施例の構成に適用しても良い。
電流供給能力増加用のトランジスタや遮断周波数変更手段を構成するスイッチング素子はＰチャネルＭＯＳＦＥＴに限ることなく、ＮチャネルＭＯＳＦＥＴやバイポーラトランジスタであっても良い。

本発明の第１実施例であり、マイクロコンピュータ内部の回路配置を示す図 本発明の第２実施例を示す図１相当図 本発明の第３実施例を示す図１相当図 本発明の第４実施例を示す図１相当図 本発明の第５実施例を示す図１相当図 本発明の第６実施例を示す図１の一部相当図 （ａ）はローパスフィルタのゲインＨ、（ｂ）は内部電源回路の応答性インピーダンスＺｄ、（ｃ）は応答性インピーダンスＺｄに対して、設定すべきローパスフィルタのゲインＨを説明する図 クロック信号出力回路の構成を示す機能ブロック図 従来技術を示す図１相当図

符号の説明

図面中、１はリングオシレータ、１１はクロック信号出力回路、１３は内部電源回路（内部電源生成回路）、１４は電源配線、１７はデジタル回路群（内部回路）、２１はマイクロコンピュータ（集積回路）、２２はローパスフィルタ（電源ノイズ低減手段）、２３はローパスフィルタ（グランドノイズ低減手段）、２５はボルテージフォロワ回路、２６はＰチャネルＭＯＳＦＥＴ、２７はローパスフィルタ（電源ノイズ低減手段）、２７Ｒａ〜２７Ｒｃは抵抗素子と、２７Ｃはコンデンサ、２８ａ〜２８ｃはＰチャネルＭＯＳＦＥＴ（スイッチング素子）、２９は抵抗値設定レジスタ（制御レジスタ）、３３は遮断周波数変更手段を示す。

Claims (9)

1. 複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成される高速クロック信号により基準クロック信号の周期をカウントしたデータに基づいて演算処理を行なうことで、前記基準クロック信号の周波数を逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路と、
   前記逓倍クロック信号が供給されて動作する内部回路と、
   外部より供給される電源に基づいて前記電源電圧を降圧して安定化させた内部電源を生成し、前記クロック信号出力回路及び前記内部回路に供給する内部電源生成回路とを、同一の半導体基板上に形成してなる集積回路において、
   前記内部電源の配線を、前記内部回路を先に経由してから前記クロック信号出力回路に至るように引き回すと共に、前記内部回路から前記クロック信号出力回路に至る配線経路中に、電源ノイズ低減手段を配置したことを特徴とする集積回路。
2. 前記クロック信号出力回路のグランド側に、グランドノイズ低減手段を配置したことを特徴とする請求項１記載の集積回路。
3. 前記クロック信号出力回路は、前記リングオシレータに電源を供給するための第１電源供給端子と、その他の回路部に電源を供給するための第２電源供給端子とを備え、
   前記ノイズ低減手段は、少なくとも前記第１電源供給端子側に配置されていることを特徴とする請求項１又は２記載の集積回路。
4. 前記ノイズ低減手段を、ローパスフィルタで構成したことを特徴とする請求項１乃至３の何れかに記載の集積回路。
5. 前記基板上では分離されるように配置される第１，第２回路グランドを備え、
   前記クロック信号出力回路及び前記内部回路のグランドを前記第１回路グランドに接続し、
   前記電源ノイズ低減手段としてのローパスフィルタのグランドを、前記第２回路グランド側に接続することを特徴とする請求項４記載の集積回路。
6. 前記ローパスフィルタの遮断周波数を変更するための遮断周波数変更手段を設けたことを特徴とする請求項４又は５記載の集積回路。
7. 前記ローパスフィルタは、複数の抵抗素子とコンデンサとで構成されており、
   前記遮断周波数変更手段は、
   前記複数の抵抗素子に対応して夫々並列に接続される複数のスイッチング素子と、
   これら複数のスイッチング素子の導通制御端子に導通制御データを出力するための制御レジスタとで構成されていることを特徴とする請求項６記載の集積回路。
8. 前記電源ノイズ低減手段の出力側に、ボルテージフォロワ回路を配置したことを特徴とする請求項１乃至７の何れかに記載の集積回路。
9. 前記ボルテージフォロワ回路の出力側に、電流供給能力増加用のトランジスタを配置したことを特徴とする請求項８記載の集積回路。
   
   

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